CN1525562A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的目的是实现可以容易地实现MIM电容器的容量密度的增加的半导体器件及其制备方法。本发明的MIM电容器，具备：含有金属的下部电极(30、31)，含有钽氧化物的电介质膜(32)，含有SiO层(331)和SiN层(332)的下部势垒层(33)，和含有金属的上部电极(34)。

Description

半导体器件及其制造方法
技术领域
本发明的涉及具备电容器，特别是具备MIM(金属-绝缘体-金属)电容器的半导体器件及其制造方法。
背景技术
伴随着通信技术的进步，近些年来已将许多个人计算机(PC)和个人数字助理(PDA)连接到网络上使用。人们预测今后还会将许多家电产品(录像机、冰箱、空调等)也连接到网络上使用。
在用这样的多个设备形成网络的情况下，特别是在一般家庭内，人们认为在办公室等中进行的每一个设备间布设LAN电缆构成网络的方法已不能适用，利用无线的无线连接将成为今后的主流。因此，人们认为今后要给大部分的LSI芯片附加上RF通信功能。
这种LSI，从前要用多个芯片构成。例如，要用RF模拟器件(SiGe-BiCMOS等)的芯片和CMOS逻辑器件的芯片构成。在个人数字助理等的情况下，由于重视小型化，故上述LSI要求RF混合装载LSI的小型化。在RF混合装载LSI的情况下，RF模拟器件和CMOS逻辑器件被单芯片化。
为了使RF模拟器件和CMOS逻辑器件单芯片化，就需要实现两器件的制造工艺的合并。RRF模拟器件，由电阻、电感、电容器等构成。CMOS逻辑器件则由多个MOS晶体管构成。因此，要想实现RF混合装载LSI，就需要以CMOS逻辑工艺为基础，将RF模拟器件的工艺合并到其中，开发新的RF-CMOS工艺。
在实现两工艺的合并时，首先成为问题的是MIM电容器的结构及其工艺。其理由如下。
作为RF混合装载LSI中的RF模拟器件用的MIM电容器的特征之一，可以举出电容器面积大到数百平方微米这件事。为此，电容器面积的减小，就是说，每一单位面积的电容器容量的增加，对于芯片面积的削减化和电路的Q值的增加都是非常重要的。
此外，RF模拟器件用的MIM电容器要求良好的配对性。这是因为RF模拟电路包括使用对称的电路获得输出的差分的运算电路，要对运算电路使用的电容器，电容量和应答特性都必须以非常高的精度一致的缘故。
为了提高面积大的MIM电容器的容量密度，从前一直在DRAM的电容器中使用着的使电极3维化以加大侧面积的手法是无效的。其理由如下。
DRAM电容器从上边看的面积(S1)非常小，故在使电极3维化以加大侧面积(S2)的情况下，S2/S1之比就变得非常高。为此，在DRAM的电容器的情况下，采用使电极3维化的办法，就可以容易地增加容量密度。
另一方面，要在RF混合装载LSI中使用的电容器，由于与DRAM电容器比较，S1非常大，即便是多少加大S2，S2/S1之比也基本不会变成为多么大。为了仅仅通过将电极加工成柱状以加大侧面积的办法来充分地加大S2/S1之比，就需要数十微米高的电极。但是，这样高的电极是不现实的。
作为加大S2而不使用这样高的电极的方法，人们知道在电极的侧面上形成多个微细的凹凸的方法。但是。在使用具有这样的复杂形状的电极的情况下，要实现具有良好配对性的MIM电容器是困难的。
作为增加容量密度而不使电极3维化的别的手法，可以考虑作为MIM电容器的电介质膜的材料，取代从前一直使用的氮化硅，使用钽氧化物(Ta2O5)、铌氧化物(Nb2O5)或钛酸钡等的高电介质材料(例如，专利文献1、2)。但是，在使用这样的电介质材料的情况下，本发明人发现存在着后述那样的问题。
[专利文献1]
特开2000-183289号公报
[专利文献2]
特开2000-208720号公报
发明内容
如上所述，作为增加RF混合装载LSI中的RF模拟器件用的MIM电容器的容量密度的手法，例如人们知道使电极3维化，或者在电极的侧面形成多个微细的凹凸的方法。但是，前者的手法由于需要数十微米高度的电极故是不现实的，后者的手法要实现良好配对性是困难的。
本发明就是考虑到上述事实而发明的。其目的在于提供易于实现MIM电容器的容量密度的增加的半导体器件及其制造方法。
在要在本专利中公开的发明之内，简单说来代表性的发明的概要如下。
就是说，为了实现上述目的，本发明的半导体器件，其特征在于：具备半导体衬底，和在半导体衬底的上方设置的电容器，上述电容器，具备含有金属的下部电极，含有钽氧化物或铌氧化物的电介质膜和含有金属的上部电极，而且，还具备在上述下部电极和上述电介质膜之间设置的下部势垒层和在上述上部电极和上述电介质膜之间设置的上部势垒层中的至少一方，上述下部势垒层和上述上部势垒层，是含有硅和氧的绝缘层，而且至少在与上述电介质膜接连的一侧的部分内含有上述氧。
本发明的另一半导体器件，其特征在于：具备半导体衬底、和在上述半导体衬底的上方设置的电容器，上述电容器，具备含有金属的下部电极，含有钽氧化物或铌氧化物的电介质膜和含有金属的上部电极，而且，还具备在上述下部电极和上述电介质膜之间设置的下部势垒层和在上述上部电极和上述电介质膜之间设置的上部势垒层中的至少一方，上述下部势垒层，是含有硅和氮的绝缘层，而且至少在与上述下部电极接连的一侧的部分内含有上述氮，上述上部势垒层，是含有硅和氮的绝缘层，而且，至少在与上述上部电极接连的一侧的部分内含有上述氮。
本发明的另一半导体器件，其特征在于：具备半导体衬底、和在上述半导体衬底的上方设置的电容器，上述电容器，具备含有金属的下部电极，含有钽氧化物或铌氧化物的电介质膜和含有金属的上部电极，而且，还具备在上述下部电极和上述电介质膜之间设置的下部势垒层和在上述上部电极和上述电介质膜之间设置的上部势垒层中的至少一方，上述下部势垒层，是含有硅、氧和氮的绝缘层，至少在与上述下部电极接连的一侧的部分内含有上述氮，而且，至少在与上述电介质膜接连的一侧的部分内含有上述氧，上述上部势垒层，是含有硅、氧和氮的绝缘层，至少在与上述上部电极接连的一侧的部分内含有上述氮，而且，至少在与上述电介质膜接连的一侧的部分内含有上述氧。
本发明的半导体器件的制造方法，其特征在于具有如下的工序：准备半导体衬底的工序；在上述半导体衬底的上方，形成具备含有金属的下部电极，含有钽氧化物或铌氧化物的电介质膜和含有金属的上部电极，而且，还具备下部势垒层和上部势垒层中的至少一方的电容器的工序，上述形成电容器的工序，具有：形成将成为上述下部电极的含有上述金属的第1导电膜的工序；形成直接或通过上述下部势垒层与上述第1导电膜进行接触的上述电介质膜的工序；形成直接或通过上述上部势垒层与上述电介质膜进行接触，将成为上述上部电极的含有上述金属的第2导电膜的工序，上述形成上部势垒层的工序，包括：用含有硅的溅射靶，借助于在含有氧的气氛中进行的反应性溅射法，在上述电介质膜上形成含有硅和氧的第1上部绝缘层的工序；用上述溅射靶，借助于将上述氧换成氮的气氛中进行的反应性溅射法，形成含有硅和氮的第2上部绝缘层的工序。
本发明的上述和其它的目的和新的特征，借助于在本说明书的讲述和附图将会更加明白。
如上所详述，倘采用本发明，则可以实现易于实现MIM电容器的容量密度的增加的半导体器件及其制造方法。
附图说明
图1是示出了含有本发明的实施形态1的MIM电容器的半导体器件的制造工序的剖面图。
图2是示出了接在图1后边的含有同上MIM电容器的半导体器件的制造工序的剖面图。
图3是示出了含有本发明的实施形态1的MIM电容器的半导体器件的剖面图。
图4是示出了比较例1到4的MIM电容器的剖面图。
图5是示出了含有本发明的实施形态2的MIM电容器的半导体器件的制造工序的剖面图。
图6是示出了接在图5后边含有同上MIM电容器的半导体器件的制造工序的剖面图。
图7是示出了含有本发明的实施形态2的MIM电容器的半导体器件的剖面图。
图8是示出了实施形态2的MIM电容器的电容变化率和泄漏电流对上部势垒层的掺杂浓度依赖性的特性图。
图9是示出了含有本发明的实施形态3的MIM电容器的半导体器件的制造工序的剖面图。
图10是示出了含有MIM电容器的半导体器件的制造工序的剖面图。
图11是示出了含有本发明的实施形态3的MIM电容器的半导体器件的剖面图。
图12是示出了含有本发明的实施形态4的MIM电容器的半导体器件的制造工序的剖面图。
图13是示出了含有本发明的实施形态4的MIM电容器的半导体器件的剖面图。
图14是示出了本发明的另一实施形态的MIM电容器的势垒层的剖面图。
符号说明
11...硅衬底、12...元件隔离区、13...栅极电极部分、14...源极/漏极区、15...层间绝缘膜、16...插针、17...硅氮化膜、18…层间绝缘膜、19...势垒金属膜、20...DD布线、21...硅氮化膜、22...层间绝缘膜、23...势垒金属膜、24...DD布线、25...硅氮化膜、26...层间绝缘膜、27...势垒金属膜、28...DD布线、29...硅氮化膜、30...下部电极(钛膜)、31...下部电极(钛氮化物膜)、32...钽氧化物膜、33...上部势垒层、331...SiO层、332...SiN层、34...上部电极(钛氮化物膜)、35...硅氮化膜、36...抗蚀剂图形、37...抗蚀剂图形、38...层间绝缘膜、391、392...引出电极、40...下部势垒层、401...SiN层、402...SiON层、41...钽氧化膜、42...上部势垒层、421...SiON层、422…SiN层、43...钛氮化物层、44...硅氮化膜、45、46...抗蚀剂图形、47…层间绝缘膜、481、482...引出电极、50...下部势垒层、501...SiN层、502...SiO层、51...钽氧化物膜、52...上部势垒层、53...钛氮化物膜、54...硅氮化膜、55、56...抗蚀剂图形、57...层间绝缘膜、581、582...引出电极、60...下部势垒层、601...SiN层、602...SiON层、61...钽氧化物膜、62...上部势垒层、621...SiON层、622...SiN层、63...上部电极、64...硅氮化膜、65...抗蚀剂图形、66...层间绝缘膜、67...引出电极、70...SiO层、71...SiON层、72...SiN层。
具体实施方式
首先，对成为本发明的基础的本发明者的研究结果和探讨结果进行说明。
如上所述，作为增加容量密度而不使电极3维化的手法，作为MIM电容器的电介质膜的材料，可以考虑使用钽氧化物或铌氧化物等的高介电常数材料。
特别是钽氧化物，被认为是用来实现低泄漏电流而且高容量密度的电容器的最佳材料。作为其理由之一，可以举出钽氧化物即便是在非晶状态也会表现30左右的高介电常数。作为其它的理由，可以举出钽氧化物的结晶化温度高到700℃前后(高介电常数材料一般地说当结晶化后泄漏电流会增大)。
钽和铌的物理性质和化学性质酷似，是比较难于氧化的金属。为此，电介质材料是钽氧化物或铌氧化物(以下，为了避免麻烦，记为(Ta，Nb)2O5)，在电极材料是从前一直使用的钛氮化物(TiN)或钽氮化物(TaN)的MIM电容器的情况下，因电介质膜和电极进行反应而(Ta，Nb)2O5被还原。特别是电介质膜和电极的界面附近的(Ta，Nb)2O5被还原。
当(Ta，Nb)2O5时被还原，在电介质膜即在(Ta，Nb)2O5膜中，就会形成作为2价给电子体起作用的氧缺损。当大量地形成氧缺损时，就会产生以下所述的那样的问题(1)到(4)，MIN电容器的特性就会受到损害。
(1)因电介质膜与电极的界面附近的(Ta，Nb)2O5膜中的氧缺损而产生缺陷能级，在电介质膜与电极的界面上不能形成良好的肖特基势垒，使泄漏电流增大。在上述界面上未形成良好的肖特基势垒的情况下，当动作温度上升时，泄漏电流就会急剧地增大，在便携设备等中要求动作保证的100～125℃左右的高温区域中进行的电路动作就变得困难起来。
(2)被氧缺损捕获的电子，当电路的动作温度上升时，由于因热激励而变得易于运动，(Ta，Nb)2O5就变成为易于极化。为此，含有许多氧缺损的(Ta，Nb)2O5的电容器，就会表现出强的温度依赖性，即表现出高的TCC(电容器温度系数)。为此，使用这样的(Ta，Nb)2O5的MIM电容器，对于模拟电路是不合适的。
(3)被氧缺损捕获的电子，即便是加上了弱的电场，由于由氧缺损电位形成的束缚强，故也难于参与(Ta，Nb)2O5的极化。但是，当给上述电子加上强电场时，上述电子由于可以脱离氧电位的束缚，故就变成为可以参与形成(Ta，Nb)2O5的电容。在该情况下，(Ta，Nb)2O5的电容，对于电场以近似2次函数性地增大。就是说，(Ta，Nb)2O5，显示出高的VCC2(电容器平方律电压系数)(C＝Co(1+VCC2×V2))。含有使用了这样的(Ta，Nb)2O5的MIM电容器的电路，特别是像AD转换器那样，要求存储电容对电压的线性度的电路，就变成为易于招致误动作。
(4)下部电极/电介质膜的界面状态，和上部电极/电介质膜的界面状态，就非常地易于不同。这是因为通常下部电极/电介质膜的界面状态，会受(Ta，Nb)2O5的形成时的影响(例如氧化)，相对于此，上部电极/电介质膜的界面不会受其影响的缘故。为此，在电介质膜与电极的界面附近的(Ta，Nb)2O5中就会产生缺陷能级，电子被该缺陷能级捕获，在上述电子作为固定电荷起作用的情况下，在(Ta，Nb)2O5内就会产生电场。在产生了这样的内部电场的状态下，在已给电容器加上了电压的情况下，(Ta，Nb)2O5内的电子所感受到的实效性的电场，在下部电极一侧和上部电极一侧不同。为此，(Ta，Nb)2O5的电容，对于正负的偏压并不显示对称的应答。就是说，(Ta，Nb)2O5显示出高的VCC1(电容的线性电压系数)(C＝Co(1+VCC1×V))。含有使用了这样的(Ta，Nb)2O5的MIM电容器的电路，特别是处理高频信号的模拟电路，就变得易于招致误动作、SN比的降低和Q值的降低。
为了解决上述问题(1)～(4)，可以考虑在电极(TaN、TiN)和电介质膜((Ta，Nb)2O5)之间插入不与电极材料反应的势垒层。
作为该种势垒层的材料，例如若使用Al2O3、HfO2、ZrO2等的显示出10～20左右的介电常数的材料，由于可以抑制电极与电介质膜之间的反应而不会招致电容的极端损失，故可以实现泄漏电流非常小的MIM电容器。
铌氧化物的功函数比钽氧化物的功函数大。为此，在作为电介质材料使用铌氧化物的情况下，在电介质膜/电极的界面上，就难于形成良好的肖特基势垒。但是，采用向电介质膜和电极之间插入使用上述材料的势垒层的办法，与作为电介质材料使用钽氧化物的情况下同样，可以实现泄漏电流小的MIM电容器。
然而，根据本发明人锐意探讨的结果，采用在电介质膜与电极之间插入势垒层的办法，尽管可以确实地得到即便是在100℃下测定也可以得到低的泄漏电流，但是，MIM电容器的VCC2、TCC却显示出数百ppm这样的非常高的值。
在这里，本发明人对势垒层的材料本身的VCC2、TCC进行了研究。结果示于表1。
[表1]
Figure A20041000609600131
由表1可知，Al2O3、HfO2和ZrO2，与硅氮化物和钽氧化物比，显示出高达1个数量级或其以上的TCC和VCC2。
上述硅氮化物，是用PECVD(等离子体增强化学气相淀积∶等离子体CVD)方法形成的，Si与N的比不一定要是1∶1的电介质。
使用以Al2O3等为材料的势垒层的MIM电容器的电容，由于将变成为钽氧化物膜与势垒层的合成电容，故结果就变成为显示出高的TCC、VCC2。因此，该种的MIM电容器不适合于模拟器件。
于是，本发明人，探讨了作为电介质使用TCC和VCC2低的钽氧化物，作为势垒材料使用在模拟器件用的电容器中的业绩丰富的硅氮化物的、具有势垒层(SiN)/电介质膜(Ta2O5)/势垒层(SiN)的多层结构的MIM电容器。结果弄明白了在该MIM电容器中存在着以下那样的问题(1)、(2)。
(1)以用PECVD法形成的硅氮化物为材料的势垒层，含有大量的氢。为此，电介质膜(钽氧化物膜)将被势垒层形成时的气氛中的氢或氢自由基、或在MIM电容器的形成工序以后的热工序中，从势垒层中放出的氢自由基还原。其结果是使TCC和VCC2特性劣化。
(2)如果用溅射法形成硅氮化物，则Si原子将某种程度地被注入到电介质膜(钽氧化物膜)内。为此，作为电介质膜和上部电极之间的势垒层(上部势垒层)，使用用溅射法形成的硅氮化物层的MIM电容器，在经过热工序后，势垒层/电介质膜的界面的钽氧化物就要被还原。其结果是泄漏电流增大。作为上述热工序，例如，可以举出用来形成层间绝缘膜(ILD)的等离子体CVD工序，用来改善晶体管的特性的烧结退火工序等。
以下，边参看附图边对可以解决上述问题的本发明的实施形态的高容量密度的MIM电容器进行说明。
(实施形态1)
图1和图2是示出了含有本发明的实施形态1的MIM电容器的半导体器件的制造工序的剖面图。
上述MIM电容器的上部电极和下部电极，是用溅射法形成的钛氮化物膜，电介质膜是用CVD法形成的钽氧化物膜。此外，在上述电介质膜与上部电极之间，设置有含有SiN层/SiO层的多层势垒层。
在这里，在本实施形态中，SiO层(SiO)是以Si和O为主元素构成的绝缘层(绝缘物)，SiN层(SiN)所表述的意义是以Si和N为主元素构成的绝缘层(绝缘物)，并不是表示物质的组成比(其它的实施形态也同样)。
以下，对本实施形态的MIM电容器的制造方法的详细情况进行说明。
图1(a)示出了含有众所周知的MOS晶体管、元件隔离区、多层布线层的硅衬底。在本实施形态中，将在图1(a)的多层布线层上制造MIM电容器。
本实施形态的MIM电容器，例如，是模拟电路用的电容器，特别是含有RF电路的模拟电路(例如RF接收部分的噪声滤波器)用的电容器。上述RF电路，是RF混合装载LSI中的RF电路。
图1(a)所示的众所周知的结构，可用众所周知的标准的逻辑工艺形成。以下简单地对用来形成图1(a)的结构的工艺进行说明。
首先，在硅衬底11上，形成元件隔离区(ST1)12、栅极电极部分(栅极绝缘膜、栅极电极、栅极上部绝缘膜、栅极侧壁绝缘膜)13、源极/漏极区14，然后，向衬底的整个面上淀积层间绝缘膜15，使器件面的表面平坦化。源极/漏极区14虽然具有LDD结构，但是在图中LDD结构却省略未画。
其次，刻蚀层间绝缘膜15，形成接触孔，然后，在该接触孔内形成插针16。
其次，在衬底整个面上，依次形成硅氮化膜17、层间绝缘膜18，对层间绝缘膜18、硅氮化膜17进行刻蚀，形成过渡孔开口，然后，用双金属镶嵌工艺，在上述过渡孔内形成势垒金属膜19，形成布线和插针(DD布线)20。经这样地处理后就可以得到第1层的金属布线层。势垒金属膜19，例如，为钛氮化物膜，DD布线20，例如为Cu-DD布线。此外，在各个DD布线的工艺中，布线沟和连接孔的内部的金属的埋入工序，例如，用电解电镀法进行。
然后，采用与第1层的金属布线层同样的方法，形成硅氮化膜21、层间绝缘膜22、势垒金属膜23、DD布线24、硅氮化膜25、层间绝缘膜26、势垒金属膜27、DD布线28、硅氮化膜29的办法，就可以得到第2层的金属布线层、第3层的金属布线层。
其次，如图1(b)所示，在硅氮化膜29上，借助于溅射法，依次形成将成为下部电极的钛膜30、钛氮化物膜31。
其次，如同图(b)所示，在钛氮化物膜31上，形成厚度60nm的钽氧化物膜32。钽氧化物膜32的成膜方法是CVD法或反应性溅射法。以下，将用CVD法形成的钽氧化物膜32叫做CVD-Ta2O5膜，将用反应性溅射法形成的钽氧化物膜32叫做溅射-Ta2O5膜。
CVD-Ta2O5膜的成膜条件如下。成膜温度为370℃，成膜压力为80Pa，原料是五乙氧基钽(PET)和氧，PET用液相供给，携带气体使用氦气。每形成20nm钽氧化物膜，就进行使用臭氧气体的10分钟的处理，除去钽氧化物膜中的碳杂质。该碳杂质是起因于在钽氧化物膜中残留的原料的杂质。采用反复进行3次该顺序的办法，形成作为钽氧化物膜32的厚度为60nm的CVD-Ta2O5膜。
溅射-Ta2O5膜的成膜条件如下。溅射靶是钽金属靶，溅射装置是DC型装置，成膜温度为20℃，工艺气体为Ar和O2的混合气体，Ar/O2的流量比为1.3，溅射功率为1.0kW。
其次，如同图(b)所示，在钽氧化物膜32上，借助于反应性溅射法，形成具有多层结构的上部势垒层33。上部势垒层33，包括厚度0.4nm的SiO层331，和在其上设置的厚度1.5nm的SiN层332。
上部势垒层33的成膜条件如下。溅射靶是非掺杂硅靶，成膜温度为室温，溅射功率为0.8kW。此外，SiO层331的工艺气体是Ar和O2的混合气体，其流量比(Ar/O2)为1.2。另一方面，SiN层332的工艺气体是Ar和N2的混合气体，其流量比(Ar/N2)为0.93。
如上所述，作为势垒层的成膜方法使用溅射法的优点是，可以降低势垒层的成膜温度，借助于此，即便是在不会给多层布线层造成影响的低的工艺温度下，也可以形成优质的势垒层。
其次，在形成了上部势垒层33后的溅射装置内，如同图(b)所示，用溅射法在上部势垒层33上连续地形成将成为上部电极的钛氮化物膜34，然后，用PECVD法，在钛氮化物膜34上形成硅氮化膜35。上部势垒层33和钛氮化物膜34在同一溅射装置内连续地形成。
其次，如图1(c)所示，在硅氮化膜35上形成抗蚀剂图形36，以抗蚀剂图形36为掩模刻蚀硅氮化膜35，将抗蚀剂图形36复制到硅氮化膜35上。然后，用灰化法除去抗蚀剂图形36。
其次，如图1(d)所示，以硅氮化膜35(硬掩模)为掩模，借助于使用氟系的刻蚀气体的RIE工艺刻蚀钛氮化物膜34，就将得到规定形状的上部电极(钛氮化物膜)34。
其次，如图2(e)所示，在硅氮化膜35和上部势垒层33上形成抗蚀剂图形37，然后，以抗蚀剂图形37为掩模，借助于RIE工艺依次刻蚀上部势垒层33、钽氧化物膜32、钛氮化物膜31和钛膜30，就将得到规定形状的上部势垒层33、钽氧化物膜32和下部电极30、31。然后，借助于灰化法除去抗蚀剂图形37。
用以上的工序，就会完成MIM电容器的基本结构。然后，如图2(f)所示，继续进行在衬底的整个面上形成层间绝缘膜38的工序，形成上部电极34的引出电极391和下部电极31的引出电极392的工序，和形成钝化膜的工序等众所周知的工序。
层间绝缘膜38通常可使用被叫做所谓的Low-k膜的低介电常数的电介质膜。图3示出了经由以上的制造工序得到的本实施例的半导体器件的剖面图。
引出电极391、392的具体的工艺如下。首先，采用借助于光刻工艺和RIE工艺，刻蚀层间绝缘膜38、硅氮化膜35、上部势垒层33、钽氧化物膜32的办法，形成分别连通到上部电极34和下部电极31上的第1和第2接触孔。在上述RIE工艺中，使用氟系的刻蚀气体。
其次，要使得埋入到第1和第2接触孔内那样地，用溅射法在衬底整个面上形成铝膜，然后，采用借助于光刻工艺和RIE工艺加工上述铝膜的办法，就可以得到由上述铝膜构成的引出电极391、392。
倘采用本实施形态，则即便是作为MIM电容器的电介质膜使用钽氧化物膜32，就如要在以下说明的那样，由于不会产生缺憾，故可以实现可容易地实现MIM电容器的容量密度的增加的半导体器件及其制造方法。
由于在钽氧化物膜32与上部电极(钛氮化物膜)34之间，设置有上部势垒层33(SiN层332/SiO层331)，故由上部电极(钛氮化物膜)34引起的钽氧化物膜32的还原受到抑制。
再有，由于与钽氧化物膜32接连的部分的上部势垒层33是SiO层331，故还可以抑制由上部势垒层33中的游离硅原子引起的钽氧化物膜32的还原。
借助于这些，就可以实现低泄漏电流、低VCC2、低TCC的MIM电容器。
此外，由于与上部电极(钛氮化物膜)34接连的部分的上部势垒层33是SiN层332，故可以抑制将成为泄漏电流的增加和可靠性降低的原因的、由SiO层331产生的上部电极(钛氮化物膜)34的氧化。
此外，由于与上部电极接连的部分的上部势垒层33是不含氧的SiN层332，故作为上部电极的材料，除去在本实施形态中使用的钛氮化物之外，也可以使用不要求耐氧化性的材料，例如，从前作为多层布线的材料一直使用的铝或铜。由于这些材料与钛氮化物比是低电阻的，故可以进一步提高电路的Q值。例如，在使用Cu的情况下，可以实现比使用钛氮化物的情况下高约2倍的Q值。
因此，结果就变成为可以容易地实现低泄漏电流和高容量密度MIM电容器(本实施形态MIM电容器的容量为3.0fF/μm2)。借助于此，就可以减小预计要装载到今后所有的设备内的RF混合装载LSI芯片的面积，因而可以实现上述设备的小型化。
本发明人，作为比较例1～4，准备了图4所示的4种MIM电容器。在比较例1～4的MIM电容器中，与本实施形态的MIM电容器相当的部分，都赋予了与本实施形态的MIM电容器同一参考标号。此外，硅氮化膜29、层间绝缘膜38和引出电极391、392，由于简单而省略。
比较例1(图4(a))是作为钽氧化物膜32使用CVD-Ta2O5膜的例子，而且，是从本实施形态的MIM电容器上除去了上部势垒层33(331、332)后的MIM电容器。
比较例2(图4(b))是作为钽氧化物膜32使用CVD-Ta2O5膜的例子，而且，是从本实施形态的MIM电容器上除去了SiO层331，使用单层的势垒层(SiN层332)的MIM电容器。该单层的势垒层的厚度作成为1.9nm。
比较例3(图4(c))是作为钽氧化物膜32使用溅射-Ta2O5膜的例子，而且，是从本实施形态的MIM电容器上除去了上部势垒层33(331、332)后的MIM电容器。
比较例4(图4(d))是作为钽氧化物膜32使用溅射-Ta2O5膜的例子，而且，是从本实施形态的MIM电容器上除去了SiO层331，使用单层的势垒层(SiN层332)的MIM电容器。该单层的势垒层的厚度作成为1.9nm。
在表2中，对于比较例1～4和本实施形态的MIM电容器，示出了电容器的VCC1、VCC2和TCC的值，在100℃下施加上偏置电压(±1.0V，±3.6V)时的泄漏电流的值。在+1.0V、+3.6V(正偏置电压)的情况下，下部电极一侧为+，上部电极一侧为-，在-1.0、V3.6V(负偏置电压)的情况下，下部电极一侧为-，上部电极一侧为+。
[表2]
由表2可知，与没有上部势垒层33(331、332)的MIM电容器(比较例1、3)比，本实施形态的具有势垒层33(331、332)的MIM电容器这一方可以得到低4个数量级或其以上的泄漏电流。
此外，可知：使用单层的势垒层(SiN层332)的MIM电容器(比较例2、4)，虽然在施加上正偏置电压的情况下，泄漏电流会某种程度地受到抑制，但是，在施加上负偏置电压的情况下，泄漏电流几乎得不到抑制。这是因为在SiN层332的溅射形成时，向钽氧化物膜32中注入硅原子，钽氧化物膜32被还原的缘故。
此外，本实施形态的MIM电容器的TCC和VCC2的值，在使用溅射-Ta2O5膜的情况下，在100ppm或其以下，而在使用CVD-Ta2O5膜的情况下，则为50ppm或其以下。就是说，采用多层势垒层的MIM电容器的TCC、VCC2特性，与不采用势垒层的MIM电容器的上述特性相比，被大幅度地改善。
另一方面，采用多层势垒层的本实施形态的MIM电容器的VCC1的值，在使用溅射-Ta2O5膜的情况下为150ppm，相对于此，在使用CVD-Ta2O5膜的情况下则在50ppm或其以下。
作为在这样的溅射-Ta2O5膜和CVD-Ta2O5膜中特性值(特别是VCC1)不同的理由之一，可以考虑Ta2O5膜中的碳杂质浓度的不同。
溅射-Ta2O5膜，用使用高纯度的金属钽靶的反应性溅射法形成。为此，溅射-Ta2O5膜中的碳杂质浓度充分地低。
另一方面，CVD-钽氧化物膜，由于通过作为源使用有机金属化合物的CVD(MOCVD)法形成，故CVD-钽氧化物膜含有1％左右的碳杂质。这是因为越是纯度高的钽氧化物与TiN电极的反应越激烈的缘故。
掺杂浓度高的钽氧化物膜，即便是在低电场下也易于流动泄漏电流。为此，如表2所示，在偏置电压＝±1.0V的情况下，与使用溅射-Ta2O5膜的一方比较，使用CVD-Ta2O5膜这一方的泄漏电流的值将变大2倍左右。
另外，在本实施形态中，虽然是仅仅含有上部势垒层的MIM电容器的例子，但是，仅仅含有下部势垒层的MIM电容器也同样是可实施的。作为这些仅仅单侧势垒层的结构及其制造方法，也可以采用以下讲述的另一实施形态的结构和制造方法。
(实施形态2)
图5和图6是示出了含有本发明的实施形态2的MIM电容器的半导体器件的制造工序的剖面图。
本实施形态的MIM电容器与实施形态1不同之处在于：在下部电极和电介质膜之间也设置有势垒层，以及，作为势垒层使用SiO层和SiN层的多层势垒层。
首先，如图5(a)所示，用众所周知的工艺形成含有MOS晶体管、元件隔离区和多层布线层的硅衬底。
其次，如图5(b)所示，在硅氮化膜29上，用溅射法依次形成钛膜30、钛氮化物膜31。到此为止与实施形态1是同样的。
其次，如同图(b)所示，用反应性溅射法，在钛氮化物膜31上，形成以硅氮化物为材料的厚度3nm的下部势垒层40。
在这里，在本实施形态中，形成了3种下部势垒层40。具体地说，形成了非掺杂硅氮化物层，作为杂质掺入了硼的硅氮化物层，作为杂质掺入了铟的硅氮化物层。硅氮化物层中的硼和铟的浓度，从0.005％～5％变化。
下部势垒层40的成膜条件如下。溅射装置是RF重叠DC型的装置，成膜温度为室温，工艺气体为Ar和N2的混合气体，Ar/N2为0.93，溅射功率为0.8kW。
溅射靶，在非掺杂的硅氮化物层中使用非掺杂的硅靶。然后，导入硼或铟，在硅氮化物层中使用已载置上掺入了硼或铟的硅芯片的非掺杂硅靶。
其次，如同图(b)所示，用反应性溅射法，在下部势垒层40上，形成钽氧化物膜41。
钽氧化物膜41的成膜条件如下。溅射靶为钽金属钯，溅射装置为DC型的装置，成膜温度为330℃，工艺气体为Ar和O2的混合气体。
此外，Ar/O2流量比和溅射功率，在钽氧化物膜41的膜厚变成为5nm之前，分别是0.62和2.0kW。此后的Ar/O2流量比和溅射功率，与实施形态1同样，分别为1.3和1.0kW。然后，淀积32nm的钽氧化物膜，形成膜厚37nm的钽氧化物膜41。
如本实施形态所示，采用改变钽氧化物膜41的成膜的初始条件的办法(添加氧)，下部势垒层40的表面(SiN)进行氧化，该表面变成为SiON，所以可以得到含有SiON层402/SiN层401的多层结构的下部势垒层40。
在这里，在本实施形态中，SiON层(SiON)所表述的意义是以Si和O和N为主元素构成的绝缘层(绝缘物)，并不是表示物质的组成比(其它的实施形态也同样)。
用以上的处理，就可以实现在含有SiON层402/SiN层401的多层结构的下部势垒层40上形成了钽氧化物膜41的结构。在完成了MIM电容器后，用TEM对SiON层402/SiN层401的厚度进行了评价，分别为约1nm和约2nm。
其次，如同图(b)所示，在钽氧化物膜41上，用反应性溅射法，形成具有多层结构的上部势垒层42。上部势垒层42包括SiON层421，和在其上设置的SiN层422。
上部势垒层42的成膜条件如下。溅射靶为非掺杂硅靶，成膜温度为室温，溅射功率为0.8kW。此外，SiON层421的工艺气体为Ar和O2和N2的混合气体，其流量比(Ar∶O2∶N2)为1∶0.2∶1。另一方面，SiN层422的工艺气体为Ar和N2的混合气体，其流量比(Ar/N2)为0.93。
用AES(俄歇电子谱仪)评价SiON层421的组成，得知为Si0.5N0.5。改变成膜条件，形成氧浓度不同的多种SiON层421，对它们进行了比较研究。
研究的结果得知：为了抑制泄漏电流，SiON层421的组成，只要SiON层421中的氧浓度是与数％左右对应的浓度即可。在要在200φmm的晶片的整个面上，形成具有与上述氧浓度对应的组成的均一厚度的SiON层421的情况下，本实施形态的成膜条件是适当的。
SiON层421，SiN层422的膜厚都是1.0nm。就是说，在本实施形态的情况下，与实施形态1不同，可以不使用SiO层331那样极薄的电介质膜。可以将SiON层421的膜厚形成得厚的理由是因为SiON的介电常数与SiO的介电常数(约3.9)比要高数十％(在本实施形态的情况下介电常数约为5.2)。
其次，在已形成了上部势垒层42后的溅射装置内，如同图(b)所示，在上部势垒层42上，用溅射法，形成将成为上部电极的钛氮化物膜43，然后，用PECVD法，在钛氮化物膜43上形成硅氮化膜44。上部势垒层42和钛氮化物膜43在同一溅射装置内连续地形成。
其次，如图5(c)所示，在硅氮化膜44上形成抗蚀剂图形45，以抗蚀剂图形45为掩模刻蚀硅氮化膜44，将抗蚀剂图形45的图形复制到硅氮化膜44上。然后，用灰化法除去抗蚀剂图形45。
其次，如图5(d)所示，以硅氮化膜44(硬掩模)为掩模，借助于使用氟系的刻蚀气体的RIE工艺刻蚀钛氮化物膜43，就将得到规定形状的上部电极(钛氮化物膜)43。
其次，如图6(e)所示，在硅氮化膜44和上部势垒层42上形成抗蚀剂图形46，然后，以抗蚀剂图形46为掩模，借助于RIE工艺依次刻蚀上部势垒层42、钽氧化物膜41、下部势垒层40，钛氮化物膜31和钛膜30，就将得到规定形状的上部势垒层42、钽氧化物41、下部势垒层40和下部电极30、31。然后，借助于灰化法除去抗蚀剂图形46。
用以上的工序，就会完成MIM电容器的基本结构。然后，如图6(f)所示，继续进行在衬底的整个面上形成层间绝缘膜47的工序，形成上部电极43的引出电极481和下部电极31的引出电极482的工序，和形成钝化膜的工序等众所周知的工序。
层间绝缘膜47通常可使用被叫做所谓的Low-k膜的低介电常数的电介质膜。图7示出了经由以上的制造工序得到的本实施例的半导体器件的剖面图。
引出电极481、482的具体的工艺如下。首先，通过光刻工艺和RIE工艺，刻蚀层间绝缘膜47、硅氮化膜44、钽氧化物膜41，下部势垒层40，形成分别连通到上部电极43、下部电极31和上述多层布线层上的第1和第2接触孔。在上述RIE工艺中，使用氟系的刻蚀气体。
其次，要使得埋入到第1和第2接触孔内那样地，用溅射法在衬底整个面上形成铝膜，然后，采用借助于光刻工艺和RIE工艺加工上述铝膜的办法，就可以得到由上述铝膜构成的引出电极481、482。
倘采用本实施形态，结果就变成为可以容易地实现低泄漏电流和高容量密度MIM电容器(本实施形态MIM电容器的容量为4.0fF/μm2)。借助于此，就可以减小预计要装载到今后所有的设备内的RF混合装载LSI芯片的面积，因而可以实现上述设备的小型化。
图8示出了对本次制作的一连串的本实施形态的MIM电容器的容量变化率(VCC1、VCC2、TCC)和泄漏电流的上部势垒层42的掺杂浓度质依赖性进行研究的结果。泄漏电流，是在100℃下施加上偏置电压(±3.6V)时的泄漏电流。图8示出的是将横轴设为掺杂浓度(硼浓度、铟浓度)的对数表示的曲线，最左边的点表示掺杂浓度为0％，即示出的是未向上部势垒层42内掺入杂质的情况。
由图8可知，本实施形态的MIM电容器，与上部势垒层42的掺杂浓度没有关系，与实施形态1不同，在施加正偏置电压时的泄漏电流也降低。这是因为在本实施形态的情况下，在下部电极和电介质膜之间和上部电极与电介质膜之间，分别设置有势垒层的缘故。
此外，由图8可知：掺杂浓度在0.01％或其以上可以期待泄漏电流的降低效果，因此，采用将掺杂浓度作成为0.1％或其以上的办法，与掺杂浓度为0％(非掺杂的上部势垒层42的情况)比，泄漏电流减小了大约半个数量级。因此，掺杂浓度的下限优选为0.01％或其以上，更优选为0.1％或其以上。
本发明人，对可看到由掺杂产生的泄漏电流的降低效果的MIM电容器(硼浓度＝0.1％)和不能看到上述效果的MIM电容器(硼浓度＝0.005％)，和掺杂浓度为0％的MIM电容器，在85℃下进行了TDDB(时间依赖性电击穿)的评价。表3示出了其结果。
[表3]
Figure A20041000609600261
由表3可知，虽然不论哪一种MIM电容器，都实现了在通常的器件中要求保证的10年以上的寿命，但是，采用向上部势垒层42内掺入杂质的办法，则可以实现更长的寿命(高的可靠性)。
这是因为采用向势垒层40、42内掺入对硅将成为受主的杂质的办法，就可以缓和因热处理等在钽氧化物膜41中易于比较容易地形成的氧缺陷(施主)的影响的缘故。
另外，在图8中，掺杂浓度超过了某以恒定值或其以上的高浓度值(4％)的MIM电容器，特性反而恶化了，人们认为这是因为势垒层40、42中的SiN层或SiON层的绝缘性劣化的缘故。此外，还得知：当超过了1％时，泄漏电流将急剧地增加。由以上的事项可知，掺杂浓度的上限优选为4％或其以下，更优选为1％或其以下。
此外，由图8和表2可知：本实施形态的MIM电容器的TCC、VCC1、VCC2，与掺杂浓度无关，比实施形态1的上述参数都得到了改善，特别是VCC1的改善是显著的。其理由在于，在实施形态1情况下，由于钽氧化物膜32的成膜方法(溅射、CVD)导致的即便存在着程度的差别也要产生的下部电极31和钽氧化物膜32之间的反应，在本实施形态的情况下，将受到下部势垒层40的抑制。
(实施形态3)
本实施形态的MIM电容器与实施形态2的不同之处在于：作为下部势垒层使用SiO层和SiN层的多层势垒层，作为上部势垒层使用SiON层的单层势垒层。
此外，作为被用做将成为上部电极的导电膜的刻蚀掩模的硅氮化膜，使用用溅射法形成的硅氮化膜。作为上述硅氮化膜的溅射靶，使用已掺杂进0.1％硼的硅靶。由于使用这样的溅射靶，故可以进行硼的自动掺杂。借助于此，由于不再需要对溅射靶进行RF重叠，故结果就变成为可以用简单的溅射装置形成上述硅氮化膜。
以下，边参看图9和图10，边对含有本实施形态的MIM电容器的半导体器件的制造方法进行说明。
首先，如图9(a)所示，用众所周知的工艺形成含有MOS晶体管、元件隔离区和多层布线层的硅衬底。
其次，如图9(b)所示，在硅氮化膜29上，用溅射法依次形成钛膜30、钛氮化物膜31。到此为止与实施形态2是同样的。
其次，如同图(b)所示，在钛氮化物膜31上，用反应性溅射法形成具有多层结构的厚度2.4nm的下部势垒层50。
下部势垒层50，包括厚度2nm的SiN层501，和在其上设置的厚度0.4nm的SiO层502。
下部势垒层50的成膜条件如下。溅射靶为已掺杂进0.1％硼的硅靶，成膜温度为300℃，溅射功率为0.8kW。此外，SiN层501的工艺气体为Ar和N2的混合气体，其流量比(Ar/N2)为1.20。另一方面，SiO层502的工艺气体为Ar和O2的混合气体，其流量比(Ar/O2)为1.4。
其次，如同图(b)所示，用反应性溅射法，在下部势垒层50上，形成厚度37nm的钽氧化物膜51。
钽氧化物膜51的成膜条件如下。溅射靶为钽金属靶，溅射装置是DC型的装置，成膜温度为200℃，工艺气体为Ar和O2的混合气体，Ar/O2流量比为1.3，溅射功率为1.0kW。
其次，如同图(b)所示，用反应性溅射法，在钽氧化物膜51上，形成以SiON为材料的上部势垒层52。
上部势垒层52的成膜条件如下。溅射靶为非掺杂硅靶，成膜温度为300℃，工艺气体为Ar和O2和N2的混合气体，其流量比(Ar∶O2∶N2)为1∶0.1∶1.5，溅射功率为0.8kW。
用AES评价上部势垒层52的组成，得知为SiO0.2N0.8。此外，上部势垒层52的介电常数约为6。
由于上部势垒层52将直接与钽氧化物膜51接触，故存在着钽氧化物膜51劣化的可能性。要想作成为使得不会招致钽氧化物膜51劣化，就必须降低上部势垒层(SiON层)52中的氧的比率。为此，在本实施形态中，用300℃的加热溅射来形成上部势垒层52。
上部势垒层52的膜厚为2.1nm。如本实施形态所示，在作为上部势垒层52使用SiON层的情况下，SiON层具有可以变成为单纯的结构，即，比较厚的单层结构的优点。
其次，在已形成了上部势垒层52后的溅射装置内，如同图(b)所示，在上部势垒层52上，用溅射法，形成将成为上部电极的钛氮化物膜53，然后，在与SiN层501同一条件下，在钛氮化物膜53上形成硅氮化膜54。上部势垒层52和钛氮化物膜53在同一溅射装置内连续地形成。
在这里，就如现有技术那样在MIM电容器上用PECVD法形成硅氮化膜的情况下，要在溅射装置内在衬底上连续地形成下部电极/电介质膜/上部电极。然后，暂时从PECVD装置内(真空室内)取出衬底，再次将衬底搬入到PECVD装置内，使硅氮化膜成膜。为此，就存在着工艺时间变长的问题。
相对于此，在本实施形态的情况下，要在已形成了上部势垒层52后的溅射装置内，形成钛氮化物膜53、硅氮化膜54。为此，由于可以在同一溅射装置内连续地进行从上部势垒层52到硅氮化膜54的成膜工序，故可以缩短工艺时间。
其次，如图9(c)所示，在硅氮化膜54上形成抗蚀剂图形55，以抗蚀剂图形55为掩模刻蚀硅氮化膜54，将抗蚀剂图形55的图形复制到硅氮化膜54上。然后，用灰化法除去抗蚀剂图形55。
其次，如图9(d)所示，以硅氮化膜54(硬掩模)为掩模，借助于使用氟系的刻蚀气体的RIE工艺刻蚀钛氮化物膜53，就将得到规定形状的上部电极(钛氮化物膜)53。
其次，如图10(e)所示，在硅氮化膜54和上部势垒层52上形成抗蚀剂图形56，然后，以抗蚀剂图形56为掩模，借助于RIE工艺依次刻蚀上部势垒层52、钽氧化物膜51、下部势垒层50、钛氮化物膜31和钛膜30，就将得到规定形状的上部势垒层52、钽氧化物膜51、下部势垒层50和下部电极30、31。然后，借助于灰化法除去抗蚀剂图形56。
用以上的工序，就会完成MIM电容器的基本结构。然后，如图10(f)所示，继续进行在衬底的整个面上形成层间绝缘膜57的工序，形成上部电极53的引出电极581和下部电极31的引出电极582的工序，和形成钝化膜的工序等众所周知的工序。
层间绝缘膜57通常可使用被叫做所谓的Low-k膜的低介电常数的电介质膜。图11示出了经由以上的制造工序得到的本实施例的半导体器件的剖面图。
引出电极581、582的具体的工艺如下。首先，通过光刻工艺和RIE工艺，刻蚀层间绝缘膜57、硅氮化膜54、钛氮化物膜53、上部势垒层52、钽氧化物膜51、下部势垒层50，形成分别连通到上部电极53和下部电极31上的第1和第2接触孔。在上述RIE工艺中，使用氟系的刻蚀气体。
其次，要使得埋入到第1和第2接触孔内那样地，用溅射法在衬底整个面上形成铝膜，然后，采用借助于光刻工艺和RIE工艺加工上述铝膜的办法，就可以得到由上述铝膜构成的引出电极581、582。
在本实施形态中，也与实施形态1同样，结果变成为可以容易地实现低泄漏电流和高容量密度的MIM电容器(本实施形态MIM电容器的容量为4.0fF/μm2)。借助于此，就可以减小预计要装载到今后所有的设备内的RF混合装载LSI芯片的面积，因而可以实现上述设备的小型化。
本发明人，作为比较例，准备了除去与实施形态1和2同样用PECVD发形成硅氮化膜54之外，与本实施形态同样的MIM电容器。
表4对使用本实施形态的硅氮化膜54(溅射SiN)的MIM电容器和使用比较例的硅氮化膜(PECVD-SiN)的MIM电容器中的每一者，示出了VCC1、VCC2和TCC的值，和在100℃下加上偏置电压(±1.0V，±3.6V)时的泄漏电流的值。
[表4]
由表4可知，倘采用本实施形态，则与实施形态2同样，可以得到50ppm或其以下的TCC、VCC1和VCC2。
此外，当对施加低偏置电压(±1.0V)时的泄漏电流，比较比较例(PECVD-SiN)和本实施形态(溅射SiN)时，可知：虽然比较例的泄漏电流与实施形态1的泄漏电流是同等的，但是本实施形态的泄漏电流比实施形态1的泄漏电流降低得更多。
该结果可以如下进行说明。PECVD-SiN由于含有氢，故在其成膜时和在其后的热工序(例如，形成层间绝缘膜57的工序)中，钽氧化物膜51就会被氢自由基还原。另一方面，由于溅射SiN不含氢，故在成膜时和在其后的热工序中，钽氧化物膜51不会被还原。在使用溅射SiN的情况下，这样地可以防止钽氧化物膜51的还原，被认为是降低泄漏电流的原因。
(实施形态4)
图12是示出了含有本发明的实施形态4的MIM电容器的半导体器件的制造工序的剖面图。
本实施形态的MIM电容器，与在此之前说明的实施形态1～3最大不同之处在于作为下部电极，利用在多层布线层的最上层上形成的Cu-DD布线。采用将电阻比钛氮化物和钽氮化物更低的铜用做下部电极的材料的办法，就可以容易地增大电路的Q值，而且，还可以减少曝光工序的次数。
首先，如图12(a)所示，用众所周知的工艺形成含有MOS晶体管、元件隔离区和多层布线层的硅衬底。到此为止与实施形态1是同样的。但是，多层布线层内的至少在最上层上形成的DD布线的材料是铜。在本实施形态的情况下，多层布线层的最上层的DD布线28的一部分，兼做MIM电容器的下部电极。在图中，用参考标号28a表示兼做下部电极的部分的DD布线。
其次，如图12(b)所示，在该多层布线层上，依次形成含有SiON层602(膜厚1nm)/SiN层601(膜厚2nm)的多层结构的下部势垒层60、钽氧化物膜(膜厚37nm)61、含有SiN层622(膜厚2nm)/SiON势垒层621(膜厚1nm)的多层结构的上部势垒层62。
下部势垒层60、钽氧化物膜61和上部势垒层62的形成方法，分别与实施形态2的下部势垒层40、钽氧化物膜41和上部势垒层42的形成方法是相同的。但是，溅射靶和溅射装置，却和实施形态3同样，使用已掺杂进硼等的杂质的硅靶和DC型的溅射装置。
接着，在上述DC溅射装置内，用溅射法，如同图(b)所示，在上部势垒层62上，依次淀积将成为上部电极的钛氮化物膜63、用做掩模的硅氮化膜64。上部势垒层62、钛氮化物膜63和硅氮化膜64，在同一溅射装置内连续地形成。
其次，如图12(c)所示，在硅氮化膜64上，形成抗蚀剂图形65，以抗蚀剂图形65为掩模刻蚀硅氮化膜64，将抗蚀剂图65的图形复制到硅氮化膜64上。
在这里，抗蚀剂图形65，可使用刻蚀后的硅氮化膜64变得比DD布线28a更大的抗蚀剂图形。就是说，在本实施形态中，要形成上部电极比下部电极大的MIM电容器。
其次，如同图(c)所示，以抗蚀剂图形65和硅氮化膜64为掩模，刻蚀钛氮化物膜63、上部势垒层62、钽氧化物膜61和下部势垒层60，得到规定形状的上部电极63、上部势垒层62和钽氧化物膜61以及下部电极60。
这时，抗蚀剂图形65要在正在进行刻蚀时消灭，然后以硅氮化膜64为掩模进行刻蚀。此外，也可以在用灰化法除去了抗蚀剂图形65之后，再以硅氮化膜64为掩模进行刻蚀。
用以上的工序，就会完成MIM电容器的基本结构。然后，如图12(d)所示，继续进行在衬底的整个面上形成层间绝缘膜66的工序，形成上部电极63的引出电极67的工序，和形成钝化膜的工序等众所周知的工序。
层间绝缘膜66通常可使用被叫做所谓的Low-k膜的低介电常数的电介质膜。图13示出了经由以上的制造工序得到的本实施例的半导体器件的剖面图。
在实施形态1～3中，为了形成下部电极的引出电极，必须形成连通到下部电极上的接触孔。为此，电介质膜(钽氧化物膜)的刻蚀就是不可或缺的。这种电介质膜的刻蚀是不容易的。
相对于此，在本实施形态的情况下，由于多层布线层的DD布线28a兼做下部电极，故不需要形成连通到下部电极上的接触孔，不需要进行电介质膜(钽氧化物膜)的刻蚀。
连接到上部电极63上的接触孔，可采用刻蚀硅氮化膜64、层间绝缘膜66的办法形成。硅氮化膜64、层间绝缘膜66的刻蚀可容易地进行。因此，本实施形态具有引出电极的形成工序的刻蚀工艺变得简单的优点。
此外，在本实施形态中，没有使用相当于实施形态1的抗蚀剂图形36、实施形态2的抗蚀剂图形45和实施形态3的抗蚀剂图形55的抗蚀剂图形的刻蚀工序。因此，在本实施形态的情况下，MIM电容器的形成所需要的光刻工艺和刻蚀工艺，与实施形态1～3相比，少进行1次，3次即可。
采用本实施形态，也与实施形态1同样，结果就变成为可以容易地实现低泄漏电流和高容量密度MIM电容器(本实施形态MIM电容器的容量为4.0fF/μm2)。借助于此，就可以减小预计要装载到今后所有的设备内的RF混合装载LSI芯片的面积，因而可以实现上述设备的小型化。
本实施形态的MIM电容器，也与实施形态2同样，得到了良好的TCC、VCC1、VCC2和泄漏电流值。而且，已经确认使用本实施形态的MIM电容器的电路的Q值，是使用实施形态2的MIM电容器的电路的Q值的大约2倍。使用本实施形态的MIM电容器得到了良好的Q值的理由，是由于在本实施形态中下部电极使用了低电阻的(DD布线)28a的缘故。
另外，本发明，并不限定于上述实施形态。例如，在上述实施形态中，作为下部电极虽然使用的是钛膜和钛氮化物膜形成的多层膜，但是，也可以取而代之以使用钛膜、钨氮化物膜、钽氮化物膜等的含有金属的单层导电膜，或钛氮化物膜/AlCu膜/钛氮化物膜等的含有金属的多层导电膜。
此外，在上述实施形态中，作为上部电极，虽然使用的是钛氮化物膜，但是，也可以取而代之以使用与上述下部电极的情况下同样的导电膜。
再有，在上述实施形态中，作为电介质膜，虽然使用的是钽氧化物膜，但是，也可以取而代之以使用铌氧化物膜。
还有，在上述实施形态中，作为势垒层，虽然使用的是SiN层和SiO层的2层势垒层或SiN层和SiON层的2层势垒层，但是，如图14所示，也可以使用SiN层70和SiON层71和SiO层72的3层势垒层。图14(a)示出的是下层(下部电极一侧)的势垒层，图14(b)示出的是上层(上部电极一侧)的势垒层。此外，也可以使用4层或其以上的势垒层。
上部势垒层和下部势垒层既可以是3层势垒层，也可以是仅仅上部势垒层或下部势垒层之一是3层势垒层。在后者的情况下，上部势垒层或下部势垒层也可以使用上边所说的任何一种结构的势垒层。
使用这样的多层势垒层也可以得到与上述实施形态同样的效果，此外，还可以得到要在以下说明的那样的新的效果。就是说，由于势垒层的厚度方向的组成(Si、N、O)将阶段式地变化，故可以得到势垒层(例如，特别是SiN层70，SiO层72)对于热处理是稳定的这样的效果。
上述实施形态的下部势垒层，虽然是至少在与下部电极接连的一侧的部分上含有氮、至少在与电介质膜接连的一侧的部分上含有氧的，含有硅、氧和氮的绝缘层，但是，也可以是至少在与电介质膜接连的一侧的部分上含有氧的，含有硅和氧的绝缘层(不含氮)。此外，也可以是至少在与下部电极接连的一侧的部分上含有氮的，含有硅和氮的绝缘层(不含氧)。这些绝缘层既可以是单层也可以是多层。
上述实施形态的上部势垒层，虽然是至少在与上部电极接连的一侧的部分上含有氮，而且，至少在与电介质膜接连的一侧的部分上含有氧的，含有硅、氧和氮的绝缘层，但是，也可以是至少在与电介质膜接连的一侧的部分上含有氧的，含有硅和氧的绝缘层(不含氮)。此外，也可以是至少在与上部电极接连的一侧的部分上含有氮的，含有硅和氮的绝缘层(不含氧)。这些绝缘层既可以是单层也可以是多层。
再有，在上述实施形态中，虽然使用的是硅衬底，但是，也可以不使用硅衬底而代使用SOI衬底、SiGe衬底、变形硅衬底。
此外，上述实施形态包括种种的阶段的发明，借助于将所公开的多个构成要件的适宜的组合就可以抽出种种的发明。例如，即便是从在实施形态中所示的全部构成要件中削除若干个构成要件，在可以解决在发明要解决的课题那一栏中讲述的课题的情况下，就可以将削除掉该构成要件的构成作为发明抽出。
除此之外，在不背离本发明的技术思想的范围内，可采用进行种种变形来实施。

Claims (16)

1.一种半导体器件，其特征在于，具备：
半导体衬底，和
在上述半导体衬底的上方设置的电容器，
上述电容器，具备含有金属的下部电极，含有钽氧化物或铌氧化物的电介质膜和含有金属的上部电极，而且，还具备在上述下部电极和上述电介质膜之间设置的下部势垒层和在上述上部电极和上述电介质膜之间设置的上部势垒层中的至少一方，
上述下部势垒层和上述上部势垒层，是含有硅和氧的绝缘层，而且至少在与上述电介质膜接连的一侧的部分内含有上述氧。
2.一种半导体器件，其特征在于，具备：
半导体衬底、和
在上述半导体衬底的上方设置的电容器，
上述电容器，具备含有金属的下部电极，含有钽氧化物或铌氧化物的电介质膜和含有金属的上部电极，而且，还具备在上述下部电极和上述电介质膜之间设置的下部势垒层和在上述上部电极和上述电介质膜之间设置的上部势垒层中的至少一方，
上述下部势垒层，是含有硅和氮的绝缘层，而且至少在与上述下部电极接连的一侧的部分内含有上述氮，
上述上部势垒层，是含有硅和氮的绝缘层，而且，至少在与上述上部电极接连的一侧的部分内含有上述氮。
3.一种半导体器件，其特征在于，具备：
半导体衬底，和
在上述半导体衬底的上方设置的电容器，
上述电容器，具备含有金属的下部电极，含有钽氧化物或铌氧化物的电介质膜和含有金属的上部电极，而且，还具备在上述下部电极和上述电介质膜之间设置的下部势垒层和在上述上部电极和上述电介质膜之间设置的上部势垒层中的至少一方，
上述下部势垒层，是含有硅、氧和氮的绝缘层，至少在与上述下部电极接连的一侧的部分内含有上述氮，而且，至少在与上述电介质膜接连的一侧的部分内含有上述氧，
上述上部势垒层，是含有硅、氧和氮的绝缘层，至少在与上述上部电极接连的一侧的部分内含有上述氮，而且，至少在与上述电介质膜接连的一侧的部分内含有上述氧。
4.根据权利要求1到3中的任何一项所述的半导体半导体器件，其特征在于：上述下部势垒层和上述上部势垒层，是含有硅、氮和氧的单层势垒层。
5.根据权利要求1到3中的任何一项所述的半导体半导体器件，其特征在于：上述下部势垒层和上述上部势垒层，是具备含有硅和氮绝缘层，和含有硅和氧的绝缘层的多层势垒层，或者是具备含有硅和氮的绝缘层，和含有硅和氧的绝缘层，设置在这些绝缘层之间，含有硅、氮和氧的绝缘层的多层势垒层。
6.根据权利要求1到3中的任何一项所述的半导体器件，其特征在于：上述下部势垒层和上述上部势垒层，含有杂质。
7.根据权利要求6所述的半导体器件，其特征在于：上述杂质是硼或铟，而且，其浓度在0.01％～4％。
8.根据权利要求6所述的半导体器件，其特征在于：上述杂质是硼或铟，而且，其浓度在0.1％～1％。
9.根据权利要求1到3中的任何一项所述的半导体器件，其特征在于：上述金属是钛或钽。
10.一种半导体器件的制造方法，其特征在于；具有如下的工序：
准备半导体衬底的工序；
在上述半导体衬底的上方，形成具备含有金属的下部电极，含有钽氧化物或铌氧化物的电介质膜和含有金属的上部电极，而且，还具备下部势垒层和上部势垒层中的至少一方的电容器的工序，
上述形成电容器的工序，具有：
形成将成为上述下部电极的含有上述金属的第1导电膜的工序；
形成直接或通过上述下部势垒层与上述第1导电膜进行接触的上述电介质膜的工序；
形成直接或通过上述上部势垒层与上述电介质膜进行接触，将成为上述上部电极的含有上述金属的第2导电膜的工序，
形成上述上部势垒层的工序，具有：用含有硅的溅射靶，借助于在含有氧的气氛中进行的反应性溅射法，在上述电介质膜上形成含有硅和氧的第1上部绝缘层的工序；用上述溅射靶，借助于将上述氧换成氮的气氛中进行的反应性溅射法，形成含有硅和氮的第2上部绝缘层的工序。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于：还具有用上述溅射靶，借助于在含有氮和氧的气氛中进行的反应性溅射法，在上述第1上部绝缘层上形成含有硅、氮和氧的第3上部绝缘层的工序，而且，在上述第3上部绝缘层上形成上述第2上部绝缘层。
12.根据权利要求10或11所述的半导体器件的制造方法，其特征在于：上述形成下部势垒层的工序，包括：用含有硅的溅射靶，借助于在含有氮的气氛中进行的反应性溅射法，在上述下部电极上形成含有硅和氮的下部绝缘层的工序；和使上述下部绝缘层的表面氧化的工序。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于：上述使下部绝缘层氧化的工序，是形成上述电介质膜的工序。
14.根据权利要求10到11中的任何一项所述的半导体器件的制造方法，其特征在于：形成上述下部势垒层的工序，包括：用含有硅的溅射靶，借助于在含有氮的气氛中进行的反应性溅射法，在上述下部电极上形成含有硅和氮的第1绝缘层的工序；用上述溅射靶，借助于在将上述氮换成氧的气氛中进行的反应性溅射法，形成含有硅和氧的第2下部绝缘层的工序。
15.根据权利要求14所述的半导体器件的制造方法，其特征在于：还具有用上述溅射靶，借助于在含有氮和氧的气氛中进行的反应性溅射法，在上述第1下部绝缘层上形成含有硅、氮和氧的第3下部绝缘层的工序，而且，在上述第3下部绝缘层上形成上述第2下部绝缘层。
16.根据权利要求10到11中的任何一项所述的半导体器件的制造方法，其特征在于：还具有用含有硅的溅射靶，借助于在含有氮的气氛中进行的反应性溅射法，在上述第2导电膜上形成含有硅和氧的绝缘膜的工序，和加工上述绝缘膜以形成掩模的工序，和用上述掩模刻蚀上述第2导电膜，形成上述上部电极的工序。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101944569A (zh) * 2010-08-06 2011-01-12 北京大学 一种利用mim电容结构制备非挥发性存储器的方法
CN104775097A (zh) * 2014-09-15 2015-07-15 厦门映日新材料科技有限公司 一种低电阻率微硼掺杂旋转溅射硅靶材及其制备方法
CN106816434A (zh) * 2017-02-24 2017-06-09 合肥智聚集成电路有限公司 高k介质膜层结构及其应用与制造方法
CN107316858A (zh) * 2017-06-30 2017-11-03 睿力集成电路有限公司 高电介质膜层结构及其应用与制备方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003017336A2 (en) * 2001-08-13 2003-02-27 Amberwave Systems Corporation Dram trench capacitor and method of making the same
JP2004165559A (ja) * 2002-11-15 2004-06-10 Toshiba Corp 半導体装置
KR100668957B1 (ko) * 2003-12-31 2007-01-12 동부일렉트로닉스 주식회사 엠아이엠 캐패시터 제조 방법
US8552559B2 (en) * 2004-07-29 2013-10-08 Megica Corporation Very thick metal interconnection scheme in IC chips
KR100588373B1 (ko) * 2004-12-30 2006-06-12 매그나칩 반도체 유한회사 반도체 소자의 형성 방법
TW200941544A (en) * 2005-05-25 2009-10-01 Megica Corp Chip structure and process for forming the same
JP4679270B2 (ja) * 2005-06-30 2011-04-27 株式会社東芝 半導体装置およびその製造方法
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
JP2008016490A (ja) 2006-07-03 2008-01-24 Nec Electronics Corp 半導体装置
CN100561710C (zh) * 2006-12-05 2009-11-18 中芯国际集成电路制造(上海)有限公司 制造接触的系统和方法
US8193636B2 (en) 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
WO2009023349A2 (en) * 2007-05-25 2009-02-19 Kalburge Amol M Integrated nanotube and cmos devices for system-on-chip (soc) applications and method for forming the same
US8395053B2 (en) * 2007-06-27 2013-03-12 Stats Chippac Ltd. Circuit system with circuit element and reference plane
KR20090014007A (ko) * 2007-08-03 2009-02-06 삼성전자주식회사 쇼트키 다이오드 및 그를 포함하는 메모리 소자
KR100897824B1 (ko) * 2007-08-29 2009-05-18 주식회사 동부하이텍 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
US8946020B2 (en) 2007-09-06 2015-02-03 Spansion, Llc Method of forming controllably conductive oxide
JP2009111013A (ja) * 2007-10-26 2009-05-21 Rohm Co Ltd 半導体装置
JP2009130207A (ja) * 2007-11-26 2009-06-11 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP2009231497A (ja) * 2008-03-21 2009-10-08 Toshiba Corp 半導体装置及び半導体装置の製造方法
US20100200393A1 (en) * 2009-02-09 2010-08-12 Robert Chow Sputter deposition method and system for fabricating thin film capacitors with optically transparent smooth surface metal oxide standoff layer
US8084841B2 (en) * 2009-05-05 2011-12-27 Georgia Tech Research Systems and methods for providing high-density capacitors
US20100284123A1 (en) * 2009-05-05 2010-11-11 Pulugurtha Markondeyaraj Systems and methods for fabricating high-density capacitors
US8896136B2 (en) * 2010-06-30 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark and method of formation
CN102420110B (zh) * 2011-07-12 2013-06-05 上海华力微电子有限公司 一种提高半导体器件中mim电容密度的方法及其器件
CN102437015B (zh) * 2011-07-12 2013-06-26 上海华力微电子有限公司 一种增加半导体器件中mim电容密度的方法及其结构
US9012966B2 (en) * 2012-11-21 2015-04-21 Qualcomm Incorporated Capacitor using middle of line (MOL) conductive layers
US8981466B2 (en) 2013-03-11 2015-03-17 International Business Machines Corporation Multilayer dielectric structures for semiconductor nano-devices
CN104157790B (zh) * 2014-06-30 2017-03-15 上海天马有机发光显示技术有限公司 一种有机发光薄膜封装结构，其器件、装置及制造方法
US9287350B2 (en) * 2014-07-22 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitor
KR102253595B1 (ko) * 2015-01-06 2021-05-20 삼성전자주식회사 캐패시터를 포함하는 반도체 소자 및 그 제조방법
US9564310B1 (en) * 2015-11-18 2017-02-07 International Business Machines Corporation Metal-insulator-metal capacitor fabrication with unitary sputtering process
US11769789B2 (en) 2019-03-28 2023-09-26 Intel Corporation MFM capacitor with multilayered oxides and metals and processes for forming such
KR20230145766A (ko) * 2022-04-11 2023-10-18 삼성전자주식회사 반도체 소자

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758295A (ja) 1993-08-19 1995-03-03 Oki Electric Ind Co Ltd キャパシタ及びその製造方法
US5440446A (en) * 1993-10-04 1995-08-08 Catalina Coatings, Inc. Acrylate coating material
US6251720B1 (en) * 1996-09-27 2001-06-26 Randhir P. S. Thakur High pressure reoxidation/anneal of high dielectric constant materials
JP2000183289A (ja) 1998-12-18 2000-06-30 Murata Mfg Co Ltd 誘電体素子の特性制御方法
US6320244B1 (en) 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
JP2000208720A (ja) 1999-01-13 2000-07-28 Lucent Technol Inc 電子デバイス、ｍｏｍキャパシタ、ｍｏｓトランジスタ、拡散バリア層
JP3251256B2 (ja) * 1999-03-01 2002-01-28 沖電気工業株式会社 半導体装置の製造方法
JP2000082782A (ja) 1999-06-25 2000-03-21 Seiko Epson Corp 強誘電体装置
JP2001177057A (ja) * 1999-12-17 2001-06-29 Tokyo Electron Ltd アナログ回路用キャパシタ及びその製造方法
US6258653B1 (en) * 2000-02-24 2001-07-10 Novellus Systems, Inc. Silicon nitride barrier for capacitance maximization of tantalum oxide capacitor
JP2002222934A (ja) 2001-01-29 2002-08-09 Nec Corp 半導体装置およびその製造方法
US6830983B2 (en) * 2002-08-29 2004-12-14 Micron Technology, Inc. Method of making an oxygen diffusion barrier for semiconductor devices using platinum, rhodium, or iridium stuffed with silicon oxide

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101944569A (zh) * 2010-08-06 2011-01-12 北京大学 一种利用mim电容结构制备非挥发性存储器的方法
CN104775097A (zh) * 2014-09-15 2015-07-15 厦门映日新材料科技有限公司 一种低电阻率微硼掺杂旋转溅射硅靶材及其制备方法
WO2016041361A1 (zh) * 2014-09-15 2016-03-24 厦门映日新材料科技有限公司 一种低电阻率微硼掺杂旋转溅射硅靶材及其制备方法
CN104775097B (zh) * 2014-09-15 2017-04-12 芜湖映日科技有限公司 一种低电阻率微硼掺杂旋转溅射硅靶材及其制备方法
CN106816434A (zh) * 2017-02-24 2017-06-09 合肥智聚集成电路有限公司 高k介质膜层结构及其应用与制造方法
CN106816434B (zh) * 2017-02-24 2018-05-22 睿力集成电路有限公司 高k介质膜层结构及其应用与制造方法
CN108649025A (zh) * 2017-02-24 2018-10-12 睿力集成电路有限公司 基于高k介质膜层结构的电容器
CN108649025B (zh) * 2017-02-24 2019-10-18 长鑫存储技术有限公司 基于高k介质膜层结构的电容器
CN107316858A (zh) * 2017-06-30 2017-11-03 睿力集成电路有限公司 高电介质膜层结构及其应用与制备方法
CN107316858B (zh) * 2017-06-30 2018-12-14 长鑫存储技术有限公司 高电介质膜层结构及其应用与制备方法

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