JP2004266010A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ＭＩＭキャパシタの容量密度の増加を容易に図れる半導体装置を実現すること。
【解決手段】ＭＩＭキャパシタは、金属を含む下部電極３０，３１、タンタルオキサイドを含む誘電体膜３２、ＳｉＯ層３３１ とＳｉＮ層３３２ を含む下部バリア層３３、および金属を含む上部電極３４を備えている。
【選択図】 図２
【解決手段】ＭＩＭキャパシタは、金属を含む下部電極３０，３１、タンタルオキサイドを含む誘電体膜３２、ＳｉＯ層３３１ とＳｉＮ層３３２ を含む下部バリア層３３、および金属を含む上部電極３４を備えている。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ、特にＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタを含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
通信技術の発達に伴い、近年、多くのパーソナルコンピューター（ＰＣ）や携帯情報機器（ＰＤＡ）がネットワークに接続されて使用されている。今後は、多くの家庭電化製品（ビデオデッキ、冷蔵庫、エアコンなど）も、ネットワークに接続されて使用されることが予測される。
【０００３】
このような多数の機器でネットワークを形成する場合、特に一般家庭内においては、オフィス等で行われている個々の機器間にＬＡＮケーブルを配線してネットワークを構成する方法は適しておらず、無線を利用したワイアレス接続が今後の主流となると考えられる。したがって、今後は殆どのＬＳＩチップにＲＦ通信機能が付加されることが考えられる。
【０００４】
この種のＬＳＩは従来より複数のチップで構成されている。例えば、ＲＦアナログデバイス（ＳｉＧｅ−ＢｉＣＭＯＳなど）のチップとＣＭＯＳロジックデバイスのチップとで構成されている。携帯情報機器等では小型化が重視されているため、上記ＬＳＩはＲＦ混載ＬＳＩによる小型化が求められている。ＲＦ混載ＬＳＩでは、ＲＦアナログデバイスとＣＭＯＳロジックデバイスとがワンチップ化されている。
【０００５】
ＲＦアナログデバイスとＣＭＯＳロジックデバイスとをワンチップ化するためには、両デバイスの製造プロセスの統合を図る必要がある。ＲＦアナログデバイスは、抵抗、インダクタンス、キャパシタなどで構成される。ＣＭＯＳロジックデバイスは、複数のＭＯＳトランジスタから構成される。したがって、ＲＦ混載ＬＳＩを実現するには、例えば、ＣＭＯＳロジックプロセスをベースにして、これにＲＦアナログデバイスのプロセスを統合して、新規なＲＦ−ＣＭＯＳプロセスを開発する必要が生じる。
【０００６】
両プロセスの統合を図るにあたって、最初に問題となるのがＭＩＭキャパシタの構造とそのプロセスである。その理由は、以下の通りである。
【０００７】
ＲＦ混載ＬＳＩ中のＲＦアナログデバイス用のＭＩＭキャパシタの特徴の一つとして、キャパシタ面積が数百平方ミクロンと大きいことがあげられる。そのため、キャパシタ面積の削減、すなわち、単位面積あたりのキャパシタ容量の増加は、チップ面積の削減化および回路のＱ値の増加にとって非常に重要である。
【０００８】
また、ＲＦアナログデバイス用のＭＩＭキャパシタには良好なペア性が要求される。何故なら、ＲＦアナログ回路は、対称的な回路を用いて出力の差分をとる演算回路を含み、該演算回路に対で使用されるキャパシタは容量、応答特性が非常に高い精度で一致していることが必要となるからである。
【０００９】
面積が大きいＭＩＭキャパシタの容量密度を高めるために、従来よりＤＲＡＭのキャパシタで用いられている、電極を３次元化して側面積を大きくするという手法は有効ではない。その理由は、以下の通りである。
【００１０】
ＤＲＡＭのキャパシタは上から見た面積（Ｓ１）が非常に小さいので、電極を３次元化して側面積（Ｓ２）を大きくした場合、Ｓ２／Ｓ１の比が非常に高くなる。そのため、ＤＲＡＭのキャパシタの場合、電極を３次元化することで、容量密度を容易に増加することができる。
【００１１】
一方、ＲＦ混載ＬＳＩに使用されるキャパシタは、ＤＲＡＭのキャパシタに比べて、Ｓ１が非常に大きいので、多少Ｓ２を大きくしても、Ｓ２／Ｓ１の比はさほど大きくならない。単に、電極を柱状に加工して側面積を大きくすることで、Ｓ２／Ｓ１の比を十分に大きくするためには、数十ミクロンの高さの電極が必要になる。しかし、このような高い電極は、非現実的である。
【００１２】
このような高い電極を用いずにＳ２を大きくする方法として、電極の側面に多数の微細な凹凸を形成することが知られている。しかし、このような複雑な形状を有する電極を用いた場合、良好なペア性を有するＭＩＭキャパシタを実現することは困難である。
【００１３】
電極を三次元化せずに容量密度を増加させる他の手法として、ＭＩＭキャパシタの誘電体膜の材料として、従来より使用されているシリコンナイトライドに換えて、タンタルオキサイド（Ｔａ２ Ｏ５ ）、ニオブオキサイド（Ｎｂ２ Ｏ５ ）あるいはチタン酸バリウム等の高誘電率材料を使用することが考えられる（例えば、特許文献１，２）。しかしながら、この種の誘電体材料を用いた場合、本発明者は後述するような問題があることを見出している。
【００１４】
【特許文献１】
特開２０００−１８３２８９号公報
【００１５】
【特許文献２】
特開２０００−２０８７２０号公報
【００１６】
【発明が解決しようとする課題】
上述の如く、ＲＦ混載ＬＳＩ中のＲＦアナログデバイス用のＭＩＭキャパシタの容量密度を増加するための手法として、例えば、電極を３次元化したり、あるいは電極の側面に多数の微細な凹凸を形成することが知られている。しかし、前者の手法は数十ミクロンの高さの電極が必要になるので非現実的であり、後者の手法は良好なペア性を実現することは困難である。
【００１７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＭＩＭキャパシタの容量密度の増加を容易に図れる半導体装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１９】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられたキャパシタとを備え、前記キャパシタは、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、前記下部電極と前記誘電体膜との間に設けられた下部バリア層および前記上部電極と前記誘電体膜との間に設けられた上部バリア層の少なくとも一方を備え、前記下部バリア層および前記上部バリア層は、シリコンおよび酸素を含む絶縁層であり、かつ、少なくとも前記誘電体膜と接する側の部分に前記酸素を含むことを特徴とする。
【００２０】
本発明に係る他の半導体装置は、半導体基板と、前記半導体基板の上方に設けられたキャパシタとを備え、前記キャパシタは、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、前記下部電極と前記誘電体膜との間に設けられた下部バリア層および前記上部電極と前記誘電体膜との間に設けられた上部バリア層の少なくとも一方を備え、前記下部バリア層は、シリコンおよび窒素を含む絶縁層であり、かつ、少なくとも前記下部電極と接する側の部分に前記窒素を含み、前記上部バリア層は、シリコンおよび窒素を含む絶縁層であり、かつ、少なくとも前記上部電極と接する側の部分に前記窒素を含むことを特徴とする。
【００２１】
本発明に係る他の半導体装置は、半導体基板と、前記半導体基板の上方に設けられたキャパシタとを備え、前記キャパシタは、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、前記下部電極と前記誘電体膜との間に設けられた下部バリア層および前記上部電極と前記誘電体膜との間に設けられた上部バリア層の少なくとも一方を備え、前記下部バリア層は、シリコン、酸素および窒素を含む絶縁層であり、少なくとも前記下部電極と接する側の部分に前記窒素を含み、かつ、少なくとも前記誘電体膜と接する側の部分に前記酸素を含み、前記上部バリア層は、シリコン、酸素および窒素を含む絶縁層であり、少なくとも前記上部電極と接する側の部分に前記窒素を含み、かつ、少なくとも前記誘電体膜と接する側の部分に前記酸素を含むことを特徴とする。
【００２２】
本発明に係る半導体装置の製造方法は、半導体基板を用意する工程と、前記半導体基板の上方に、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、下部バリア層および上部バリア層の少なくとも一方を備えたキャパシタを形成する工程とを有し、前記キャパシタを形成する工程は、前記下部電極となる前記金属を含む第１の導電膜を形成する工程と、前記第１の導電膜と直接または前記下部バリア層を介してコンタクトする前記誘電体膜を形成する工程と、前記誘電体膜と直接または前記上部バリア層を介してコンタクトし、前記上部電極となる前記金属を含む第２の導電膜を形成する工程とを有し、前記上部バリア層を形成する工程は、シリコンを含むスパッタターゲットを用い、酸素を含む雰囲気中での反応性スパッタ法により、シリコンおよび酸素を含む第１の上部絶縁層を前記誘電体膜上に形成する工程と、前記スパッタターゲットを用い、前記酸素を窒素に換えた雰囲気中での反応性スパッタ法により、シリコンおよび窒素を含む第２の上部絶縁層を形成する工程とを有することを特徴とする。
【００２３】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００２４】
【発明の実施の形態】
先ず、本発明の基礎となった発明者の研究結果および検討結果等について説明する。
【００２５】
前述したとおり、電極を三次元化せずに容量密度を増加させる手法として、ＭＩＭキャパシタの誘電体膜の材料として、タンタルオキサイド、ニオブオキサイド等の高誘電率材料を使用することが考えられる。
【００２６】
特に、タンタルオキサイドは、低リーク電流かつ高容量密度のキャパシタを実現するためには最適の材料と考えられる。その理由の一つとして、タンタルオキサイドは非晶質の状態でも３０程度の高誘電率を発現することがあげられる。他の理由としては、タンタルオキサイドの結晶化温度が７００℃前後と高いこと（高誘電率材料は一般に結晶化するとリーク電流が増大する。）があげられる。
【００２７】
タンタルおよびニオブは、物理的性質および化学的性質が酷似しており、比較的酸化されにくい金属である。そのため、誘電体材料がタンタルオキサイドまたはニオブオキサイド（以下、煩雑を避けるために（Ｔａ，Ｎｂ）２ Ｏ５ と表記する。）であり、電極材料が従来より使用されているチタンナイトライド（ＴｉＮ）またはタンタルナイトライド（ＴａＮ）であるＭＩＭキャパシタの場合、誘電体膜と電極とが反応して（Ｔａ，Ｎｂ）２ Ｏ５ が還元される。特に、誘電体膜と電極との界面近傍の（Ｔａ，Ｎｂ）２ Ｏ５ が還元される。
【００２８】
（Ｔａ，Ｎｂ）２ Ｏ５ が還元されると、誘電体膜つまり（Ｔａ，Ｎｂ）２ Ｏ５ 膜中に、２価のドナーとしてはたらく酸素欠損が形成される。酸素欠損が大量に形成されると、以下に述べるような問題（１）〜（４）が生じ、ＭＩＭキャパシタの特性が損なわれる。
【００２９】
（１）誘電体膜と電極との界面近傍の（Ｔａ，Ｎｂ）２ Ｏ５ 中の酸素欠損によって欠陥準位が生成され、誘電体膜と電極との界面に良好なショットキー障壁が形成されなくなり、リーク電流が増大する。上記界面に良好なショットキー障壁が形成されていない場合、動作温度が上昇するとリーク電流が急激に増大し、モバイル機器等で動作保証が要求される１００〜１２５℃程度の高温域での回路動作が困難になる。
【００３０】
（２）酸素欠損にトラップされている電子は、回路の動作温度が上昇すると、熱励起されて、動きやすくなるので、（Ｔａ，Ｎｂ）２ Ｏ５ が分極しやすくなる。そのため、酸素欠損を多く含む（Ｔａ，Ｎｂ）２ Ｏ５ のキャパシタンスは、強い温度依存性すなわち高いＴＣＣ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｃａｐａｃｉｔａｎｃｅ）を示す。そのため、このような（Ｔａ，Ｎｂ）２ Ｏ５ を用いたＭＩＭキャパシタは、アナログ回路には適さなくなる。
【００３１】
（３）酸素欠損にトラップされている電子は、弱い電界が加わっても、酸素欠損ポテンシャルによる束縛が強いため、（Ｔａ，Ｎｂ）２ Ｏ５ の分極に寄与しにくい。しかし、上記電子に強い電界が加わると、上記電子は酸素ポテンシャルの束縛から離れるため、（Ｔａ，Ｎｂ）２ Ｏ５ のキャパシタンスに寄与するようになる。この場合、（Ｔａ，Ｎｂ）２ Ｏ５ のキャパシタンスは、電界に対して近似的には二次関数的に増大する。すなわち、（Ｔａ，Ｎｂ）２ Ｏ５ は、高いＶＣＣ２（Ｑｕａｄｒａｔｉｃ Ｖｏｌｔａｇｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｃａｐａｃｉｔａｎｃｅ）を示す（Ｃ＝Ｃ０ （１＋ＶＣＣ２×Ｖ２ ））。このような（Ｔａ，Ｎｂ）２ Ｏ５ を用いたＭＩＭキャパシタを含む回路、特にＡＤコンバータ等のように、蓄積電荷の電圧に対する線形性が要求される回路は、誤動作を招きやすくなる。
【００３２】
（４）下部電極／誘電体膜の界面状態と、上部電極／誘電体膜の界面状態とは、非常に異なりやすくなる。何故なら、通常、下部電極／誘電体膜の界面は（Ｔａ，Ｎｂ）２ Ｏ５ 形成時の影響（例えば酸化）を受けるのに対して、上部電極／誘電体膜の界面はその影響を受けないからである。そのため、誘電体膜と電極との界面近傍の（Ｔａ，Ｎｂ）２ Ｏ５ 中に欠陥準位が生成され、該欠陥準位に電子がトラップされて、上記電子が固定電荷としてはたらく場合、（Ｔａ，Ｎｂ）２ Ｏ５ 内に電界が生じる。このような内部電界が生じた状態で、キャパシタに電圧を印加した場合、（Ｔａ，Ｎｂ）２ Ｏ５ 内の電子の感じる実効的な電界は、下部電極側と上部電極側とでは異なる。そのため、（Ｔａ，Ｎｂ）２ Ｏ５ のキャパシタンスは、正負のバイアス電圧に対して対称な応答を示さなくなる。すなわち、（Ｔａ，Ｎｂ）２ Ｏ５ は、高いＶＣＣ１（Ｌｉｎｅａｒ Ｖｏｌｔａｇｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｃａｐａｃｉｔａｎｃｅ）を示す（Ｃ＝Ｃ０ （１＋ＶＣＣ１×Ｖ））。このような（Ｔａ，Ｎｂ）２ Ｏ５ を用いたＭＩＭキャパシタを含む回路、特に高周波信号を処理するアナログ回路は、誤動作、ＳＮ比の低下、Ｑ値の低下を招きやすくなる。
【００３３】
上記問題（１）〜（４）を解決するために、電極（ＴａＮ、ＴｉＮ）と誘電体膜（（Ｔａ，Ｎｂ）２ Ｏ５ ）との間に、電極材料と反応しないバリア層を挿入することが考えられる。
【００３４】
この種のバリア層の材料としては、例えば、Ａｌ２ Ｏ３ 、ＨｆＯ２ 、ＺｒＯ２ などの１０〜２０程度の誘電率を示す材料を使用すれば、キャパシタンスの極端な損失を招くことなく、電極と誘電体膜との間の反応を抑制できるので、非常にリーク電流が小さいＭＩＭキャパシタを実現することが可能となる。
【００３５】
ニオブオキサイドの仕事関数は、タンタルオキサイドのそれよりも大きい。そのため、誘電体材料としてニオブオキサイドを使用した場合、誘電体膜／電極の界面に良好なショットキー障壁を形成しにくい。しかし、上記材料を用いたバリア層を誘電体膜と電極との間に挿入することで、誘電体材料としてタンタルオキサイドを使用した場合と同様に、リーク電流が小さいＭＩＭキャパシタを実現することが可能となる。
【００３６】
ところが、本発明者が鋭意検討したところによると、誘電体膜と電極との間にバリア層を挿入することにより、確かに、１００℃で測定しても極めて低いリーク電流が得られたものの、ＭＩＭキャパシタのＶＣＣ２、ＴＣＣは数百ｐｐｍという非常に高い値を示した。
【００３７】
そこで、本発明者はバリア層の材料自体のＶＣＣ２、ＴＣＣを調べた。その結果を表１に示す。
【００３８】
【表１】
【００３９】
表１から、Ａｌ２ Ｏ３ 、ＨｆＯ２ およびＺｒＯ２ は、シリコンナイトライドおよびタンタルオキサイドに比べて、一桁以上も高いＴＣＣおよびＶＣＣ２を示すことがわかる。
【００４０】
上記シリコンナイトライドは、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：プラズマＣＶＤ）法により形成されたものであって、ＳｉとＮの比が必ずしも１：１の誘電体でなはい。
【００４１】
Ａｌ２ Ｏ３ 等を材料とするバリア層を用いたＭＩＭキャパシタのキャパシタンスは、タンタルオキサイド膜とバリア層との合成容量になるため、高いＴＣＣ、ＶＣＣ２を示すことになる。したがって、この種のＭＩＭキャパシタは、アナログデバイスには向いていない。
【００４２】
そこで、本発明者は、誘電体材料としてＴＣＣおよびＶＣＣ２が低いタンタルオキサイド、バリア材料としてアナログデバイス用のキャパシタでの実績が豊富なシリコンナイトライドを用いた、バリア層（ＳｉＮ）／誘電体膜（Ｔａ２ Ｏ５ ）／バリア層（ＳｉＮ）の多層構造を有するＭＩＭキャパシタを検討した。その結果、このＭＩＭキャパシタには、以下のような問題（１），（２）があることが明らかになった。
【００４３】
（１）ＰＥＣＶＤ法で形成したシリコンナイトライドを材料とするバリア層は、大量の水素を含む。このため、バリア層形成時の雰囲気中の水素もしくは水素水素ラジカル、またはＭＩＭキャパシタの形成工程以降の熱工程で、バリア層中から放出される水素ラジカルによって、誘電体膜（タンタルオキサイド膜）が還元される。その結果、ＴＣＣおよびＶＣＣ２特性は劣化する。
【００４４】
（２）スパッタ法でシリコンナイトライドを形成すると、Ｓｉ原子が誘電体膜（タンタルオキサイド膜）内にある程度打ち込まれる。そのため、誘電体膜と上部電極との間のバリア層（上部バリア層）として、スパッタ法で形成したシリコンナイトライド層を用いたＭＩＭキャパシタは、熱工程を経ると、バリア層／誘電体膜の界面のタンタルオキサイドが還元される。その結果、リーク電流が増大する。上記熱工程としては、例えば、層間絶縁膜（ＩＬＤ（Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ））形成のためのプラズマＣＶＤ工程、トランジスタの特性改善のためのシンタリングアニール工程等があげられる。
【００４５】
以下、図面を参照しながら、上記問題を解決できる本発明の実施形態に係る高容量密度のＭＩＭキャパシタについて説明する。
【００４６】
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図である。
【００４７】
上記ＭＩＭキャパシタの上部電極および下部電極は、スパッタ法により形成されたチタンナイトライド膜、誘電体膜は、ＣＶＤ法により形成したタンタルオキサイド膜である。そして、上記誘電体膜と上部電極との間には、ＳｉＮ層／ＳｉＯ層を含む多層バリア層が設けられている。
【００４８】
ここで、本実施形態において、ＳｉＯ層（ＳｉＯ）はＳｉとＯとを主元素として構成される絶縁層（絶縁物）、ＳｉＮ層（ＳｉＮ）はＳｉとＮを主元素として構成される絶縁層（絶縁物）の意味の表記で、物質の組成比を表すものではない（他の実施形態も同様）。
【００４９】
以下、本実施形態のＭＩＭキャパシタの製造方法の詳細について説明する。
【００５０】
図１（ａ）は、周知のＭＯＳトランジスタ、素子分離領域、多層配線層を含むシリコン基板を示している。本実施形態では、図１（ａ）の多層配線層上にＭＩＭキャパシタを製造する。
【００５１】
本実施形態のＭＩＭキャパシタは、例えば、アナログ回路用のキャパシタ、特に、ＲＦ回路を含むアナログ回路（例えば、ＲＦ受信部のノイズフィルター）用のキャパシタである。上記ＲＦ回路は、ＲＦ混載ＬＳＩ中のものである。
【００５２】
図１（ａ）に示された周知の構造は、周知の標準的なロジックプロセスにより形成される。以下、図１（ａ）の構造を形成するためのプロセスについて、簡単に説明する。
【００５３】
まず、シリコン基板１１上に、素子分離領域（ＳＴＩ）１２、ゲート電極部（ゲート絶縁膜、ゲート電極、ゲート上部絶縁膜、ゲート側壁絶縁膜）１３、ソース／ドレイン領域１４を形成し、その後、層間絶縁膜１５を基板の全面上に堆積し、デバイス面の表面を平坦化する。ソース／ドレイン領域１４はＬＤＤ構造を有するものであるが、図ではＬＤＤ構造は省略してある。
【００５４】
次に、層間絶縁膜１５をエッチングし、コンタクトホールを形成し、その後、該コンタクトホール内にプラグ１６を形成する。
【００５５】
次に、シリコン窒化膜１７、層間絶縁膜１８を基板の全面上に順次形成し、層間絶縁膜１８、シリコン窒化膜１７をエッチングし、ヴィアホールを開口し、その後、デュアルダマシンプロセスにより、上記ヴィアホール内にバリアメタル膜１９、配線およびプラグ（ＤＤ配線）２０を形成する。このようにして第１層目の金属配線層が得られる。バリアメタル膜１９は例えばチタンナイトライド膜、ＤＤ配線２０は例えばＣｕ−ＤＤ配線である。また、各ＤＤ配線のプロセスにおいて、配線溝および接続孔の内部の金属による埋込み工程は、例えば、電界めっき法により行う。
【００５６】
その後、第１層目の金属配線層と同様の方法により、シリコン窒化膜２１、層間絶縁膜２２、バリアメタル膜２３、ＤＤ配線２４、シリコン窒化膜２５、層間絶縁膜２６、バリアメタル膜２７、ＤＤ配線２８、シリコン窒化膜２９を形成することにより、第２層目の金属配線層、第３層目の金属配線層が得られる。
【００５７】
次に、図１（ｂ）に示すように、シリコン窒化膜２９上に、下部電極となるチタン膜３０、チタンナイトライド膜３１をスパッタ法により順次形成する。
【００５８】
次に、同図（ｂ）に示すように、チタンナイトライド膜３１上に厚さ６０ｎｍのタンタルオキサイド膜３２を形成する。タンタルオキサイド膜３２の成膜方法はＣＶＤ法または反応性スパッタ法である。以下、ＣＶＤ法により形成されたタンタルオキサイド膜３２をＣＶＤ−Ｔａ２ Ｏ５ 膜、反応性スパッタ法により形成されたタンタルオキサイド膜３２をスパッタ−Ｔａ２ Ｏ５ 膜という。
【００５９】
ＣＶＤ−Ｔａ２ Ｏ５ 膜の成膜条件は以下の通りである。成膜温度は３７０℃、成膜圧力は８０Ｐａ、原料はペンタエトキシタンタル（ＰＥＴ）および酸素であり、ＰＥＴは液相で供給し、キャリアガスにはＨｅガスを用いた。タンタルオキサイド膜を２０ｎｍ形成する毎に、オゾンガスを用いた１０分間の処理を行い、タンタルオキサイド膜中の炭素不純物を除去する。該炭素不純物は、タンタルオキサイド膜中に残存する原料に起因するものである。このシーケンスを３回繰り返すことで、タンタルオキサイド膜３２としての厚さ６０ｎｍのＣＶＤ−Ｔａ２ Ｏ５ 膜を形成する。
【００６０】
スパッタ−Ｔａ２ Ｏ５ 膜の成膜条件は以下の通りである。スパッタターゲットはタンタル金属ターゲット、スパッタ装置はＤＣタイプのもの、成膜温度は２００℃、プロセスガスはＡｒとＯ２ との混合ガス、Ａｒ／Ｏ２ 流量比は１．３、スパッタパワーは１．０ｋＷである。
【００６１】
次に、同図（ｂ）に示すように、タンタルオキサイド膜３２上に、多層構造を有する上部バリア層３３を反応性スパッタ法により形成する。上部バリア層３３は、厚さ０．４ｎｍのＳｉＯ層３３１ と、その上に設けられた厚さ１．５ｎｍのＳｉＮ層３３２ とを含む。
【００６２】
上部バリア層３３の成膜条件は、以下の通りである。スパッタターゲットはノンドープシリコンターゲット、成膜温度は室温、スパッタパワーは０．８ｋＷである。また、ＳｉＯ層３３１ のプロセスガスはＡｒとＯ２ との混合ガス、その流量比（Ａｒ／Ｏ２ ）は１．２である。一方、ＳｉＮ層３３２ のプロセスガスは、ＡｒとＮ２ との混合ガス、その流量比（Ａｒ／Ｎ２ ）は０．９３である。
【００６３】
このようにバリア層の成膜方法として、スパッタ法を用いることの利点は、バリア層の成膜温度を低くすることができ、これにより、多層配線層に影響を与えない低いプロセス温度でも、良質なバリア層の形成が可能となることである。
【００６４】
次に、上部バリア層３３を形成したスパッタ装置内で、同図（ｂ）に示すように、上部バリア層３３上に上部電極となるチタンナイトライド膜３４を連続的にスパッタ法により形成し、その後、ＰＥＣＶＤ法により、チタンナイトライド膜３４上にシリコン窒化膜３５を形成する。上部バリア層３３とチタンナイトライド膜３４とは同じスパッタ装置内で連続的に形成される。
【００６５】
次に、図１（ｃ）に示すように、シリコン窒化膜３５上にレジストパターン３６を形成し、レジストパターン３６をマスクにしてシリコン窒化膜３５をエッチングし、レジストパターン３６のパターンをシリコン窒化膜３５に転写する。この後、レジストパターン３６をアッシングにより除去する。
【００６６】
次に、図１（ｄ）に示すように、シリコン窒化膜３５（ハードマスク）をマスクにして、チタンナイトライド膜３４を弗素系のエッチングガスを用いたＲＩＥプロセスによりエッチングし、所定形状の上部電極（チタンナイトライド膜）３４を得る。
【００６７】
次に、図２（ｅ）に示すように、シリコン窒化膜３５および上部バリア層３３上にレジストパターン３７を形成し、その後、レジストパターン３７をマスクにして上部バリア層３３、タンタルオキサイド膜３２、チタンナイトライド膜３１およびチタン膜３０をＲＩＥプロセスにより順次エッチングし、所定形状の上部バリア層３３、タンタルオキサイド膜３２および下部電極３０，３１を得る。その後、レジストパターン３７をアッシングにより除去する。
【００６８】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図２（ｆ）に示すように、層間絶縁膜３８を基板の全面上に形成する工程、上部電極３４の引き出し電極３９１ および下部電極３１の引き出し電極３９２ を形成する工程、パッシベーション膜を形成する工程等の周知の工程が続く。
【００６９】
層間絶縁膜３８には、通常、いわゆるｌｏｗ−ｋ膜と呼ばれる低誘電率の誘電体膜が使用される。図３に、以上の製造工程を経て得られた本実施形態の半導体装置の断面図を示す。
【００７０】
引き出し電極３９１ ，３９２ の具体的なプロセスは以下の通りである。まず、フォトリソグラフィプロセスおよびＲＩＥプロセスにより、層間絶縁膜３８、シリコン窒化膜３５、上部バリア層３３、タンタルオキサイド膜３２をエッチングすることにより、上部電極３４および下部電極３１にそれぞれ連通する第１および第２のコンタクトホールを形成する。上記ＲＩＥプロセスでは、フッ素系のエッチングガスを用いる。
【００７１】
次に、第１および第２のコンタクトホール内を埋め込むように、スパッタ法によりアルミニウム膜を基板の全面上に形成し、その後、上記アルミニウム膜をフォトリソグラフィプロセスおよびＲＩＥプロセスにより加工することにより、上記アルミニウム膜からなる引き出し電極３９１ ，３９２ が得られる。
【００７２】
本実施形態によれば、ＭＩＭキャパシタの誘電体膜としてタンタルオキサイド膜３２を用いても、以下に説明するように、不都合は生じないので、ＭＩＭキャパシタの容量密度の増加を容易に図れる半導体装置およびその製造方法を容易に実現することができる。
【００７３】
タンタルオキサイド膜３２と上部電極（チタンナイトライド膜）３４との間には、上部バリア層３３（ＳｉＮ層３３２ ／ＳｉＯ層３３１ ）が設けられているので、上部電極（チタンナイトライド膜）３４によるタンタルオキサイド膜３２の還元は抑制される。
【００７４】
さらに、タンタルオキサイド膜３２と接する部分の上部バリア層３３はＳｉＯ層３３１ であるので、上部バリア層３３中の遊離シリコン原子によるタンタルオキサイド膜３２の還元も抑制される。
【００７５】
これらにより、低リーク電流、低ＶＣＣ２、低ＴＣＣのＭＩＭキャパシタを実現することができるようになる。
【００７６】
また、上部電極（チタンナイトライド膜）３４と接する部分の上部バリア層３３はＳｉＮ層３３２ であるので、リーク電流の増加および信頼性の低下の原因となる、ＳｉＯ層３３１ による上部電極（チタンナイトライド膜）３４の酸化は抑制される。
【００７７】
また、上部電極と接する部分の上部バリア層３３は酸素を含まないＳｉＮ層３３２ であるので、上部電極の材料として、本実施形態で使用したチタンナイトライドの他に、耐酸化性が要求されない材料、例えば、従来より多層配線の材料として使用されているアルミニウムまたは銅を使用することが可能となる。これらの材料はチタンナイトライドに比べて低抵抗であるので、回路のＱ値をさらに高めることができる。例えば、Ｃｕを使用した場合、チタンナイトライドを使用した場合よりも２倍程度高いＱ値を実現することができる。
【００７８】
したがって、低リーク電流および高容量密度のＭＩＭキャパシタ（本実施形態のＭＩＭキャパシタの容量は、３．０ｆＦ／μｍ２ であった。）を容易に実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【００７９】
本発明者は、比較例（ｒｅｆｅｒｅｎｃｅ）１〜５として、図４に示す五つのＭＩＭキャパシタを用意した。比較例１〜４のＭＩＭキャパシタにおいて、本実施形態のＭＩＭキャパシタと相当する部分は、本実施形態のＭＩＭキャパシタと同じ参照符号が付されている。また、シリコン窒化膜２９、層間絶縁膜３８および引き出し電極３９１ ，３９２ は簡単のため省略してある。
【００８０】
比較例１（図４（ａ））は、タンタルオキサイド膜３２としてＣＶＤ−Ｔａ２ Ｏ５ 膜を使用したものであって、かつ、本実施形態のＭＩＭキャパシタから上部バリア層３３（３３１ ，３３２ ）を除いたＭＩＭキャパシタである。
【００８１】
比較例２（図４（ｂ））は、タンタルオキサイド膜３２としてＣＶＤ−Ｔａ２ Ｏ５ 膜を使用したものであって、かつ、本実施形態のＭＩＭキャパシタからＳｉＯ層３３１ を除き、単層のバリア層（ＳｉＮ層３３２ ）を用いたものである。この単層のバリア層の厚さは１．９ｎｍとした。
【００８２】
比較例３（図４（ｃ））は、タンタルオキサイド膜３２としてスパッタ−Ｔａ２ Ｏ５ 膜を使用したものであって、かつ、本実施形態のＭＩＭキャパシタから上部バリア層３３（３３１ ，３３２ ）を除いたＭＩＭキャパシタである。
【００８３】
比較例４（図４（ｄ））は、タンタルオキサイド膜３２としてスパッタ−Ｔａ２ Ｏ５ 膜を使用したものであって、かつ、ＳｉＯ層３３１ を除き、単層のバリア層（ＳｉＮ層３３２ ）を用いたものである。この単層のバリア層の厚さは１．９ｎｍとした。
【００８４】
表２に、比較例１〜４および本実施形態のＭＩＭキャパシタについて、キャパシタのＶＣＣ１、ＶＣＣ２およびＴＣＣの値、１００℃でバイアス電圧（±１．０Ｖ、±３．６Ｖ）を印加したときのリーク電流の値を示す。＋１．０Ｖ、＋３．６Ｖ（正バイアス電圧）の場合、下部電極側が＋、上部電極側が−であり、−１．０Ｖ、−３．６Ｖ（負バイアス電圧）の場合、下部電極側が−、上部電極側が＋である。
【００８５】
【表２】
【００８６】
表２から、上部バリア層３３（３３１ ，３３２ ）が無いＭＩＭキャパシタ（比較例１，３）に比べて、本実施形態のバリア層３３（３３１ ，３３２ ）を有するＭＩＭキャパシタの方が、４桁以上低いリーク電流が得られることがわかる。
【００８７】
また、単層のバリア層（ＳｉＮ層３３２ ）を用いたＭＩＭキャパシタ（比較例２，４）は、正バイアス電圧を印加した場合にはリーク電流はある程度抑制されるが、負バイアス電圧を印加した場合にはリーク電流は殆ど抑制されないことがわかる。これは、ＳｉＮ層３３２ のスパッタ形成時に、タンタルオキサイド膜３２中にシリコン原子が注入され、タンタルオキサイド膜３２が還元されることが原因である。
【００８８】
また、本実施形態のＭＩＭキャパシタのＴＣＣおよびＶＣＣ２の値は、スパッタ−Ｔａ２ Ｏ５ 膜を用いた場合には１００ｐｐｍ以下、ＣＶＤ−Ｔａ２ Ｏ５ 膜を用いた場合には５０ｐｐｍ以下である。すなわち、多層バリア層を採用したＭＩＭキャパシタのＴＣＣ、ＶＣＣ２特性は、バリア層を採用しないＭＩＭキャパシタのそれらに比べて大幅に改善されている。
【００８９】
一方、多層バリア層を採用した本実施形態のＭＩＭキャパシタのＶＣＣ１の値は、スパッタ−Ｔａ２ Ｏ５ 膜を用いた場合には１５０ＰＰｍであるのに対し、ＣＶＤ−Ｔａ２ Ｏ５ 膜を用いた場合には５０ｐｐｍ以下である。
【００９０】
このようなスパッタ−Ｔａ２ Ｏ５ 膜とＣＶＤ−Ｔａ２ Ｏ５ 膜とで特性値（特にＶＣＣ１）が異なる理由の一つとして、Ｔａ２ Ｏ５ 膜中の炭素不純物濃度の相違が考えられる。
【００９１】
スパッタ−Ｔａ２ Ｏ５ 膜は、高純度の金属タンタルターゲットを用いた反応性スパッタ法により形成される。そのため、スパッタ−Ｔａ２ Ｏ５ 膜中の炭素不純物濃度は十分に低い。
【００９２】
一方、ＣＶＤ−タンタルオキサイド膜は、ソースとして有機金属化合物を使用したＣＶＤ（ＭＯＣＶＤ）法により形成されるため、ＣＶＤ−タンタルオキサイド膜は１％程度の炭素不純物を含んでいる。これは、純度の高いタンタルオキサイドほどＴｉＮ電極と激烈に反応するためである。
【００９３】
不純物濃度が高いタンタルオキサイド膜は、低電界でも、リーク電流が流れやすい。そのため、表２に示したように、バイアス電圧＝±１．０Ｖの場合、リーク電流は、ＣＶＤ−Ｔａ２ Ｏ５ 膜を用いた方が、スパッタ−Ｔａ２ Ｏ５ 膜を用いた方に比べて、２倍程度リーク電流の値が大きくなる。
【００９４】
なお、本実施形態では、上部バリア層のみを含むＭＩＭキャパシタの例であるが、下部バリア層のみを含むＭＩＭキャパシタも同様に実施可能であるい。これらの片側だけのバリア層の構造およびその製造方法として、以下に述べる他の実施形態のそれらを採用しても構わない。
【００９５】
（第２の実施形態）
図５および図６は、本発明の第２の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図である。
【００９６】
本実施形態のＭＩＭキャパシタが第１の実施形態と異なる点は、下部電極と誘電体膜との間にもバリア層が設けられていること、およびバリア層としてＳｉＯＮ層とＳｉＮ層との多層バリア層を用いたことにある。
【００９７】
まず、図５（ａ）に示すように、ＭＯＳトランジスタ、素子分離領域および多層配線層を含むシリコン基板を周知のプロセスにより形成する。
【００９８】
次に、図５（ｂ）に示すように、シリコン窒化膜２９上に、チタン膜３０、チタンナイトライド膜３１をスパッタ法により順次形成する。ここまでは第１の実施形態と同じである。
【００９９】
次に、同図（ｂ）に示すように、チタンナイトライド膜３１上に、シリコンナイトライドを材料とする厚さ３ｎｍの下部バリア層４０を反応性スパッタ法により形成する。
【０１００】
ここで、本実施形態では、三種類の下部バリア層４０を形成した。具体的には、ノンドープのシリコンナイトライド層、ドーパントとしてボロンがドープされたシリコンナイトライド層、ドーパントとしてインジウムがドープされたシリコンナイトライド層を形成した。シリコンナイトライド層中のボロンおよびインジウムの濃度は、０．００５％から５％まで変化させた。
【０１０１】
下部バリア層４０の成膜条件は、以下の通りである。スパッタ装置はＲＦ重畳ＤＣタイプのもの、成膜温度は室温、プロセスガスはＡｒとＮ２ との混合ガス、Ａｒ／Ｎ２ は０．９３、スパッタパワーは０．８ｋＷである。
【０１０２】
スパッタターゲットは、ノンドープのシリコンナイトライド層にはノンドープシリコンターゲットを使用した。そして、ボロンまたはインジウムが導入されシリコンナイトライド層には、ボロンまたはインジウムがドープされたシリコンチップをのせたノンドープシリコンターゲットを使用した。
【０１０３】
次に、同図（ｂ）に示すように、下部バリア層４０上にタンタルオキサイド膜４１を反応性スパッタ法により形成する。
【０１０４】
タンタルオキサイド膜４１の成膜条件は以下の通りである。スパッタターゲットはタンタル金属ターゲット、スパッタ装置はＤＣタイプのもの、成膜温度は３３０℃、プロセスガスはＡｒとＯ２ との混合ガスである。
【０１０５】
そして、Ａｒ／Ｏ２ 流量比およびスパッタパワーは、タンタルオキサイド膜４１の膜厚が５ｎｍになるまでは、それぞれ、０．６および２．０ｋＷとした。それ以降のＡｒ／Ｏ２ 流量比およびスパッタパワーは、第１の実施形態と同様に、それぞれ、１．３および１．０ｋＷとして、さらに３２ｎｍタンタルオキサイドを堆積し、膜厚３７ｎｍのタンタルオキサイド膜４１を形成した。
【０１０６】
本実施形態のように、タンタルオキサイド膜４１の成膜初期の条件を変えることで（酸素添加）、下部バリア層４０の表面（ＳｉＮ）が酸化し、該表面はＳｉＯＮに変わるので、ＳｉＯＮ層４０２ ／ＳｉＮ層４０１ の多層構造を含む下部バリア層４０が得られる。
【０１０７】
ここで、本実施形態において、ＳｉＯＮ層（ＳｉＯＮ）はＳｉとＯとＮとを主元素として構成される絶縁層（絶縁物）の意味の表記で、物質の組成比を表すものではない（他の実施形態も同様）。
【０１０８】
以上で、タンタルオキサイド膜４１がＳｉＯＮ層４０２ ／ＳｉＮ層４０１ の多層構造を含む下部バリア層４０上に形成された構造が実現された。ＭＩＭキャパシタの完成後に、ＳｉＯＮ層４０２ およびＳｉＮ層４０１ の厚さをＴＥＭで評価したところ、それぞれ、約１ｎｍおよび約２ｎｍであった。
【０１０９】
次に、同図（ｂ）に示すように、タンタルオキサイド膜４１上に、多層構造を有する上部バリア層４２を反応性スパッタ法により形成する。上部バリア層４２は、ＳｉＯＮ層４２１ と、その上に設けられたＳｉＮ層４２２ とを含む。
【０１１０】
上部バリア層４２の成膜条件は、以下の通りである。スパッタターゲットはノンドープシリコンターゲット、成膜温度は室温、スパッタパワーは０．８ｋＷである。また、ＳｉＯＮ層４２１ のプロセスガスはＡｒとＯ２ とＮ２ との混合ガス、その流量比（Ａｒ：Ｏ２ ：Ｎ２ ）は１：０．２：１である。一方、ＳｉＮ層４２２ のプロセスガスはＡｒとＮ２ との混合ガス、その流量比（Ａｒ／Ｎ２ ）は０．９３である。
【０１１１】
ＳｉＯＮ層４２１ の組成をＡＥＳ（Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で評価したところ、ＳｉＯ０．５ Ｎ０．５ であった。成膜条件を変えて、酸素濃度が異なる複数のＳｉＯＮ層４２１ を形成し、これらを比較検討した。
【０１１２】
検討の結果、リーク電流を抑制するためには、ＳｉＯＮ層４２１ の組成は、ＳｉＯＮ層４２１ 中の酸素濃度が数％程度に対応したものであれば良いことが明らかになった。２００Φｍｍのウェハの全面上に、上記酸素濃度に対応した組成を有する均一な厚さのＳｉＯＮ層４２１ を形成する場合、本実施形態の成膜条件が適当であった。
【０１１３】
ＳｉＯＮ層４２１ 、ＳｉＮ層４２２ の膜厚はともに１．０ｎｍである。すなわち、本実施形態では、第１の実施形態とは異なり、ＳｉＯ層３３１ のような極薄な誘電体膜を使用せずに済む。ＳｉＯＮ層４２１ の膜厚を厚くすることができる理由は、ＳｉＯＮの誘電率はＳｉＯの誘電率（〜３．９）に比べて数十％高いため（本実施形態の場合で誘電率〜５．２）である。
【０１１４】
次に、上部バリア層４２を形成したスパッタ装置内で、同図（ｂ）に示すように、上部バリア層４２上に上部電極となるチタンナイトライド膜４３をスパッタ法により形成し、その後、ＰＥＣＶＤ法により、チタンナイトライド膜４３上にシリコン窒化膜４４を形成する。上部バリア層４２とチタンナイトライド膜４３とは同じスパッタ装置内で連続的に形成される。
【０１１５】
次に、図５（ｃ）に示すように、シリコン窒化膜４４上にレジストパターン４５を形成し、レジストパターン４５をマスクにしてシリコン窒化膜４４をエッチングし、レジストパターン４５のパターンをシリコン窒化膜４４に転写する。この後、レジストパターン４５をアッシングにより除去する。
【０１１６】
次に、図５（ｄ）に示すように、シリコン窒化膜４４（ハードマスク）をマスクにして、チタンナイトライド膜４３を弗素系のエッチングガスを用いたＲＩＥプロセスによりエッチングし、所定形状の上部電極（チタンナイトライド膜）４３を得る。
【０１１７】
次に、図６（ｅ）に示すように、シリコン窒化膜４４および上部バリア層４２上にレジストパターン４６を形成し、その後、レジストパターン４６をマスクにして上部バリア層４２、タンタルオキサイド膜４１、下部バリア層４０、チタンナイトライド膜３１、チタン膜３０をＲＩＥプロセスにより順次エッチングし、所定形状の上部バリア層４２、タンタルオキサイド膜４１、下部バリア層４０および下部電極３０，３１を得る。その後、レジストパターン４６をアッシングにより除去する。
【０１１８】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図６（ｆ）に示すように、層間絶縁膜４７を基板の全面上に形成する工程、上部電極４３の引き出し電極４８１ および下部電極３１の引き出し電極４８２ を形成する工程、パッシベーション膜を形成する工程等の周知の工程が続く。
【０１１９】
層間絶縁膜４７には、通常、いわゆるｌｏｗ−ｋ膜と呼ばれる低誘電率の誘電体膜が使用される。図７に、以上の製造工程を経て得られた本実施形態の半導体装置の断面図を示す。
【０１２０】
引き出し電極４８１ ，４８２ の具体的なプロセスは以下の通りである。まず、フォトリソグラフィプロセスおよびＲＩＥプロセスにより、層間絶縁膜４７、シリコン窒化膜４４、タンタルオキサイド膜４１、下部バリア層４０をエッチングして、上部電極４３、下部電極３１および上記多層配線層にそれぞれ連通する第１および第２のコンタクトホールを形成する。上記ＲＩＥプロセスでは、フッ素系のエッチングガスを用いる。
【０１２１】
次に、第１および第２のコンタクトホール内を埋め込むように、スパッタ法によりアルミニウム膜を基板の全面上に形成し、その後、上記アルミニウム膜をフォトリソグラフィプロセスおよびＲＩＥプロセスにより加工することにより、上記アルミニウム膜からなる引き出し電極４８１ ，４８２ が得られる。
【０１２２】
本実施形態でも、第１の実施形態と同様に、低リーク電流および高容量密度のＭＩＭキャパシタ（本実施形態のＭＩＭキャパシタの容量は、４．０ｆＦ／μｍ２ であった。）を容易に実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【０１２３】
今回作成した一連の本実施形態のＭＩＭキャパシタの容量変化率（ＶＣＣ１、ＶＣＣ２、ＴＣＣ）およびリーク電流の上部バリア層４２のドーパント濃度依存性を調べた結果を図８に示す。リーク電流は、１００℃でバイアス電圧（±３．６Ｖ）を印加したときのものである。図８は、横軸をドーパント濃度（ボロン濃度、インジウム濃度）とする対数表示のグラフを示しているが、一番左側の点はドーパント濃度が０％、つまり上部バリア層４２にドーパントをドーピングしなかった場合を表している。
【０１２４】
図８から、本実施形態のＭＩＭキャパシタは、上部バリア層４２のドーパント濃度に関係なく、第１の実施形態とは異なり、正バイアス印加時のリーク電流も低減されていることが分かる。これは、本実施形態の場合、下部電極と誘電体膜との間および上部電極と誘電体膜との間にそれぞれバリア層が設けられているからである。
【０１２５】
また、図８から、ドーパント濃度が０．０１％以上でリーク電流の低減効果が期待でき、そして、ドーパント濃度を０．１％以上にすることにより、ドーパント濃度が０％の場合（ノンドープの上部バリア層４２の場合）に比べて、リーク電流が半桁程度小さくなっていることがわかる。したがって、ドーパント濃度の下限は０．０１％以上が好ましく、より好ましくは０．１％以上である。
【０１２６】
本発明者は、ドーパントによるリーク電流の低減効果が見られるＭＩＭキャパシタ（ボロン濃度＝０．１％）と見られないＭＩＭキャパシタ（ボロン濃度＝０．００５％）、およびドーパント濃度が０％のＭＩＭキャパシタについて、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）の評価を８５℃で行った。その結果を表３に示す。
【０１２７】
【表３】
【０１２８】
表３から、いずれのＭＩＭキャパシタも、通常のデバイスで保証を要求される１０年以上の寿命を達成しているが、上部バリア層４２にドーパントをドープすることにより、より長い寿命（高い信頼性）が実現できることがわかる。
【０１２９】
これは、シリコンに対してアクセプターとなるドーパントをバリア層４０，４２にドープすることにより、タンタルオキサイド膜４１中に熱処理などで比較的容易に形成されやすい酸素欠陥（ドナー）の影響を緩和することができたからである。
【０１３０】
なお、図８では、ドーパント濃度がある一定以上の高濃度値（４％）を超えたＭＩＭキャパシタは、逆に特性が悪化しているが、これはバリア層４０，４２中のＳｉＮ層またはＳｉＯＮ層の絶縁性が劣化したためと考えられる。また、１％を越えるとリーク電流が急激に増加することが分かる。以上のことから、ドーパント濃度の上限は４％以下が好ましく、より好ましくは１％以下である。
【０１３１】
また、図８および表２から、本実施形態のＭＩＭキャパシタのＴＣＣ、ＶＣＣ１、ＶＣＣ２は、ドーパント濃度に関係なく、第１の実施形態のそれらよりも改善され、特に、ＶＣＣ１の改善が顕著であることがわかる。その理由は、第１の実施形態では、タンタルオキサイド膜３２の成膜方法（スパッタ、ＣＶＤ）によって程度の差はあっても起こっていた、下部電極３１とタンタルオキサイド膜３２との反応が、本実施形態では下部バリア層４０により抑止されたためである。
【０１３２】
（第３の実施形態）
本実施形態のＭＩＭキャパシタが第２の実施形態と異なる点は、下部バリア層としてＳｉＯ層とＳｉＮ層との多層バリア層、上部バリア層としてＳｉＯＮ層の単層バリア層を用いたことにある。
【０１３３】
また、上部電極となる導電膜のエッチングマスクとして使用されるシリコン窒化膜として、スパッタ法により形成されたものを使用する。上記シリコン窒化膜のスパッタターゲットとしては、ボロンが０．１％ドープされたシリコンターゲットを使用する。このようなスパッタターゲットを使用することにより、ボロンのオートドーピングが行われる。これにより、スパッタターゲットにＲＦ重畳をすることが不要になるので、簡単なスパッタ装置を用いて、上記シリコン窒化膜を形成することができるようになる。
【０１３４】
以下、図９および図１０を参照しながら、本実施形態のＭＩＭキャパシタを含む半導体装置の製造方法について説明する。
【０１３５】
まず、図９（ａ）に示すように、ＭＯＳトランジスタ、素子分離領域および多層配線層を含むシリコン基板を周知のプロセスにより形成する。
【０１３６】
次に、図９（ｂ）に示すように、シリコン窒化膜２９上に、チタン膜３０、チタンナイトライド膜３１をスパッタ法により順次形成する。ここまでは第２の実施形態と同じである。
【０１３７】
次に、同図（ｂ）に示すように、チタンナイトライド膜３１上に、多層構造を有する厚さ２．４ｎｍの下部バリア層５０を反応性スパッタ法により形成する。
【０１３８】
下部バリア層５０は、厚さ２ｎｍのＳｉＮ層５０１ と、その上に設けられた厚さ０．４ｎｍのＳｉＯ層５０２ とを含む。
【０１３９】
下部バリア層５０の成膜条件は、以下の通りである。スパッタターゲットはボロンが０．１％ドープされたシリコンターゲット、成膜温度は３００℃、スパッタパワーは０．８ｋＷである。また、ＳｉＮ層５０１ のプロセスガスはＡｒとＮ２ との混合ガス、その流量比（Ａｒ／Ｎ２ ）は１．２０である。一方、ＳｉＯ層５０２ のプロセスガスはＡｒとＯ２ との混合ガス、流量比（Ａｒ／Ｏ２ ）は１．４である。
【０１４０】
次に、同図（ｂ）に示すように、下部バリア層５０上に厚さ３７ｎｍのタンタルオキサイド膜５１を反応性スパッタ法により形成する。
【０１４１】
タンタルオキサイド膜５１の成膜条件は以下の通りである。スパッタターゲットはタンタル金属ターゲット、スパッタ装置はＤＣタイプのもの、成膜温度は２００℃、プロセスガスはＡｒとＯ２ との混合ガス、Ａｒ／Ｏ２ 流量比は１．３、スパッタパワーは１．０ｋＷである。
【０１４２】
次に、同図（ｂ）に示すように、タンタルオキサイド膜５１上に、ＳｉＯＮを材料とする上部バリア層５２を反応性スパッタ法により形成する。
【０１４３】
上部バリア層５２の成膜条件は以下の通りである。スパッタターゲットはノンドープシリコンターゲット、成膜温度は３００℃、プロセスガスはＡｒとＯ２ とＮ２ との混合ガス、その流量比（Ａｒ：Ｏ２ ：Ｎ２ ）は１：０．１：１．５、スパッタパワーは０．８ｋＷである。
【０１４４】
上部バリア層５２の組成をＡＥＳで評価したところ、ＳｉＯ０．２ Ｎ０．８ であった。また、上部バリア層５２の誘電率は約６であった。
【０１４５】
上部バリア層５２は、タンタルオキサイド膜５１に直接コンタクトするので、タンタルオキサイド膜５１が劣化する恐れがある。タンタルオキサイド膜５１の劣化を招かないようにするためには、上部バリア層（ＳｉＯＮ層）５２中の酸素比を下げる必要がある。そのために、本実施形態では、上部バリア層５２を３００℃の加熱スパッタにより形成している。
【０１４６】
上部バリア層５２の膜厚は２．１ｎｍである。本実施形態のように、上部バリア層５２としてＳｉＯＮ層を用いる場合、ＳｉＯＮ層は単純な構造、つまり、較的厚い単層構造にすることができるという利点がある。
【０１４７】
次に、上部バリア層５２を形成したスパッタ装置内で、同図（ｂ）に示すように、上部バリア層５２上に上部電極となるチタンナイトライド膜５３をスパッタ法により形成し、その後、ＳｉＮ層５０１ と同じスパッタ条件で、チタンナイトライド膜５３上にシリコン窒化膜５４を形成する。上部バリア層５２とチタンナイトライド膜５３とは同じスパッタ装置内で連続的に形成される。
【０１４８】
ここで、従来技術のようにＭＩＭキャパシタ上にＰＥＣＶＤ法によりシリコン窒化膜を形成する場合、スパッタ装置内で下部電極／誘電体膜／上部電極を基板上に連続的に形成する。その後、一旦、ＰＥＣＶＤ装置内（真空チャンバー内）から基板を取り出し、改めてＰＥＣＶＤ装置内に基板を搬入して、シリコン窒化膜を成膜する。そのため、プロセス時間が長大になるという問題がある。
【０１４９】
これに対して、本実施形態の場合、上部バリア層５２を形成したスパッタ装置内で、チタンナイトライド膜５３、シリコン窒化膜５４を形成する。そのため、上部バリア層５２からシリコン窒化膜５４までの成膜工程を、同じスパッタ装置内で連続的に行えるので、プロセス時間を短縮することができる。
【０１５０】
次に、図９（ｃ）に示すように、シリコン窒化膜５４上にレジストパターン５５を形成し、レジストパターン５５をマスクにしてシリコン窒化膜５４をエッチングし、レジストパターン５５のパターンをシリコン窒化膜５４に転写する。この後、レジストパターン５５をアッシングにより除去する。
【０１５１】
次に、図９（ｄ）に示すように、シリコン窒化膜５４（ハードマスク）をマスクにして、チタンナイトライド膜５３を弗素系のエッチングガスを用いたＲＩＥプロセスによりエッチングし、所定形状の上部電極（チタンナイトライド膜）５３を得る。
【０１５２】
次に、図１０（ｅ）に示すように、シリコン窒化膜５４および上部バリア層５２上にレジストパターン５６を形成し、その後、レジストパターン５６をマスクにして上部バリア層５２、タンタルオキサイド膜５１、下部バリア層５０、チタンナイトライド膜３１、チタン膜３０をＲＩＥプロセスにより順次エッチングし、所定形状の上部バリア層５２、タンタルオキサイド膜５１、下部バリア層５０および下部電極３０，３１を得る。その後、レジストパターン５６をアッシングにより除去する。
【０１５３】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図１０（ｆ）に示すように、層間絶縁膜５７を基板の全面上に形成する工程、上部電極５３の引き出し電極５８１ および下部電極３１の引き出し電極５８２ を形成する工程、パッシベーション膜を形成する工程等の周知の工程が続く。
【０１５４】
層間絶縁膜５７には、通常、いわゆるｌｏｗ−ｋ膜と呼ばれる低誘電率の誘電体膜が使用される。図１１に、以上の製造工程を経て得られた本実施形態の半導体装置の断面図を示す。
【０１５５】
引き出し電極５８１ ，５８２ の具体的なプロセスは以下の通りである。まず、フォトリソグラフィプロセスおよびＲＩＥプロセスにより、層間絶縁膜５７、シリコン窒化膜５４、チタンナイトライド膜５３、上部バリア層５２、タンタルオキサイド膜５１、下部バリア層５０をエッチングして、上部電極５３および下部電極３１にそれぞれ連通する第１および第２のコンタクトホールを形成する。上記ＲＩＥプロセスでは、フッ素系のエッチングガスを用いる。
【０１５６】
次に、第１および第２のコンタクトホール内を埋め込むように、スパッタ法によりアルミニウム膜を基板の全面上に形成し、その後、上記アルミニウム膜をフォトリソグラフィプロセスおよびＲＩＥプロセスにより加工することにより、上記アルミニウム膜からなる引き出し電極５８１ ，５８２ が得られる。
【０１５７】
本実施形態でも、第１の実施形態と同様に、低リーク電流および高容量密度のＭＩＭキャパシタ（本実施形態のＭＩＭキャパシタの容量は、４．０ｆＦ／μｍ２ であった。）を容易に実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【０１５８】
本発明者は、比較例（ｒｅｆｅｒｅｎｃｅ）として、シリコン窒化膜５４を第１および第２の実施形態と同様にＰＥＣＶＤ法により形成したことを除いて、本実施形態と同じＭＩＭキャパシタを用意した。
【０１５９】
表４に、本実施形態のシリコン窒化膜５４（スパッタＳｉＮ）を用いたＭＩＭキャパシタおよび比較例のシリコン窒化膜（ＰＥＣＶＤ−ＳｉＮ）を用いたＭＩＭキャパシタのそれぞれについて、ＶＣＣ１、ＶＣＣ２およびＴＣＣの値、１００℃でバイアス電圧（±１．０Ｖ、±３．６Ｖ）を印加したときのリーク電流の値を示す。
【０１６０】
【表４】
【０１６１】
表４から、本実施形態によれば、第２の実施形態と同様に、５０ｐｐｍ以下のＴＣＣ、ＶＣＣ１およびＶＣＣ２が得られていることがわかる。
【０１６２】
また、低バイアス電圧（±１．０Ｖ）の印加時のリーク電流について、比較例（ＰＥＣＶＤ−ＳｉＮ）と本実施形態（スパッタＳｉＮ）とを比較すると、比較例のリーク電流は第１の実施形態のそれと同等であるが、本実施形態のリーク電流は第１の実施形態よりも低減されていることがわかる。
【０１６３】
この結果は、以下のように説明することができる。ＰＥＣＶＤ−ＳｉＮは水素を含むため、その成膜時およびその後の熱工程（例えば、層間絶縁膜５７を形成する工程）において、タンタルオキサイド膜５１は水素ラジカルによって還元される。一方、スパッタＳｉＮは水素を含まないので、その成膜時およびその後の熱工程において、タンタルオキサイド膜５１は還元されない。このようにタンタルオキサイド膜５１の還元を防止できたことが、スパッタＳｉＮを用いた場合に、リーク電流が低減された理由であると考えられる。
【０１６４】
（第４の実施形態）
図１２は、本発明の第４の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図である。
【０１６５】
本実施形態のＭＩＭキャパシタが、これまで説明した第１〜第３の実施形態と大きく異なる点は、下部電極として、多層配線層の最上層に形成されたＣｕ−ＤＤ配線を利用することにある。チタンナイトライドおよびタンタルナイトライドよりも抵抗が低い銅を下部電極の材料として用いることにより、回路のＱ値を容易に大きくすることができ、かつ、露光工程の回数を少なくすることができる。
【０１６６】
まず、図１２（ａ）に示すように、ＭＯＳトランジスタ、素子分離領域、多層配線層を含むシリコン基板を周知のプロセスにより形成する。ここまでは第１の実施形態と同じである。ただし、多層配線層内の少なくとも最上層に形成されたＤＤ配線の材料は銅である。本実施形態の場合、多層配線層の最上層のＤＤ配線２８の一部は、ＭＩＭキャパシタの下部電極を兼ねている。図では、下部電極を兼ねる部分のＤＤ配線を参照符号２８ａで示してある。
【０１６７】
次に、図１２（ｂ）に示すように、上記多層配線層上に、ＳｉＯＮ層６０２ （膜厚：１ｎｍ）／ＳｉＮ層６０１ （膜厚：２ｎｍ）の多層構造を含む下部バリア層６０、タンタルオキサイド膜（膜厚：３７ｎｍ）６１、ＳｉＮ層６２２ （膜厚：２ｎｍ）／ＳｉＯＮバリア層６２１ （膜厚：１ｎｍ）の多層構造を含む上部バリア層６２を順次形成する。
【０１６８】
下部バリア層６０、タンタルオキサイド膜６１および上部バリア層６２の形成方法は、それぞれ、第２の実施形態の下部バリア層４０、タンタルオキサイド膜４１および上部バリア層４２のそれらと同じである。ただし、スパッタターゲットおよびスパッタ装置に関しては、第３の実施形態と同様に、ボロン等のドーパントがドープされたシリコンターゲットおよびＤＣタイプのスパッタ装置を用いる。
【０１６９】
続けて、上記ＤＣスパッタ装置内で、スパッタ法により、同図（ｂ）に示すように、上部バリア層６２上に上部電極となるチタンナイトライド膜６３、マスクとして使用するシリコン窒化膜６４を順次堆積する。上部バリア層６２、チタンナイトライド膜６３およびシリコン窒化膜６４は同じスパッタ装置内で連続的に形成される。
【０１７０】
次に、図１２（ｃ）に示すように、シリコン窒化膜６４上にレジストパターン６５を形成し、レジストパターン６５をマスクにしてシリコン窒化膜６４をエッチングし、レジストパターン６５のパターンをシリコン窒化膜６４に転写する。
ここで、レジストパターン６５は、エッチングされたシリコン窒化膜６４がＤＤ配線２８ａよりも大きくなるものが使用される。すなわち、本実施形態では、上部電極が下部電極よりも大きいＭＩＭキャパシタを形成する。
【０１７１】
次に、同図（ｃ）に示すように、レジストパターン６５およびシリコン窒化膜６４をマスクにして、チタンナイトライド膜６３、上部バリア層６２、タンタルオキサイド膜６１および下部バリア層６０をエッチングし、所定形状の上部電極６３、上部バリア層６２およびタンタルオキサイド膜６１および下部バリア層６０を得る。
【０１７２】
このとき、レジストパターン６５はエッチングの最中に消滅し、その後はシリコン窒化膜６４をマスクにしてエッチングが進む。また、レジストパターン６５をアッシングにより除去してから、シリコン窒化膜６４をマスクにして、エッチングを行っても構わない。
【０１７３】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図１２（ｅ）に示すように、層間絶縁膜６６を基板全面上に形成する工程、上部電極６３の引き出し電極６７を形成する工程、パッシベーション膜を形成する工程等の周知の工程が続く。
【０１７４】
層間絶縁膜６６には、通常、いわゆるｌｏｗ−ｋ膜と呼ばれる低誘電率の誘電体膜が使用される。図１３に、以上の製造工程を経て得られた本実施形態の半導体装置の断面図を示す。
【０１７５】
第１〜第３の実施形態では、下部電極の引き出し電極を形成するために、下部電極に連通するコンタクトホールを形成する必要がある。そのため、誘電体膜（タンタルオキサイド膜）のエッチングが不可欠である。この種の誘電体膜のエッチングは容易ではない。
【０１７６】
これに対して、本実施形態の場合、多層配線層のＤＤ配線２８ａが下部電極を兼ねているので、下部電極に連通するコンタクトホールを形成する必要はなく、誘電体膜（タンタルオキサイド膜）のエッチングは不要である。
【０１７７】
上部電極６３に連結するコンタクトホールは、シリコン窒化膜６４、層間絶縁膜６６をエッチングすることにより形成される。シリコン窒化膜６４、層間絶縁膜６６のエッチングは容易に行える。したがって、本実施形態には、引き出し電極の形成工程のエッチングプロセスが簡単になるという利点がある。
【０１７８】
また、本実施形態では、第１の実施形態のレジストパターン３６、第２の実施形態のレジストパターン４５および第３の実施形態のレジストパターン５５に相当するレジストパターンを用いたエッチング工程はない。したがって、本実施形態の場合、ＭＩＭキャパシタの形成に必要なリソグラフィプロセスおよびエッチングプロセスは、第１〜第３の実施形態に比べて、１回少ない３回で済む。
【０１７９】
本実施形態でも、第１の実施形態と同様に、低リーク電流および高容量密度のＭＩＭキャパシタ（本実施形態のＭＩＭキャパシタの容量は、４．０ｆＦ／μｍ２ であった。）を容易に実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【０１８０】
本実施形態のＭＩＭキャパシタも、第２の実施形態と同様に、良好なＴＣＣ、ＶＣＣ１、ＶＣＣ２およびリーク電流の値が得られた。しかも、本実施形態のＭＩＭキャパシタを用いた回路のＱ値は、第２の実施形態のＭＩＭキャパシタを用いた回路のＱ値の約２倍であることが確認された。本実施形態のＭＩＭキャパシタを用いることで、良好なＱ値が得られた理由は、本実施形態では下部電極に低抵抗な（ＤＤ配線）２８ａが用いられているからである。
【０１８１】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、下部電極として、チタン膜とチタンナイトライド膜との多層膜を使用したが、その代わりに、チタン膜、タングステンナイトライド膜、タンタルナイトライド膜等の金属を含む単層導電膜、あるいはチタンナイトライド膜／ＡｌＣｕ膜／チタンナイトライド膜等の金属を含む多層導電膜も使用することが可能である。
【０１８２】
また、上記実施形態では、上部電極として、チタンナイトライド膜を使用したが、その代わりに、上述した下部電極の場合と同様の導電膜を使用することが可能である。
【０１８３】
さらに、上記実施形態では、誘電体膜として、タンタルオキサイド膜を使用したが、その代わりに、ニオブオキサイド膜を用いても構わない。
【０１８４】
さらに、上記実施形態では、バリア層として、ＳｉＮ層とＳｉＯ層との２層バリア層またはＳｉＮ層とＳｉＯＮ層との２層バリア層を使用したが、図１４に示すように、ＳｉＮ層７０とＳｉＯＮ層７１とＳｉＯ層７２との３層バリア層を使用しても構わない。図１４（ａ）は下層（下部電極側）のバリア層、図１４（ｂ）は上層（上部電極側）のバリア層を示している。さらに、４層以上の多層バリア層も使用しても構わない。
【０１８５】
上部バリア層および下部バリア層が３層バリア層でも構わないし、上部バリア層および下部バリア層の一方だけが３層バリア層でも構わない。後者の場合、上部バリア層または下部バリア層は、上述したいずれの構造のバリア層も使用可能である。
【０１８６】
このような多層バリア層を使用しても上記実施形態と同様の効果が得られ、さらに以下に説明するような新しい効果も得ることができる。すなわち、バリア層の厚さ方向の組成（Ｓｉ、Ｎ、Ｏ）が段階的に変化するので、バリア層（例えば特にＳｉＮ層７０、ＳｉＯ層７２）は熱処理に対して安定するという効果が得られる。
【０１８７】
上記実施形態の下部バリア層は、少なくとも下部電極と接する側の部分に窒素を含み、少なくとも誘電体膜と接する側の部分に酸素を含む、シリコン、酸素および窒素を含む絶縁層であったが、少なくとも誘電体膜と接する側の部分に酸素を含む、シリコンおよび酸素を含む絶縁層（窒素は含まない。）であっても構わない。さらに、少なくとも下部電極と接する側の部分に窒素を含む、シリコンおよび窒素を含む絶縁層（酸素は含まない。）であっても構わない。これらの絶縁層は単層でも多層でも構わない。
【０１８８】
上記実施形態の上部バリア層は、少なくとも上部電極と接する側の部分に窒素を含み、かつ、少なくとも誘電体膜と接する側の部分に酸素を含む、シリコン、酸素および窒素を含む絶縁層であったが、少なくとも誘電体膜と接する側の部分に酸素を含む、シリコンおよび酸素を含む絶縁層（窒素は含まない。）であっても構わない。さらに、少なくとも上部電極と接する側の部分に窒素を含む、シリコンおよび窒素を含む絶縁層（酸素は含まない。）であっても構わない。これらの絶縁層も単層でも多層でも構わない。
【０１８９】
さらにまた、上記実施形態では、シリコン基板を用いたが、その代わりに、ＳＯＩ基板、ＳｉＧｅ基板、歪みシリコン基板を用いても構わない。
【０１９０】
そして、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１９１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１９２】
【発明の効果】
以上詳説したように本発明によれば、ＭＩＭキャパシタの容量密度の増加を容易に図れる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図２】図１に続く同ＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図３】本発明の第１の実施形態に係るＭＩＭキャパシタを含む半導体装置を示す断面図
【図４】比較例１〜５のＭＩＭキャパシタを示す断面図
【図５】本発明の第２の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図６】図５に続く同ＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図７】本発明の第２の実施形態に係るＭＩＭキャパシタを含む半導体装置を示す断面図
【図８】第２の実施形態のＭＩＭキャパシタの容量変化率およびリーク電流の上部バリア層２のドーパント濃度依存性を示す特性図
【図９】本発明の第３の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図１０】ＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図１１】本発明の第３の実施形態に係るＭＩＭキャパシタを含む半導体装置を示す断面図
【図１２】本発明の第４の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図１３】本発明の第４の実施形態に係るＭＩＭキャパシタを含む半導体装置を示す断面図
【図１４】本発明の他の実施形態に係るＭＩＭキャパシタのバリア層を示す断面図
【符号の説明】
１１…シリコン基板、１２…素子分離領域、１３…ゲート電極部、１４…ソース／ドレイン領域、１５…層間絶縁膜、１６…プラグ、１７…シリコン窒化膜、１８…層間絶縁膜、１９…バリアメタル膜、２０…ＤＤ配線、２１…シリコン窒化膜、２２…層間絶縁膜、２３…バリアメタル膜、２４…ＤＤ配線、２５…シリコン窒化膜、２６…層間絶縁膜、２７…バリアメタル膜、２８…ＤＤ配線、２９…シリコン窒化膜、３０…下部電極（チタン膜）、３１…下部電極（チタンナイトライド膜）、３２…タンタルオキサイド膜、３３…上部バリア層、３３１ …ＳｉＯ層、３３２ …ＳｉＮ層、３４…上部電極（チタンナイトライド膜）、３５…シリコン窒化膜、３６…レジストパターン、３７…レジストパターン、３８…層間絶縁膜、３９１ ，３９２ …引き出し電極、４０…下部バリア層、４０１ …ＳｉＮ層、４０２ …ＳｉＯＮ層、４１…タンタルオキサイド膜、４２…上部バリア層、４２１ …ＳｉＯＮ層、４２２ …ＳｉＮ層、４３…チタンナイトライド膜、４４…シリコン窒化膜、４５，４６…レジストパターン、４７…層間絶縁膜、４８１ ，４８２ …引き出し電極、５０…下部バリア層、５０１ …ＳｉＮ層、５０２ …ＳｉＯ層、５１…タンタルオキサイド膜、５２…上部バリア層、５３…チタンナイトライド膜、５４…シリコン窒化膜、５５，５６…レジストパターン、５７…層間絶縁膜、５８１ ，５８２ …引き出し電極、６０…下部バリア層、６０１ …ＳｉＮ層、６０２ …ＳｉＯＮ層、６１…タンタルオキサイド膜、６２…上部バリア層、６２１ …ＳｉＯＮ層、６２２ …ＳｉＮ層、６３…上部電極、６４…シリコン窒化膜、６５…レジストパターン、６６…層間絶縁膜、６７…引き出し電極、７０…ＳｉＯ層、７１…ＳｉＯＮ層、７２…ＳｉＮ層。
【発明の属する技術分野】
本発明は、キャパシタ、特にＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタを含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
通信技術の発達に伴い、近年、多くのパーソナルコンピューター（ＰＣ）や携帯情報機器（ＰＤＡ）がネットワークに接続されて使用されている。今後は、多くの家庭電化製品（ビデオデッキ、冷蔵庫、エアコンなど）も、ネットワークに接続されて使用されることが予測される。
【０００３】
このような多数の機器でネットワークを形成する場合、特に一般家庭内においては、オフィス等で行われている個々の機器間にＬＡＮケーブルを配線してネットワークを構成する方法は適しておらず、無線を利用したワイアレス接続が今後の主流となると考えられる。したがって、今後は殆どのＬＳＩチップにＲＦ通信機能が付加されることが考えられる。
【０００４】
この種のＬＳＩは従来より複数のチップで構成されている。例えば、ＲＦアナログデバイス（ＳｉＧｅ−ＢｉＣＭＯＳなど）のチップとＣＭＯＳロジックデバイスのチップとで構成されている。携帯情報機器等では小型化が重視されているため、上記ＬＳＩはＲＦ混載ＬＳＩによる小型化が求められている。ＲＦ混載ＬＳＩでは、ＲＦアナログデバイスとＣＭＯＳロジックデバイスとがワンチップ化されている。
【０００５】
ＲＦアナログデバイスとＣＭＯＳロジックデバイスとをワンチップ化するためには、両デバイスの製造プロセスの統合を図る必要がある。ＲＦアナログデバイスは、抵抗、インダクタンス、キャパシタなどで構成される。ＣＭＯＳロジックデバイスは、複数のＭＯＳトランジスタから構成される。したがって、ＲＦ混載ＬＳＩを実現するには、例えば、ＣＭＯＳロジックプロセスをベースにして、これにＲＦアナログデバイスのプロセスを統合して、新規なＲＦ−ＣＭＯＳプロセスを開発する必要が生じる。
【０００６】
両プロセスの統合を図るにあたって、最初に問題となるのがＭＩＭキャパシタの構造とそのプロセスである。その理由は、以下の通りである。
【０００７】
ＲＦ混載ＬＳＩ中のＲＦアナログデバイス用のＭＩＭキャパシタの特徴の一つとして、キャパシタ面積が数百平方ミクロンと大きいことがあげられる。そのため、キャパシタ面積の削減、すなわち、単位面積あたりのキャパシタ容量の増加は、チップ面積の削減化および回路のＱ値の増加にとって非常に重要である。
【０００８】
また、ＲＦアナログデバイス用のＭＩＭキャパシタには良好なペア性が要求される。何故なら、ＲＦアナログ回路は、対称的な回路を用いて出力の差分をとる演算回路を含み、該演算回路に対で使用されるキャパシタは容量、応答特性が非常に高い精度で一致していることが必要となるからである。
【０００９】
面積が大きいＭＩＭキャパシタの容量密度を高めるために、従来よりＤＲＡＭのキャパシタで用いられている、電極を３次元化して側面積を大きくするという手法は有効ではない。その理由は、以下の通りである。
【００１０】
ＤＲＡＭのキャパシタは上から見た面積（Ｓ１）が非常に小さいので、電極を３次元化して側面積（Ｓ２）を大きくした場合、Ｓ２／Ｓ１の比が非常に高くなる。そのため、ＤＲＡＭのキャパシタの場合、電極を３次元化することで、容量密度を容易に増加することができる。
【００１１】
一方、ＲＦ混載ＬＳＩに使用されるキャパシタは、ＤＲＡＭのキャパシタに比べて、Ｓ１が非常に大きいので、多少Ｓ２を大きくしても、Ｓ２／Ｓ１の比はさほど大きくならない。単に、電極を柱状に加工して側面積を大きくすることで、Ｓ２／Ｓ１の比を十分に大きくするためには、数十ミクロンの高さの電極が必要になる。しかし、このような高い電極は、非現実的である。
【００１２】
このような高い電極を用いずにＳ２を大きくする方法として、電極の側面に多数の微細な凹凸を形成することが知られている。しかし、このような複雑な形状を有する電極を用いた場合、良好なペア性を有するＭＩＭキャパシタを実現することは困難である。
【００１３】
電極を三次元化せずに容量密度を増加させる他の手法として、ＭＩＭキャパシタの誘電体膜の材料として、従来より使用されているシリコンナイトライドに換えて、タンタルオキサイド（Ｔａ２ Ｏ５ ）、ニオブオキサイド（Ｎｂ２ Ｏ５ ）あるいはチタン酸バリウム等の高誘電率材料を使用することが考えられる（例えば、特許文献１，２）。しかしながら、この種の誘電体材料を用いた場合、本発明者は後述するような問題があることを見出している。
【００１４】
【特許文献１】
特開２０００−１８３２８９号公報
【００１５】
【特許文献２】
特開２０００−２０８７２０号公報
【００１６】
【発明が解決しようとする課題】
上述の如く、ＲＦ混載ＬＳＩ中のＲＦアナログデバイス用のＭＩＭキャパシタの容量密度を増加するための手法として、例えば、電極を３次元化したり、あるいは電極の側面に多数の微細な凹凸を形成することが知られている。しかし、前者の手法は数十ミクロンの高さの電極が必要になるので非現実的であり、後者の手法は良好なペア性を実現することは困難である。
【００１７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＭＩＭキャパシタの容量密度の増加を容易に図れる半導体装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１９】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられたキャパシタとを備え、前記キャパシタは、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、前記下部電極と前記誘電体膜との間に設けられた下部バリア層および前記上部電極と前記誘電体膜との間に設けられた上部バリア層の少なくとも一方を備え、前記下部バリア層および前記上部バリア層は、シリコンおよび酸素を含む絶縁層であり、かつ、少なくとも前記誘電体膜と接する側の部分に前記酸素を含むことを特徴とする。
【００２０】
本発明に係る他の半導体装置は、半導体基板と、前記半導体基板の上方に設けられたキャパシタとを備え、前記キャパシタは、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、前記下部電極と前記誘電体膜との間に設けられた下部バリア層および前記上部電極と前記誘電体膜との間に設けられた上部バリア層の少なくとも一方を備え、前記下部バリア層は、シリコンおよび窒素を含む絶縁層であり、かつ、少なくとも前記下部電極と接する側の部分に前記窒素を含み、前記上部バリア層は、シリコンおよび窒素を含む絶縁層であり、かつ、少なくとも前記上部電極と接する側の部分に前記窒素を含むことを特徴とする。
【００２１】
本発明に係る他の半導体装置は、半導体基板と、前記半導体基板の上方に設けられたキャパシタとを備え、前記キャパシタは、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、前記下部電極と前記誘電体膜との間に設けられた下部バリア層および前記上部電極と前記誘電体膜との間に設けられた上部バリア層の少なくとも一方を備え、前記下部バリア層は、シリコン、酸素および窒素を含む絶縁層であり、少なくとも前記下部電極と接する側の部分に前記窒素を含み、かつ、少なくとも前記誘電体膜と接する側の部分に前記酸素を含み、前記上部バリア層は、シリコン、酸素および窒素を含む絶縁層であり、少なくとも前記上部電極と接する側の部分に前記窒素を含み、かつ、少なくとも前記誘電体膜と接する側の部分に前記酸素を含むことを特徴とする。
【００２２】
本発明に係る半導体装置の製造方法は、半導体基板を用意する工程と、前記半導体基板の上方に、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、下部バリア層および上部バリア層の少なくとも一方を備えたキャパシタを形成する工程とを有し、前記キャパシタを形成する工程は、前記下部電極となる前記金属を含む第１の導電膜を形成する工程と、前記第１の導電膜と直接または前記下部バリア層を介してコンタクトする前記誘電体膜を形成する工程と、前記誘電体膜と直接または前記上部バリア層を介してコンタクトし、前記上部電極となる前記金属を含む第２の導電膜を形成する工程とを有し、前記上部バリア層を形成する工程は、シリコンを含むスパッタターゲットを用い、酸素を含む雰囲気中での反応性スパッタ法により、シリコンおよび酸素を含む第１の上部絶縁層を前記誘電体膜上に形成する工程と、前記スパッタターゲットを用い、前記酸素を窒素に換えた雰囲気中での反応性スパッタ法により、シリコンおよび窒素を含む第２の上部絶縁層を形成する工程とを有することを特徴とする。
【００２３】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００２４】
【発明の実施の形態】
先ず、本発明の基礎となった発明者の研究結果および検討結果等について説明する。
【００２５】
前述したとおり、電極を三次元化せずに容量密度を増加させる手法として、ＭＩＭキャパシタの誘電体膜の材料として、タンタルオキサイド、ニオブオキサイド等の高誘電率材料を使用することが考えられる。
【００２６】
特に、タンタルオキサイドは、低リーク電流かつ高容量密度のキャパシタを実現するためには最適の材料と考えられる。その理由の一つとして、タンタルオキサイドは非晶質の状態でも３０程度の高誘電率を発現することがあげられる。他の理由としては、タンタルオキサイドの結晶化温度が７００℃前後と高いこと（高誘電率材料は一般に結晶化するとリーク電流が増大する。）があげられる。
【００２７】
タンタルおよびニオブは、物理的性質および化学的性質が酷似しており、比較的酸化されにくい金属である。そのため、誘電体材料がタンタルオキサイドまたはニオブオキサイド（以下、煩雑を避けるために（Ｔａ，Ｎｂ）２ Ｏ５ と表記する。）であり、電極材料が従来より使用されているチタンナイトライド（ＴｉＮ）またはタンタルナイトライド（ＴａＮ）であるＭＩＭキャパシタの場合、誘電体膜と電極とが反応して（Ｔａ，Ｎｂ）２ Ｏ５ が還元される。特に、誘電体膜と電極との界面近傍の（Ｔａ，Ｎｂ）２ Ｏ５ が還元される。
【００２８】
（Ｔａ，Ｎｂ）２ Ｏ５ が還元されると、誘電体膜つまり（Ｔａ，Ｎｂ）２ Ｏ５ 膜中に、２価のドナーとしてはたらく酸素欠損が形成される。酸素欠損が大量に形成されると、以下に述べるような問題（１）〜（４）が生じ、ＭＩＭキャパシタの特性が損なわれる。
【００２９】
（１）誘電体膜と電極との界面近傍の（Ｔａ，Ｎｂ）２ Ｏ５ 中の酸素欠損によって欠陥準位が生成され、誘電体膜と電極との界面に良好なショットキー障壁が形成されなくなり、リーク電流が増大する。上記界面に良好なショットキー障壁が形成されていない場合、動作温度が上昇するとリーク電流が急激に増大し、モバイル機器等で動作保証が要求される１００〜１２５℃程度の高温域での回路動作が困難になる。
【００３０】
（２）酸素欠損にトラップされている電子は、回路の動作温度が上昇すると、熱励起されて、動きやすくなるので、（Ｔａ，Ｎｂ）２ Ｏ５ が分極しやすくなる。そのため、酸素欠損を多く含む（Ｔａ，Ｎｂ）２ Ｏ５ のキャパシタンスは、強い温度依存性すなわち高いＴＣＣ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｃａｐａｃｉｔａｎｃｅ）を示す。そのため、このような（Ｔａ，Ｎｂ）２ Ｏ５ を用いたＭＩＭキャパシタは、アナログ回路には適さなくなる。
【００３１】
（３）酸素欠損にトラップされている電子は、弱い電界が加わっても、酸素欠損ポテンシャルによる束縛が強いため、（Ｔａ，Ｎｂ）２ Ｏ５ の分極に寄与しにくい。しかし、上記電子に強い電界が加わると、上記電子は酸素ポテンシャルの束縛から離れるため、（Ｔａ，Ｎｂ）２ Ｏ５ のキャパシタンスに寄与するようになる。この場合、（Ｔａ，Ｎｂ）２ Ｏ５ のキャパシタンスは、電界に対して近似的には二次関数的に増大する。すなわち、（Ｔａ，Ｎｂ）２ Ｏ５ は、高いＶＣＣ２（Ｑｕａｄｒａｔｉｃ Ｖｏｌｔａｇｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｃａｐａｃｉｔａｎｃｅ）を示す（Ｃ＝Ｃ０ （１＋ＶＣＣ２×Ｖ２ ））。このような（Ｔａ，Ｎｂ）２ Ｏ５ を用いたＭＩＭキャパシタを含む回路、特にＡＤコンバータ等のように、蓄積電荷の電圧に対する線形性が要求される回路は、誤動作を招きやすくなる。
【００３２】
（４）下部電極／誘電体膜の界面状態と、上部電極／誘電体膜の界面状態とは、非常に異なりやすくなる。何故なら、通常、下部電極／誘電体膜の界面は（Ｔａ，Ｎｂ）２ Ｏ５ 形成時の影響（例えば酸化）を受けるのに対して、上部電極／誘電体膜の界面はその影響を受けないからである。そのため、誘電体膜と電極との界面近傍の（Ｔａ，Ｎｂ）２ Ｏ５ 中に欠陥準位が生成され、該欠陥準位に電子がトラップされて、上記電子が固定電荷としてはたらく場合、（Ｔａ，Ｎｂ）２ Ｏ５ 内に電界が生じる。このような内部電界が生じた状態で、キャパシタに電圧を印加した場合、（Ｔａ，Ｎｂ）２ Ｏ５ 内の電子の感じる実効的な電界は、下部電極側と上部電極側とでは異なる。そのため、（Ｔａ，Ｎｂ）２ Ｏ５ のキャパシタンスは、正負のバイアス電圧に対して対称な応答を示さなくなる。すなわち、（Ｔａ，Ｎｂ）２ Ｏ５ は、高いＶＣＣ１（Ｌｉｎｅａｒ Ｖｏｌｔａｇｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｃａｐａｃｉｔａｎｃｅ）を示す（Ｃ＝Ｃ０ （１＋ＶＣＣ１×Ｖ））。このような（Ｔａ，Ｎｂ）２ Ｏ５ を用いたＭＩＭキャパシタを含む回路、特に高周波信号を処理するアナログ回路は、誤動作、ＳＮ比の低下、Ｑ値の低下を招きやすくなる。
【００３３】
上記問題（１）〜（４）を解決するために、電極（ＴａＮ、ＴｉＮ）と誘電体膜（（Ｔａ，Ｎｂ）２ Ｏ５ ）との間に、電極材料と反応しないバリア層を挿入することが考えられる。
【００３４】
この種のバリア層の材料としては、例えば、Ａｌ２ Ｏ３ 、ＨｆＯ２ 、ＺｒＯ２ などの１０〜２０程度の誘電率を示す材料を使用すれば、キャパシタンスの極端な損失を招くことなく、電極と誘電体膜との間の反応を抑制できるので、非常にリーク電流が小さいＭＩＭキャパシタを実現することが可能となる。
【００３５】
ニオブオキサイドの仕事関数は、タンタルオキサイドのそれよりも大きい。そのため、誘電体材料としてニオブオキサイドを使用した場合、誘電体膜／電極の界面に良好なショットキー障壁を形成しにくい。しかし、上記材料を用いたバリア層を誘電体膜と電極との間に挿入することで、誘電体材料としてタンタルオキサイドを使用した場合と同様に、リーク電流が小さいＭＩＭキャパシタを実現することが可能となる。
【００３６】
ところが、本発明者が鋭意検討したところによると、誘電体膜と電極との間にバリア層を挿入することにより、確かに、１００℃で測定しても極めて低いリーク電流が得られたものの、ＭＩＭキャパシタのＶＣＣ２、ＴＣＣは数百ｐｐｍという非常に高い値を示した。
【００３７】
そこで、本発明者はバリア層の材料自体のＶＣＣ２、ＴＣＣを調べた。その結果を表１に示す。
【００３８】
【表１】
表１から、Ａｌ２ Ｏ３ 、ＨｆＯ２ およびＺｒＯ２ は、シリコンナイトライドおよびタンタルオキサイドに比べて、一桁以上も高いＴＣＣおよびＶＣＣ２を示すことがわかる。
【００４０】
上記シリコンナイトライドは、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：プラズマＣＶＤ）法により形成されたものであって、ＳｉとＮの比が必ずしも１：１の誘電体でなはい。
【００４１】
Ａｌ２ Ｏ３ 等を材料とするバリア層を用いたＭＩＭキャパシタのキャパシタンスは、タンタルオキサイド膜とバリア層との合成容量になるため、高いＴＣＣ、ＶＣＣ２を示すことになる。したがって、この種のＭＩＭキャパシタは、アナログデバイスには向いていない。
【００４２】
そこで、本発明者は、誘電体材料としてＴＣＣおよびＶＣＣ２が低いタンタルオキサイド、バリア材料としてアナログデバイス用のキャパシタでの実績が豊富なシリコンナイトライドを用いた、バリア層（ＳｉＮ）／誘電体膜（Ｔａ２ Ｏ５ ）／バリア層（ＳｉＮ）の多層構造を有するＭＩＭキャパシタを検討した。その結果、このＭＩＭキャパシタには、以下のような問題（１），（２）があることが明らかになった。
【００４３】
（１）ＰＥＣＶＤ法で形成したシリコンナイトライドを材料とするバリア層は、大量の水素を含む。このため、バリア層形成時の雰囲気中の水素もしくは水素水素ラジカル、またはＭＩＭキャパシタの形成工程以降の熱工程で、バリア層中から放出される水素ラジカルによって、誘電体膜（タンタルオキサイド膜）が還元される。その結果、ＴＣＣおよびＶＣＣ２特性は劣化する。
【００４４】
（２）スパッタ法でシリコンナイトライドを形成すると、Ｓｉ原子が誘電体膜（タンタルオキサイド膜）内にある程度打ち込まれる。そのため、誘電体膜と上部電極との間のバリア層（上部バリア層）として、スパッタ法で形成したシリコンナイトライド層を用いたＭＩＭキャパシタは、熱工程を経ると、バリア層／誘電体膜の界面のタンタルオキサイドが還元される。その結果、リーク電流が増大する。上記熱工程としては、例えば、層間絶縁膜（ＩＬＤ（Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃ））形成のためのプラズマＣＶＤ工程、トランジスタの特性改善のためのシンタリングアニール工程等があげられる。
【００４５】
以下、図面を参照しながら、上記問題を解決できる本発明の実施形態に係る高容量密度のＭＩＭキャパシタについて説明する。
【００４６】
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図である。
【００４７】
上記ＭＩＭキャパシタの上部電極および下部電極は、スパッタ法により形成されたチタンナイトライド膜、誘電体膜は、ＣＶＤ法により形成したタンタルオキサイド膜である。そして、上記誘電体膜と上部電極との間には、ＳｉＮ層／ＳｉＯ層を含む多層バリア層が設けられている。
【００４８】
ここで、本実施形態において、ＳｉＯ層（ＳｉＯ）はＳｉとＯとを主元素として構成される絶縁層（絶縁物）、ＳｉＮ層（ＳｉＮ）はＳｉとＮを主元素として構成される絶縁層（絶縁物）の意味の表記で、物質の組成比を表すものではない（他の実施形態も同様）。
【００４９】
以下、本実施形態のＭＩＭキャパシタの製造方法の詳細について説明する。
【００５０】
図１（ａ）は、周知のＭＯＳトランジスタ、素子分離領域、多層配線層を含むシリコン基板を示している。本実施形態では、図１（ａ）の多層配線層上にＭＩＭキャパシタを製造する。
【００５１】
本実施形態のＭＩＭキャパシタは、例えば、アナログ回路用のキャパシタ、特に、ＲＦ回路を含むアナログ回路（例えば、ＲＦ受信部のノイズフィルター）用のキャパシタである。上記ＲＦ回路は、ＲＦ混載ＬＳＩ中のものである。
【００５２】
図１（ａ）に示された周知の構造は、周知の標準的なロジックプロセスにより形成される。以下、図１（ａ）の構造を形成するためのプロセスについて、簡単に説明する。
【００５３】
まず、シリコン基板１１上に、素子分離領域（ＳＴＩ）１２、ゲート電極部（ゲート絶縁膜、ゲート電極、ゲート上部絶縁膜、ゲート側壁絶縁膜）１３、ソース／ドレイン領域１４を形成し、その後、層間絶縁膜１５を基板の全面上に堆積し、デバイス面の表面を平坦化する。ソース／ドレイン領域１４はＬＤＤ構造を有するものであるが、図ではＬＤＤ構造は省略してある。
【００５４】
次に、層間絶縁膜１５をエッチングし、コンタクトホールを形成し、その後、該コンタクトホール内にプラグ１６を形成する。
【００５５】
次に、シリコン窒化膜１７、層間絶縁膜１８を基板の全面上に順次形成し、層間絶縁膜１８、シリコン窒化膜１７をエッチングし、ヴィアホールを開口し、その後、デュアルダマシンプロセスにより、上記ヴィアホール内にバリアメタル膜１９、配線およびプラグ（ＤＤ配線）２０を形成する。このようにして第１層目の金属配線層が得られる。バリアメタル膜１９は例えばチタンナイトライド膜、ＤＤ配線２０は例えばＣｕ−ＤＤ配線である。また、各ＤＤ配線のプロセスにおいて、配線溝および接続孔の内部の金属による埋込み工程は、例えば、電界めっき法により行う。
【００５６】
その後、第１層目の金属配線層と同様の方法により、シリコン窒化膜２１、層間絶縁膜２２、バリアメタル膜２３、ＤＤ配線２４、シリコン窒化膜２５、層間絶縁膜２６、バリアメタル膜２７、ＤＤ配線２８、シリコン窒化膜２９を形成することにより、第２層目の金属配線層、第３層目の金属配線層が得られる。
【００５７】
次に、図１（ｂ）に示すように、シリコン窒化膜２９上に、下部電極となるチタン膜３０、チタンナイトライド膜３１をスパッタ法により順次形成する。
【００５８】
次に、同図（ｂ）に示すように、チタンナイトライド膜３１上に厚さ６０ｎｍのタンタルオキサイド膜３２を形成する。タンタルオキサイド膜３２の成膜方法はＣＶＤ法または反応性スパッタ法である。以下、ＣＶＤ法により形成されたタンタルオキサイド膜３２をＣＶＤ−Ｔａ２ Ｏ５ 膜、反応性スパッタ法により形成されたタンタルオキサイド膜３２をスパッタ−Ｔａ２ Ｏ５ 膜という。
【００５９】
ＣＶＤ−Ｔａ２ Ｏ５ 膜の成膜条件は以下の通りである。成膜温度は３７０℃、成膜圧力は８０Ｐａ、原料はペンタエトキシタンタル（ＰＥＴ）および酸素であり、ＰＥＴは液相で供給し、キャリアガスにはＨｅガスを用いた。タンタルオキサイド膜を２０ｎｍ形成する毎に、オゾンガスを用いた１０分間の処理を行い、タンタルオキサイド膜中の炭素不純物を除去する。該炭素不純物は、タンタルオキサイド膜中に残存する原料に起因するものである。このシーケンスを３回繰り返すことで、タンタルオキサイド膜３２としての厚さ６０ｎｍのＣＶＤ−Ｔａ２ Ｏ５ 膜を形成する。
【００６０】
スパッタ−Ｔａ２ Ｏ５ 膜の成膜条件は以下の通りである。スパッタターゲットはタンタル金属ターゲット、スパッタ装置はＤＣタイプのもの、成膜温度は２００℃、プロセスガスはＡｒとＯ２ との混合ガス、Ａｒ／Ｏ２ 流量比は１．３、スパッタパワーは１．０ｋＷである。
【００６１】
次に、同図（ｂ）に示すように、タンタルオキサイド膜３２上に、多層構造を有する上部バリア層３３を反応性スパッタ法により形成する。上部バリア層３３は、厚さ０．４ｎｍのＳｉＯ層３３１ と、その上に設けられた厚さ１．５ｎｍのＳｉＮ層３３２ とを含む。
【００６２】
上部バリア層３３の成膜条件は、以下の通りである。スパッタターゲットはノンドープシリコンターゲット、成膜温度は室温、スパッタパワーは０．８ｋＷである。また、ＳｉＯ層３３１ のプロセスガスはＡｒとＯ２ との混合ガス、その流量比（Ａｒ／Ｏ２ ）は１．２である。一方、ＳｉＮ層３３２ のプロセスガスは、ＡｒとＮ２ との混合ガス、その流量比（Ａｒ／Ｎ２ ）は０．９３である。
【００６３】
このようにバリア層の成膜方法として、スパッタ法を用いることの利点は、バリア層の成膜温度を低くすることができ、これにより、多層配線層に影響を与えない低いプロセス温度でも、良質なバリア層の形成が可能となることである。
【００６４】
次に、上部バリア層３３を形成したスパッタ装置内で、同図（ｂ）に示すように、上部バリア層３３上に上部電極となるチタンナイトライド膜３４を連続的にスパッタ法により形成し、その後、ＰＥＣＶＤ法により、チタンナイトライド膜３４上にシリコン窒化膜３５を形成する。上部バリア層３３とチタンナイトライド膜３４とは同じスパッタ装置内で連続的に形成される。
【００６５】
次に、図１（ｃ）に示すように、シリコン窒化膜３５上にレジストパターン３６を形成し、レジストパターン３６をマスクにしてシリコン窒化膜３５をエッチングし、レジストパターン３６のパターンをシリコン窒化膜３５に転写する。この後、レジストパターン３６をアッシングにより除去する。
【００６６】
次に、図１（ｄ）に示すように、シリコン窒化膜３５（ハードマスク）をマスクにして、チタンナイトライド膜３４を弗素系のエッチングガスを用いたＲＩＥプロセスによりエッチングし、所定形状の上部電極（チタンナイトライド膜）３４を得る。
【００６７】
次に、図２（ｅ）に示すように、シリコン窒化膜３５および上部バリア層３３上にレジストパターン３７を形成し、その後、レジストパターン３７をマスクにして上部バリア層３３、タンタルオキサイド膜３２、チタンナイトライド膜３１およびチタン膜３０をＲＩＥプロセスにより順次エッチングし、所定形状の上部バリア層３３、タンタルオキサイド膜３２および下部電極３０，３１を得る。その後、レジストパターン３７をアッシングにより除去する。
【００６８】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図２（ｆ）に示すように、層間絶縁膜３８を基板の全面上に形成する工程、上部電極３４の引き出し電極３９１ および下部電極３１の引き出し電極３９２ を形成する工程、パッシベーション膜を形成する工程等の周知の工程が続く。
【００６９】
層間絶縁膜３８には、通常、いわゆるｌｏｗ−ｋ膜と呼ばれる低誘電率の誘電体膜が使用される。図３に、以上の製造工程を経て得られた本実施形態の半導体装置の断面図を示す。
【００７０】
引き出し電極３９１ ，３９２ の具体的なプロセスは以下の通りである。まず、フォトリソグラフィプロセスおよびＲＩＥプロセスにより、層間絶縁膜３８、シリコン窒化膜３５、上部バリア層３３、タンタルオキサイド膜３２をエッチングすることにより、上部電極３４および下部電極３１にそれぞれ連通する第１および第２のコンタクトホールを形成する。上記ＲＩＥプロセスでは、フッ素系のエッチングガスを用いる。
【００７１】
次に、第１および第２のコンタクトホール内を埋め込むように、スパッタ法によりアルミニウム膜を基板の全面上に形成し、その後、上記アルミニウム膜をフォトリソグラフィプロセスおよびＲＩＥプロセスにより加工することにより、上記アルミニウム膜からなる引き出し電極３９１ ，３９２ が得られる。
【００７２】
本実施形態によれば、ＭＩＭキャパシタの誘電体膜としてタンタルオキサイド膜３２を用いても、以下に説明するように、不都合は生じないので、ＭＩＭキャパシタの容量密度の増加を容易に図れる半導体装置およびその製造方法を容易に実現することができる。
【００７３】
タンタルオキサイド膜３２と上部電極（チタンナイトライド膜）３４との間には、上部バリア層３３（ＳｉＮ層３３２ ／ＳｉＯ層３３１ ）が設けられているので、上部電極（チタンナイトライド膜）３４によるタンタルオキサイド膜３２の還元は抑制される。
【００７４】
さらに、タンタルオキサイド膜３２と接する部分の上部バリア層３３はＳｉＯ層３３１ であるので、上部バリア層３３中の遊離シリコン原子によるタンタルオキサイド膜３２の還元も抑制される。
【００７５】
これらにより、低リーク電流、低ＶＣＣ２、低ＴＣＣのＭＩＭキャパシタを実現することができるようになる。
【００７６】
また、上部電極（チタンナイトライド膜）３４と接する部分の上部バリア層３３はＳｉＮ層３３２ であるので、リーク電流の増加および信頼性の低下の原因となる、ＳｉＯ層３３１ による上部電極（チタンナイトライド膜）３４の酸化は抑制される。
【００７７】
また、上部電極と接する部分の上部バリア層３３は酸素を含まないＳｉＮ層３３２ であるので、上部電極の材料として、本実施形態で使用したチタンナイトライドの他に、耐酸化性が要求されない材料、例えば、従来より多層配線の材料として使用されているアルミニウムまたは銅を使用することが可能となる。これらの材料はチタンナイトライドに比べて低抵抗であるので、回路のＱ値をさらに高めることができる。例えば、Ｃｕを使用した場合、チタンナイトライドを使用した場合よりも２倍程度高いＱ値を実現することができる。
【００７８】
したがって、低リーク電流および高容量密度のＭＩＭキャパシタ（本実施形態のＭＩＭキャパシタの容量は、３．０ｆＦ／μｍ２ であった。）を容易に実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【００７９】
本発明者は、比較例（ｒｅｆｅｒｅｎｃｅ）１〜５として、図４に示す五つのＭＩＭキャパシタを用意した。比較例１〜４のＭＩＭキャパシタにおいて、本実施形態のＭＩＭキャパシタと相当する部分は、本実施形態のＭＩＭキャパシタと同じ参照符号が付されている。また、シリコン窒化膜２９、層間絶縁膜３８および引き出し電極３９１ ，３９２ は簡単のため省略してある。
【００８０】
比較例１（図４（ａ））は、タンタルオキサイド膜３２としてＣＶＤ−Ｔａ２ Ｏ５ 膜を使用したものであって、かつ、本実施形態のＭＩＭキャパシタから上部バリア層３３（３３１ ，３３２ ）を除いたＭＩＭキャパシタである。
【００８１】
比較例２（図４（ｂ））は、タンタルオキサイド膜３２としてＣＶＤ−Ｔａ２ Ｏ５ 膜を使用したものであって、かつ、本実施形態のＭＩＭキャパシタからＳｉＯ層３３１ を除き、単層のバリア層（ＳｉＮ層３３２ ）を用いたものである。この単層のバリア層の厚さは１．９ｎｍとした。
【００８２】
比較例３（図４（ｃ））は、タンタルオキサイド膜３２としてスパッタ−Ｔａ２ Ｏ５ 膜を使用したものであって、かつ、本実施形態のＭＩＭキャパシタから上部バリア層３３（３３１ ，３３２ ）を除いたＭＩＭキャパシタである。
【００８３】
比較例４（図４（ｄ））は、タンタルオキサイド膜３２としてスパッタ−Ｔａ２ Ｏ５ 膜を使用したものであって、かつ、ＳｉＯ層３３１ を除き、単層のバリア層（ＳｉＮ層３３２ ）を用いたものである。この単層のバリア層の厚さは１．９ｎｍとした。
【００８４】
表２に、比較例１〜４および本実施形態のＭＩＭキャパシタについて、キャパシタのＶＣＣ１、ＶＣＣ２およびＴＣＣの値、１００℃でバイアス電圧（±１．０Ｖ、±３．６Ｖ）を印加したときのリーク電流の値を示す。＋１．０Ｖ、＋３．６Ｖ（正バイアス電圧）の場合、下部電極側が＋、上部電極側が−であり、−１．０Ｖ、−３．６Ｖ（負バイアス電圧）の場合、下部電極側が−、上部電極側が＋である。
【００８５】
【表２】
表２から、上部バリア層３３（３３１ ，３３２ ）が無いＭＩＭキャパシタ（比較例１，３）に比べて、本実施形態のバリア層３３（３３１ ，３３２ ）を有するＭＩＭキャパシタの方が、４桁以上低いリーク電流が得られることがわかる。
【００８７】
また、単層のバリア層（ＳｉＮ層３３２ ）を用いたＭＩＭキャパシタ（比較例２，４）は、正バイアス電圧を印加した場合にはリーク電流はある程度抑制されるが、負バイアス電圧を印加した場合にはリーク電流は殆ど抑制されないことがわかる。これは、ＳｉＮ層３３２ のスパッタ形成時に、タンタルオキサイド膜３２中にシリコン原子が注入され、タンタルオキサイド膜３２が還元されることが原因である。
【００８８】
また、本実施形態のＭＩＭキャパシタのＴＣＣおよびＶＣＣ２の値は、スパッタ−Ｔａ２ Ｏ５ 膜を用いた場合には１００ｐｐｍ以下、ＣＶＤ−Ｔａ２ Ｏ５ 膜を用いた場合には５０ｐｐｍ以下である。すなわち、多層バリア層を採用したＭＩＭキャパシタのＴＣＣ、ＶＣＣ２特性は、バリア層を採用しないＭＩＭキャパシタのそれらに比べて大幅に改善されている。
【００８９】
一方、多層バリア層を採用した本実施形態のＭＩＭキャパシタのＶＣＣ１の値は、スパッタ−Ｔａ２ Ｏ５ 膜を用いた場合には１５０ＰＰｍであるのに対し、ＣＶＤ−Ｔａ２ Ｏ５ 膜を用いた場合には５０ｐｐｍ以下である。
【００９０】
このようなスパッタ−Ｔａ２ Ｏ５ 膜とＣＶＤ−Ｔａ２ Ｏ５ 膜とで特性値（特にＶＣＣ１）が異なる理由の一つとして、Ｔａ２ Ｏ５ 膜中の炭素不純物濃度の相違が考えられる。
【００９１】
スパッタ−Ｔａ２ Ｏ５ 膜は、高純度の金属タンタルターゲットを用いた反応性スパッタ法により形成される。そのため、スパッタ−Ｔａ２ Ｏ５ 膜中の炭素不純物濃度は十分に低い。
【００９２】
一方、ＣＶＤ−タンタルオキサイド膜は、ソースとして有機金属化合物を使用したＣＶＤ（ＭＯＣＶＤ）法により形成されるため、ＣＶＤ−タンタルオキサイド膜は１％程度の炭素不純物を含んでいる。これは、純度の高いタンタルオキサイドほどＴｉＮ電極と激烈に反応するためである。
【００９３】
不純物濃度が高いタンタルオキサイド膜は、低電界でも、リーク電流が流れやすい。そのため、表２に示したように、バイアス電圧＝±１．０Ｖの場合、リーク電流は、ＣＶＤ−Ｔａ２ Ｏ５ 膜を用いた方が、スパッタ−Ｔａ２ Ｏ５ 膜を用いた方に比べて、２倍程度リーク電流の値が大きくなる。
【００９４】
なお、本実施形態では、上部バリア層のみを含むＭＩＭキャパシタの例であるが、下部バリア層のみを含むＭＩＭキャパシタも同様に実施可能であるい。これらの片側だけのバリア層の構造およびその製造方法として、以下に述べる他の実施形態のそれらを採用しても構わない。
【００９５】
（第２の実施形態）
図５および図６は、本発明の第２の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図である。
【００９６】
本実施形態のＭＩＭキャパシタが第１の実施形態と異なる点は、下部電極と誘電体膜との間にもバリア層が設けられていること、およびバリア層としてＳｉＯＮ層とＳｉＮ層との多層バリア層を用いたことにある。
【００９７】
まず、図５（ａ）に示すように、ＭＯＳトランジスタ、素子分離領域および多層配線層を含むシリコン基板を周知のプロセスにより形成する。
【００９８】
次に、図５（ｂ）に示すように、シリコン窒化膜２９上に、チタン膜３０、チタンナイトライド膜３１をスパッタ法により順次形成する。ここまでは第１の実施形態と同じである。
【００９９】
次に、同図（ｂ）に示すように、チタンナイトライド膜３１上に、シリコンナイトライドを材料とする厚さ３ｎｍの下部バリア層４０を反応性スパッタ法により形成する。
【０１００】
ここで、本実施形態では、三種類の下部バリア層４０を形成した。具体的には、ノンドープのシリコンナイトライド層、ドーパントとしてボロンがドープされたシリコンナイトライド層、ドーパントとしてインジウムがドープされたシリコンナイトライド層を形成した。シリコンナイトライド層中のボロンおよびインジウムの濃度は、０．００５％から５％まで変化させた。
【０１０１】
下部バリア層４０の成膜条件は、以下の通りである。スパッタ装置はＲＦ重畳ＤＣタイプのもの、成膜温度は室温、プロセスガスはＡｒとＮ２ との混合ガス、Ａｒ／Ｎ２ は０．９３、スパッタパワーは０．８ｋＷである。
【０１０２】
スパッタターゲットは、ノンドープのシリコンナイトライド層にはノンドープシリコンターゲットを使用した。そして、ボロンまたはインジウムが導入されシリコンナイトライド層には、ボロンまたはインジウムがドープされたシリコンチップをのせたノンドープシリコンターゲットを使用した。
【０１０３】
次に、同図（ｂ）に示すように、下部バリア層４０上にタンタルオキサイド膜４１を反応性スパッタ法により形成する。
【０１０４】
タンタルオキサイド膜４１の成膜条件は以下の通りである。スパッタターゲットはタンタル金属ターゲット、スパッタ装置はＤＣタイプのもの、成膜温度は３３０℃、プロセスガスはＡｒとＯ２ との混合ガスである。
【０１０５】
そして、Ａｒ／Ｏ２ 流量比およびスパッタパワーは、タンタルオキサイド膜４１の膜厚が５ｎｍになるまでは、それぞれ、０．６および２．０ｋＷとした。それ以降のＡｒ／Ｏ２ 流量比およびスパッタパワーは、第１の実施形態と同様に、それぞれ、１．３および１．０ｋＷとして、さらに３２ｎｍタンタルオキサイドを堆積し、膜厚３７ｎｍのタンタルオキサイド膜４１を形成した。
【０１０６】
本実施形態のように、タンタルオキサイド膜４１の成膜初期の条件を変えることで（酸素添加）、下部バリア層４０の表面（ＳｉＮ）が酸化し、該表面はＳｉＯＮに変わるので、ＳｉＯＮ層４０２ ／ＳｉＮ層４０１ の多層構造を含む下部バリア層４０が得られる。
【０１０７】
ここで、本実施形態において、ＳｉＯＮ層（ＳｉＯＮ）はＳｉとＯとＮとを主元素として構成される絶縁層（絶縁物）の意味の表記で、物質の組成比を表すものではない（他の実施形態も同様）。
【０１０８】
以上で、タンタルオキサイド膜４１がＳｉＯＮ層４０２ ／ＳｉＮ層４０１ の多層構造を含む下部バリア層４０上に形成された構造が実現された。ＭＩＭキャパシタの完成後に、ＳｉＯＮ層４０２ およびＳｉＮ層４０１ の厚さをＴＥＭで評価したところ、それぞれ、約１ｎｍおよび約２ｎｍであった。
【０１０９】
次に、同図（ｂ）に示すように、タンタルオキサイド膜４１上に、多層構造を有する上部バリア層４２を反応性スパッタ法により形成する。上部バリア層４２は、ＳｉＯＮ層４２１ と、その上に設けられたＳｉＮ層４２２ とを含む。
【０１１０】
上部バリア層４２の成膜条件は、以下の通りである。スパッタターゲットはノンドープシリコンターゲット、成膜温度は室温、スパッタパワーは０．８ｋＷである。また、ＳｉＯＮ層４２１ のプロセスガスはＡｒとＯ２ とＮ２ との混合ガス、その流量比（Ａｒ：Ｏ２ ：Ｎ２ ）は１：０．２：１である。一方、ＳｉＮ層４２２ のプロセスガスはＡｒとＮ２ との混合ガス、その流量比（Ａｒ／Ｎ２ ）は０．９３である。
【０１１１】
ＳｉＯＮ層４２１ の組成をＡＥＳ（Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で評価したところ、ＳｉＯ０．５ Ｎ０．５ であった。成膜条件を変えて、酸素濃度が異なる複数のＳｉＯＮ層４２１ を形成し、これらを比較検討した。
【０１１２】
検討の結果、リーク電流を抑制するためには、ＳｉＯＮ層４２１ の組成は、ＳｉＯＮ層４２１ 中の酸素濃度が数％程度に対応したものであれば良いことが明らかになった。２００Φｍｍのウェハの全面上に、上記酸素濃度に対応した組成を有する均一な厚さのＳｉＯＮ層４２１ を形成する場合、本実施形態の成膜条件が適当であった。
【０１１３】
ＳｉＯＮ層４２１ 、ＳｉＮ層４２２ の膜厚はともに１．０ｎｍである。すなわち、本実施形態では、第１の実施形態とは異なり、ＳｉＯ層３３１ のような極薄な誘電体膜を使用せずに済む。ＳｉＯＮ層４２１ の膜厚を厚くすることができる理由は、ＳｉＯＮの誘電率はＳｉＯの誘電率（〜３．９）に比べて数十％高いため（本実施形態の場合で誘電率〜５．２）である。
【０１１４】
次に、上部バリア層４２を形成したスパッタ装置内で、同図（ｂ）に示すように、上部バリア層４２上に上部電極となるチタンナイトライド膜４３をスパッタ法により形成し、その後、ＰＥＣＶＤ法により、チタンナイトライド膜４３上にシリコン窒化膜４４を形成する。上部バリア層４２とチタンナイトライド膜４３とは同じスパッタ装置内で連続的に形成される。
【０１１５】
次に、図５（ｃ）に示すように、シリコン窒化膜４４上にレジストパターン４５を形成し、レジストパターン４５をマスクにしてシリコン窒化膜４４をエッチングし、レジストパターン４５のパターンをシリコン窒化膜４４に転写する。この後、レジストパターン４５をアッシングにより除去する。
【０１１６】
次に、図５（ｄ）に示すように、シリコン窒化膜４４（ハードマスク）をマスクにして、チタンナイトライド膜４３を弗素系のエッチングガスを用いたＲＩＥプロセスによりエッチングし、所定形状の上部電極（チタンナイトライド膜）４３を得る。
【０１１７】
次に、図６（ｅ）に示すように、シリコン窒化膜４４および上部バリア層４２上にレジストパターン４６を形成し、その後、レジストパターン４６をマスクにして上部バリア層４２、タンタルオキサイド膜４１、下部バリア層４０、チタンナイトライド膜３１、チタン膜３０をＲＩＥプロセスにより順次エッチングし、所定形状の上部バリア層４２、タンタルオキサイド膜４１、下部バリア層４０および下部電極３０，３１を得る。その後、レジストパターン４６をアッシングにより除去する。
【０１１８】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図６（ｆ）に示すように、層間絶縁膜４７を基板の全面上に形成する工程、上部電極４３の引き出し電極４８１ および下部電極３１の引き出し電極４８２ を形成する工程、パッシベーション膜を形成する工程等の周知の工程が続く。
【０１１９】
層間絶縁膜４７には、通常、いわゆるｌｏｗ−ｋ膜と呼ばれる低誘電率の誘電体膜が使用される。図７に、以上の製造工程を経て得られた本実施形態の半導体装置の断面図を示す。
【０１２０】
引き出し電極４８１ ，４８２ の具体的なプロセスは以下の通りである。まず、フォトリソグラフィプロセスおよびＲＩＥプロセスにより、層間絶縁膜４７、シリコン窒化膜４４、タンタルオキサイド膜４１、下部バリア層４０をエッチングして、上部電極４３、下部電極３１および上記多層配線層にそれぞれ連通する第１および第２のコンタクトホールを形成する。上記ＲＩＥプロセスでは、フッ素系のエッチングガスを用いる。
【０１２１】
次に、第１および第２のコンタクトホール内を埋め込むように、スパッタ法によりアルミニウム膜を基板の全面上に形成し、その後、上記アルミニウム膜をフォトリソグラフィプロセスおよびＲＩＥプロセスにより加工することにより、上記アルミニウム膜からなる引き出し電極４８１ ，４８２ が得られる。
【０１２２】
本実施形態でも、第１の実施形態と同様に、低リーク電流および高容量密度のＭＩＭキャパシタ（本実施形態のＭＩＭキャパシタの容量は、４．０ｆＦ／μｍ２ であった。）を容易に実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【０１２３】
今回作成した一連の本実施形態のＭＩＭキャパシタの容量変化率（ＶＣＣ１、ＶＣＣ２、ＴＣＣ）およびリーク電流の上部バリア層４２のドーパント濃度依存性を調べた結果を図８に示す。リーク電流は、１００℃でバイアス電圧（±３．６Ｖ）を印加したときのものである。図８は、横軸をドーパント濃度（ボロン濃度、インジウム濃度）とする対数表示のグラフを示しているが、一番左側の点はドーパント濃度が０％、つまり上部バリア層４２にドーパントをドーピングしなかった場合を表している。
【０１２４】
図８から、本実施形態のＭＩＭキャパシタは、上部バリア層４２のドーパント濃度に関係なく、第１の実施形態とは異なり、正バイアス印加時のリーク電流も低減されていることが分かる。これは、本実施形態の場合、下部電極と誘電体膜との間および上部電極と誘電体膜との間にそれぞれバリア層が設けられているからである。
【０１２５】
また、図８から、ドーパント濃度が０．０１％以上でリーク電流の低減効果が期待でき、そして、ドーパント濃度を０．１％以上にすることにより、ドーパント濃度が０％の場合（ノンドープの上部バリア層４２の場合）に比べて、リーク電流が半桁程度小さくなっていることがわかる。したがって、ドーパント濃度の下限は０．０１％以上が好ましく、より好ましくは０．１％以上である。
【０１２６】
本発明者は、ドーパントによるリーク電流の低減効果が見られるＭＩＭキャパシタ（ボロン濃度＝０．１％）と見られないＭＩＭキャパシタ（ボロン濃度＝０．００５％）、およびドーパント濃度が０％のＭＩＭキャパシタについて、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）の評価を８５℃で行った。その結果を表３に示す。
【０１２７】
【表３】
表３から、いずれのＭＩＭキャパシタも、通常のデバイスで保証を要求される１０年以上の寿命を達成しているが、上部バリア層４２にドーパントをドープすることにより、より長い寿命（高い信頼性）が実現できることがわかる。
【０１２９】
これは、シリコンに対してアクセプターとなるドーパントをバリア層４０，４２にドープすることにより、タンタルオキサイド膜４１中に熱処理などで比較的容易に形成されやすい酸素欠陥（ドナー）の影響を緩和することができたからである。
【０１３０】
なお、図８では、ドーパント濃度がある一定以上の高濃度値（４％）を超えたＭＩＭキャパシタは、逆に特性が悪化しているが、これはバリア層４０，４２中のＳｉＮ層またはＳｉＯＮ層の絶縁性が劣化したためと考えられる。また、１％を越えるとリーク電流が急激に増加することが分かる。以上のことから、ドーパント濃度の上限は４％以下が好ましく、より好ましくは１％以下である。
【０１３１】
また、図８および表２から、本実施形態のＭＩＭキャパシタのＴＣＣ、ＶＣＣ１、ＶＣＣ２は、ドーパント濃度に関係なく、第１の実施形態のそれらよりも改善され、特に、ＶＣＣ１の改善が顕著であることがわかる。その理由は、第１の実施形態では、タンタルオキサイド膜３２の成膜方法（スパッタ、ＣＶＤ）によって程度の差はあっても起こっていた、下部電極３１とタンタルオキサイド膜３２との反応が、本実施形態では下部バリア層４０により抑止されたためである。
【０１３２】
（第３の実施形態）
本実施形態のＭＩＭキャパシタが第２の実施形態と異なる点は、下部バリア層としてＳｉＯ層とＳｉＮ層との多層バリア層、上部バリア層としてＳｉＯＮ層の単層バリア層を用いたことにある。
【０１３３】
また、上部電極となる導電膜のエッチングマスクとして使用されるシリコン窒化膜として、スパッタ法により形成されたものを使用する。上記シリコン窒化膜のスパッタターゲットとしては、ボロンが０．１％ドープされたシリコンターゲットを使用する。このようなスパッタターゲットを使用することにより、ボロンのオートドーピングが行われる。これにより、スパッタターゲットにＲＦ重畳をすることが不要になるので、簡単なスパッタ装置を用いて、上記シリコン窒化膜を形成することができるようになる。
【０１３４】
以下、図９および図１０を参照しながら、本実施形態のＭＩＭキャパシタを含む半導体装置の製造方法について説明する。
【０１３５】
まず、図９（ａ）に示すように、ＭＯＳトランジスタ、素子分離領域および多層配線層を含むシリコン基板を周知のプロセスにより形成する。
【０１３６】
次に、図９（ｂ）に示すように、シリコン窒化膜２９上に、チタン膜３０、チタンナイトライド膜３１をスパッタ法により順次形成する。ここまでは第２の実施形態と同じである。
【０１３７】
次に、同図（ｂ）に示すように、チタンナイトライド膜３１上に、多層構造を有する厚さ２．４ｎｍの下部バリア層５０を反応性スパッタ法により形成する。
【０１３８】
下部バリア層５０は、厚さ２ｎｍのＳｉＮ層５０１ と、その上に設けられた厚さ０．４ｎｍのＳｉＯ層５０２ とを含む。
【０１３９】
下部バリア層５０の成膜条件は、以下の通りである。スパッタターゲットはボロンが０．１％ドープされたシリコンターゲット、成膜温度は３００℃、スパッタパワーは０．８ｋＷである。また、ＳｉＮ層５０１ のプロセスガスはＡｒとＮ２ との混合ガス、その流量比（Ａｒ／Ｎ２ ）は１．２０である。一方、ＳｉＯ層５０２ のプロセスガスはＡｒとＯ２ との混合ガス、流量比（Ａｒ／Ｏ２ ）は１．４である。
【０１４０】
次に、同図（ｂ）に示すように、下部バリア層５０上に厚さ３７ｎｍのタンタルオキサイド膜５１を反応性スパッタ法により形成する。
【０１４１】
タンタルオキサイド膜５１の成膜条件は以下の通りである。スパッタターゲットはタンタル金属ターゲット、スパッタ装置はＤＣタイプのもの、成膜温度は２００℃、プロセスガスはＡｒとＯ２ との混合ガス、Ａｒ／Ｏ２ 流量比は１．３、スパッタパワーは１．０ｋＷである。
【０１４２】
次に、同図（ｂ）に示すように、タンタルオキサイド膜５１上に、ＳｉＯＮを材料とする上部バリア層５２を反応性スパッタ法により形成する。
【０１４３】
上部バリア層５２の成膜条件は以下の通りである。スパッタターゲットはノンドープシリコンターゲット、成膜温度は３００℃、プロセスガスはＡｒとＯ２ とＮ２ との混合ガス、その流量比（Ａｒ：Ｏ２ ：Ｎ２ ）は１：０．１：１．５、スパッタパワーは０．８ｋＷである。
【０１４４】
上部バリア層５２の組成をＡＥＳで評価したところ、ＳｉＯ０．２ Ｎ０．８ であった。また、上部バリア層５２の誘電率は約６であった。
【０１４５】
上部バリア層５２は、タンタルオキサイド膜５１に直接コンタクトするので、タンタルオキサイド膜５１が劣化する恐れがある。タンタルオキサイド膜５１の劣化を招かないようにするためには、上部バリア層（ＳｉＯＮ層）５２中の酸素比を下げる必要がある。そのために、本実施形態では、上部バリア層５２を３００℃の加熱スパッタにより形成している。
【０１４６】
上部バリア層５２の膜厚は２．１ｎｍである。本実施形態のように、上部バリア層５２としてＳｉＯＮ層を用いる場合、ＳｉＯＮ層は単純な構造、つまり、較的厚い単層構造にすることができるという利点がある。
【０１４７】
次に、上部バリア層５２を形成したスパッタ装置内で、同図（ｂ）に示すように、上部バリア層５２上に上部電極となるチタンナイトライド膜５３をスパッタ法により形成し、その後、ＳｉＮ層５０１ と同じスパッタ条件で、チタンナイトライド膜５３上にシリコン窒化膜５４を形成する。上部バリア層５２とチタンナイトライド膜５３とは同じスパッタ装置内で連続的に形成される。
【０１４８】
ここで、従来技術のようにＭＩＭキャパシタ上にＰＥＣＶＤ法によりシリコン窒化膜を形成する場合、スパッタ装置内で下部電極／誘電体膜／上部電極を基板上に連続的に形成する。その後、一旦、ＰＥＣＶＤ装置内（真空チャンバー内）から基板を取り出し、改めてＰＥＣＶＤ装置内に基板を搬入して、シリコン窒化膜を成膜する。そのため、プロセス時間が長大になるという問題がある。
【０１４９】
これに対して、本実施形態の場合、上部バリア層５２を形成したスパッタ装置内で、チタンナイトライド膜５３、シリコン窒化膜５４を形成する。そのため、上部バリア層５２からシリコン窒化膜５４までの成膜工程を、同じスパッタ装置内で連続的に行えるので、プロセス時間を短縮することができる。
【０１５０】
次に、図９（ｃ）に示すように、シリコン窒化膜５４上にレジストパターン５５を形成し、レジストパターン５５をマスクにしてシリコン窒化膜５４をエッチングし、レジストパターン５５のパターンをシリコン窒化膜５４に転写する。この後、レジストパターン５５をアッシングにより除去する。
【０１５１】
次に、図９（ｄ）に示すように、シリコン窒化膜５４（ハードマスク）をマスクにして、チタンナイトライド膜５３を弗素系のエッチングガスを用いたＲＩＥプロセスによりエッチングし、所定形状の上部電極（チタンナイトライド膜）５３を得る。
【０１５２】
次に、図１０（ｅ）に示すように、シリコン窒化膜５４および上部バリア層５２上にレジストパターン５６を形成し、その後、レジストパターン５６をマスクにして上部バリア層５２、タンタルオキサイド膜５１、下部バリア層５０、チタンナイトライド膜３１、チタン膜３０をＲＩＥプロセスにより順次エッチングし、所定形状の上部バリア層５２、タンタルオキサイド膜５１、下部バリア層５０および下部電極３０，３１を得る。その後、レジストパターン５６をアッシングにより除去する。
【０１５３】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図１０（ｆ）に示すように、層間絶縁膜５７を基板の全面上に形成する工程、上部電極５３の引き出し電極５８１ および下部電極３１の引き出し電極５８２ を形成する工程、パッシベーション膜を形成する工程等の周知の工程が続く。
【０１５４】
層間絶縁膜５７には、通常、いわゆるｌｏｗ−ｋ膜と呼ばれる低誘電率の誘電体膜が使用される。図１１に、以上の製造工程を経て得られた本実施形態の半導体装置の断面図を示す。
【０１５５】
引き出し電極５８１ ，５８２ の具体的なプロセスは以下の通りである。まず、フォトリソグラフィプロセスおよびＲＩＥプロセスにより、層間絶縁膜５７、シリコン窒化膜５４、チタンナイトライド膜５３、上部バリア層５２、タンタルオキサイド膜５１、下部バリア層５０をエッチングして、上部電極５３および下部電極３１にそれぞれ連通する第１および第２のコンタクトホールを形成する。上記ＲＩＥプロセスでは、フッ素系のエッチングガスを用いる。
【０１５６】
次に、第１および第２のコンタクトホール内を埋め込むように、スパッタ法によりアルミニウム膜を基板の全面上に形成し、その後、上記アルミニウム膜をフォトリソグラフィプロセスおよびＲＩＥプロセスにより加工することにより、上記アルミニウム膜からなる引き出し電極５８１ ，５８２ が得られる。
【０１５７】
本実施形態でも、第１の実施形態と同様に、低リーク電流および高容量密度のＭＩＭキャパシタ（本実施形態のＭＩＭキャパシタの容量は、４．０ｆＦ／μｍ２ であった。）を容易に実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【０１５８】
本発明者は、比較例（ｒｅｆｅｒｅｎｃｅ）として、シリコン窒化膜５４を第１および第２の実施形態と同様にＰＥＣＶＤ法により形成したことを除いて、本実施形態と同じＭＩＭキャパシタを用意した。
【０１５９】
表４に、本実施形態のシリコン窒化膜５４（スパッタＳｉＮ）を用いたＭＩＭキャパシタおよび比較例のシリコン窒化膜（ＰＥＣＶＤ−ＳｉＮ）を用いたＭＩＭキャパシタのそれぞれについて、ＶＣＣ１、ＶＣＣ２およびＴＣＣの値、１００℃でバイアス電圧（±１．０Ｖ、±３．６Ｖ）を印加したときのリーク電流の値を示す。
【０１６０】
【表４】
表４から、本実施形態によれば、第２の実施形態と同様に、５０ｐｐｍ以下のＴＣＣ、ＶＣＣ１およびＶＣＣ２が得られていることがわかる。
【０１６２】
また、低バイアス電圧（±１．０Ｖ）の印加時のリーク電流について、比較例（ＰＥＣＶＤ−ＳｉＮ）と本実施形態（スパッタＳｉＮ）とを比較すると、比較例のリーク電流は第１の実施形態のそれと同等であるが、本実施形態のリーク電流は第１の実施形態よりも低減されていることがわかる。
【０１６３】
この結果は、以下のように説明することができる。ＰＥＣＶＤ−ＳｉＮは水素を含むため、その成膜時およびその後の熱工程（例えば、層間絶縁膜５７を形成する工程）において、タンタルオキサイド膜５１は水素ラジカルによって還元される。一方、スパッタＳｉＮは水素を含まないので、その成膜時およびその後の熱工程において、タンタルオキサイド膜５１は還元されない。このようにタンタルオキサイド膜５１の還元を防止できたことが、スパッタＳｉＮを用いた場合に、リーク電流が低減された理由であると考えられる。
【０１６４】
（第４の実施形態）
図１２は、本発明の第４の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図である。
【０１６５】
本実施形態のＭＩＭキャパシタが、これまで説明した第１〜第３の実施形態と大きく異なる点は、下部電極として、多層配線層の最上層に形成されたＣｕ−ＤＤ配線を利用することにある。チタンナイトライドおよびタンタルナイトライドよりも抵抗が低い銅を下部電極の材料として用いることにより、回路のＱ値を容易に大きくすることができ、かつ、露光工程の回数を少なくすることができる。
【０１６６】
まず、図１２（ａ）に示すように、ＭＯＳトランジスタ、素子分離領域、多層配線層を含むシリコン基板を周知のプロセスにより形成する。ここまでは第１の実施形態と同じである。ただし、多層配線層内の少なくとも最上層に形成されたＤＤ配線の材料は銅である。本実施形態の場合、多層配線層の最上層のＤＤ配線２８の一部は、ＭＩＭキャパシタの下部電極を兼ねている。図では、下部電極を兼ねる部分のＤＤ配線を参照符号２８ａで示してある。
【０１６７】
次に、図１２（ｂ）に示すように、上記多層配線層上に、ＳｉＯＮ層６０２ （膜厚：１ｎｍ）／ＳｉＮ層６０１ （膜厚：２ｎｍ）の多層構造を含む下部バリア層６０、タンタルオキサイド膜（膜厚：３７ｎｍ）６１、ＳｉＮ層６２２ （膜厚：２ｎｍ）／ＳｉＯＮバリア層６２１ （膜厚：１ｎｍ）の多層構造を含む上部バリア層６２を順次形成する。
【０１６８】
下部バリア層６０、タンタルオキサイド膜６１および上部バリア層６２の形成方法は、それぞれ、第２の実施形態の下部バリア層４０、タンタルオキサイド膜４１および上部バリア層４２のそれらと同じである。ただし、スパッタターゲットおよびスパッタ装置に関しては、第３の実施形態と同様に、ボロン等のドーパントがドープされたシリコンターゲットおよびＤＣタイプのスパッタ装置を用いる。
【０１６９】
続けて、上記ＤＣスパッタ装置内で、スパッタ法により、同図（ｂ）に示すように、上部バリア層６２上に上部電極となるチタンナイトライド膜６３、マスクとして使用するシリコン窒化膜６４を順次堆積する。上部バリア層６２、チタンナイトライド膜６３およびシリコン窒化膜６４は同じスパッタ装置内で連続的に形成される。
【０１７０】
次に、図１２（ｃ）に示すように、シリコン窒化膜６４上にレジストパターン６５を形成し、レジストパターン６５をマスクにしてシリコン窒化膜６４をエッチングし、レジストパターン６５のパターンをシリコン窒化膜６４に転写する。
ここで、レジストパターン６５は、エッチングされたシリコン窒化膜６４がＤＤ配線２８ａよりも大きくなるものが使用される。すなわち、本実施形態では、上部電極が下部電極よりも大きいＭＩＭキャパシタを形成する。
【０１７１】
次に、同図（ｃ）に示すように、レジストパターン６５およびシリコン窒化膜６４をマスクにして、チタンナイトライド膜６３、上部バリア層６２、タンタルオキサイド膜６１および下部バリア層６０をエッチングし、所定形状の上部電極６３、上部バリア層６２およびタンタルオキサイド膜６１および下部バリア層６０を得る。
【０１７２】
このとき、レジストパターン６５はエッチングの最中に消滅し、その後はシリコン窒化膜６４をマスクにしてエッチングが進む。また、レジストパターン６５をアッシングにより除去してから、シリコン窒化膜６４をマスクにして、エッチングを行っても構わない。
【０１７３】
以上の工程で、ＭＩＭキャパシタの基本構造は完成する。その後、図１２（ｅ）に示すように、層間絶縁膜６６を基板全面上に形成する工程、上部電極６３の引き出し電極６７を形成する工程、パッシベーション膜を形成する工程等の周知の工程が続く。
【０１７４】
層間絶縁膜６６には、通常、いわゆるｌｏｗ−ｋ膜と呼ばれる低誘電率の誘電体膜が使用される。図１３に、以上の製造工程を経て得られた本実施形態の半導体装置の断面図を示す。
【０１７５】
第１〜第３の実施形態では、下部電極の引き出し電極を形成するために、下部電極に連通するコンタクトホールを形成する必要がある。そのため、誘電体膜（タンタルオキサイド膜）のエッチングが不可欠である。この種の誘電体膜のエッチングは容易ではない。
【０１７６】
これに対して、本実施形態の場合、多層配線層のＤＤ配線２８ａが下部電極を兼ねているので、下部電極に連通するコンタクトホールを形成する必要はなく、誘電体膜（タンタルオキサイド膜）のエッチングは不要である。
【０１７７】
上部電極６３に連結するコンタクトホールは、シリコン窒化膜６４、層間絶縁膜６６をエッチングすることにより形成される。シリコン窒化膜６４、層間絶縁膜６６のエッチングは容易に行える。したがって、本実施形態には、引き出し電極の形成工程のエッチングプロセスが簡単になるという利点がある。
【０１７８】
また、本実施形態では、第１の実施形態のレジストパターン３６、第２の実施形態のレジストパターン４５および第３の実施形態のレジストパターン５５に相当するレジストパターンを用いたエッチング工程はない。したがって、本実施形態の場合、ＭＩＭキャパシタの形成に必要なリソグラフィプロセスおよびエッチングプロセスは、第１〜第３の実施形態に比べて、１回少ない３回で済む。
【０１７９】
本実施形態でも、第１の実施形態と同様に、低リーク電流および高容量密度のＭＩＭキャパシタ（本実施形態のＭＩＭキャパシタの容量は、４．０ｆＦ／μｍ２ であった。）を容易に実現できるようになる。これにより、今後あらゆる機器に搭載されると予想されるＲＦ混載ＬＳＩチップの面積を小さくでき、ひいては上記機器の小型化を実現することが可能になる。
【０１８０】
本実施形態のＭＩＭキャパシタも、第２の実施形態と同様に、良好なＴＣＣ、ＶＣＣ１、ＶＣＣ２およびリーク電流の値が得られた。しかも、本実施形態のＭＩＭキャパシタを用いた回路のＱ値は、第２の実施形態のＭＩＭキャパシタを用いた回路のＱ値の約２倍であることが確認された。本実施形態のＭＩＭキャパシタを用いることで、良好なＱ値が得られた理由は、本実施形態では下部電極に低抵抗な（ＤＤ配線）２８ａが用いられているからである。
【０１８１】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、下部電極として、チタン膜とチタンナイトライド膜との多層膜を使用したが、その代わりに、チタン膜、タングステンナイトライド膜、タンタルナイトライド膜等の金属を含む単層導電膜、あるいはチタンナイトライド膜／ＡｌＣｕ膜／チタンナイトライド膜等の金属を含む多層導電膜も使用することが可能である。
【０１８２】
また、上記実施形態では、上部電極として、チタンナイトライド膜を使用したが、その代わりに、上述した下部電極の場合と同様の導電膜を使用することが可能である。
【０１８３】
さらに、上記実施形態では、誘電体膜として、タンタルオキサイド膜を使用したが、その代わりに、ニオブオキサイド膜を用いても構わない。
【０１８４】
さらに、上記実施形態では、バリア層として、ＳｉＮ層とＳｉＯ層との２層バリア層またはＳｉＮ層とＳｉＯＮ層との２層バリア層を使用したが、図１４に示すように、ＳｉＮ層７０とＳｉＯＮ層７１とＳｉＯ層７２との３層バリア層を使用しても構わない。図１４（ａ）は下層（下部電極側）のバリア層、図１４（ｂ）は上層（上部電極側）のバリア層を示している。さらに、４層以上の多層バリア層も使用しても構わない。
【０１８５】
上部バリア層および下部バリア層が３層バリア層でも構わないし、上部バリア層および下部バリア層の一方だけが３層バリア層でも構わない。後者の場合、上部バリア層または下部バリア層は、上述したいずれの構造のバリア層も使用可能である。
【０１８６】
このような多層バリア層を使用しても上記実施形態と同様の効果が得られ、さらに以下に説明するような新しい効果も得ることができる。すなわち、バリア層の厚さ方向の組成（Ｓｉ、Ｎ、Ｏ）が段階的に変化するので、バリア層（例えば特にＳｉＮ層７０、ＳｉＯ層７２）は熱処理に対して安定するという効果が得られる。
【０１８７】
上記実施形態の下部バリア層は、少なくとも下部電極と接する側の部分に窒素を含み、少なくとも誘電体膜と接する側の部分に酸素を含む、シリコン、酸素および窒素を含む絶縁層であったが、少なくとも誘電体膜と接する側の部分に酸素を含む、シリコンおよび酸素を含む絶縁層（窒素は含まない。）であっても構わない。さらに、少なくとも下部電極と接する側の部分に窒素を含む、シリコンおよび窒素を含む絶縁層（酸素は含まない。）であっても構わない。これらの絶縁層は単層でも多層でも構わない。
【０１８８】
上記実施形態の上部バリア層は、少なくとも上部電極と接する側の部分に窒素を含み、かつ、少なくとも誘電体膜と接する側の部分に酸素を含む、シリコン、酸素および窒素を含む絶縁層であったが、少なくとも誘電体膜と接する側の部分に酸素を含む、シリコンおよび酸素を含む絶縁層（窒素は含まない。）であっても構わない。さらに、少なくとも上部電極と接する側の部分に窒素を含む、シリコンおよび窒素を含む絶縁層（酸素は含まない。）であっても構わない。これらの絶縁層も単層でも多層でも構わない。
【０１８９】
さらにまた、上記実施形態では、シリコン基板を用いたが、その代わりに、ＳＯＩ基板、ＳｉＧｅ基板、歪みシリコン基板を用いても構わない。
【０１９０】
そして、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１９１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１９２】
【発明の効果】
以上詳説したように本発明によれば、ＭＩＭキャパシタの容量密度の増加を容易に図れる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図２】図１に続く同ＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図３】本発明の第１の実施形態に係るＭＩＭキャパシタを含む半導体装置を示す断面図
【図４】比較例１〜５のＭＩＭキャパシタを示す断面図
【図５】本発明の第２の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図６】図５に続く同ＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図７】本発明の第２の実施形態に係るＭＩＭキャパシタを含む半導体装置を示す断面図
【図８】第２の実施形態のＭＩＭキャパシタの容量変化率およびリーク電流の上部バリア層２のドーパント濃度依存性を示す特性図
【図９】本発明の第３の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図１０】ＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図１１】本発明の第３の実施形態に係るＭＩＭキャパシタを含む半導体装置を示す断面図
【図１２】本発明の第４の実施形態に係るＭＩＭキャパシタを含む半導体装置の製造工程を示す断面図
【図１３】本発明の第４の実施形態に係るＭＩＭキャパシタを含む半導体装置を示す断面図
【図１４】本発明の他の実施形態に係るＭＩＭキャパシタのバリア層を示す断面図
【符号の説明】
１１…シリコン基板、１２…素子分離領域、１３…ゲート電極部、１４…ソース／ドレイン領域、１５…層間絶縁膜、１６…プラグ、１７…シリコン窒化膜、１８…層間絶縁膜、１９…バリアメタル膜、２０…ＤＤ配線、２１…シリコン窒化膜、２２…層間絶縁膜、２３…バリアメタル膜、２４…ＤＤ配線、２５…シリコン窒化膜、２６…層間絶縁膜、２７…バリアメタル膜、２８…ＤＤ配線、２９…シリコン窒化膜、３０…下部電極（チタン膜）、３１…下部電極（チタンナイトライド膜）、３２…タンタルオキサイド膜、３３…上部バリア層、３３１ …ＳｉＯ層、３３２ …ＳｉＮ層、３４…上部電極（チタンナイトライド膜）、３５…シリコン窒化膜、３６…レジストパターン、３７…レジストパターン、３８…層間絶縁膜、３９１ ，３９２ …引き出し電極、４０…下部バリア層、４０１ …ＳｉＮ層、４０２ …ＳｉＯＮ層、４１…タンタルオキサイド膜、４２…上部バリア層、４２１ …ＳｉＯＮ層、４２２ …ＳｉＮ層、４３…チタンナイトライド膜、４４…シリコン窒化膜、４５，４６…レジストパターン、４７…層間絶縁膜、４８１ ，４８２ …引き出し電極、５０…下部バリア層、５０１ …ＳｉＮ層、５０２ …ＳｉＯ層、５１…タンタルオキサイド膜、５２…上部バリア層、５３…チタンナイトライド膜、５４…シリコン窒化膜、５５，５６…レジストパターン、５７…層間絶縁膜、５８１ ，５８２ …引き出し電極、６０…下部バリア層、６０１ …ＳｉＮ層、６０２ …ＳｉＯＮ層、６１…タンタルオキサイド膜、６２…上部バリア層、６２１ …ＳｉＯＮ層、６２２ …ＳｉＮ層、６３…上部電極、６４…シリコン窒化膜、６５…レジストパターン、６６…層間絶縁膜、６７…引き出し電極、７０…ＳｉＯ層、７１…ＳｉＯＮ層、７２…ＳｉＮ層。
Claims (16)
- 半導体基板と、
前記半導体基板の上方に設けられたキャパシタとを備え、
前記キャパシタは、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、前記下部電極と前記誘電体膜との間に設けられた下部バリア層および前記上部電極と前記誘電体膜との間に設けられた上部バリア層の少なくとも一方を備え、
前記下部バリア層および前記上部バリア層は、シリコンおよび酸素を含む絶縁層であり、かつ、少なくとも前記誘電体膜と接する側の部分に前記酸素を含むことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の上方に設けられたキャパシタとを備え、
前記キャパシタは、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、前記下部電極と前記誘電体膜との間に設けられた下部バリア層および前記上部電極と前記誘電体膜との間に設けられた上部バリア層の少なくとも一方を備え、
前記下部バリア層は、シリコンおよび窒素を含む絶縁層であり、かつ、少なくとも前記下部電極と接する側の部分に前記窒素を含み、
前記上部バリア層は、シリコンおよび窒素を含む絶縁層であり、かつ、少なくとも前記上部電極と接する側の部分に前記窒素を含むことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の上方に設けられたキャパシタとを備え、
前記キャパシタは、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、前記下部電極と前記誘電体膜との間に設けられた下部バリア層および前記上部電極と前記誘電体膜との間に設けられた上部バリア層の少なくとも一方を備え、
前記下部バリア層は、シリコン、酸素および窒素を含む絶縁層であり、少なくとも前記下部電極と接する側の部分に前記窒素を含み、かつ、少なくとも前記誘電体膜と接する側の部分に前記酸素を含み、
前記上部バリア層は、シリコン、酸素および窒素を含む絶縁層であり、少なくとも前記上部電極と接する側の部分に前記窒素を含み、かつ、少なくとも前記誘電体膜と接する側の部分に前記酸素を含むことを特徴とする半導体装置。 - 前記下部バリア層および前記上部バリア層は、シリコン、窒素および酸素を含む単層バリア層であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
- 前記下部バリア層および前記上部バリア層は、シリコンおよび窒素を含む絶縁層と、シリコンおよび酸素を含む絶縁層とを備えた多層バリア層、またはシリコンおよび窒素を含む絶縁層と、シリコンおよび酸素を含む絶縁層と、これらの絶縁層の間に設けられ、シリコン、窒素および酸素を含む絶縁層とを備えた多層バリア層であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
- 前記下部バリア層および前記上部バリア層は、不純物を含むことを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
- 前記不純物はボロンまたはインジウムであり、かつ、その濃度は０．０１％以上４％以下であることを特徴とする請求項６に記載の半導体装置。
- 前記不純物はボロンまたはインジウムであり、かつ、その濃度は０．１％以上１％以下であることを特徴とする請求項６に記載の半導体装置。
- 前記金属は、チタンまたはタンタルであることを特徴する請求項１ないし８のいずれか１項に記載の半導体装置。
- 半導体基板を用意する工程と、
前記半導体基板の上方に、金属を含む下部電極、タンタルオキサイドまたはニオブオキサイドを含む誘電体膜および金属を含む上部電極を備え、かつ、下部バリア層および上部バリア層の少なくとも一方を備えたキャパシタを形成する工程とを有し、
前記キャパシタを形成する工程は、前記下部電極となる前記金属を含む第１の導電膜を形成する工程と、
前記第１の導電膜と直接または前記下部バリア層を介してコンタクトする前記誘電体膜を形成する工程と、
前記誘電体膜と直接または前記上部バリア層を介してコンタクトし、前記上部電極となる前記金属を含む第２の導電膜を形成する工程とを有し、
前記上部バリア層を形成する工程は、シリコンを含むスパッタターゲットを用い、酸素を含む雰囲気中での反応性スパッタ法により、シリコンおよび酸素を含む第１の上部絶縁層を前記誘電体膜上に形成する工程と、前記スパッタターゲットを用い、前記酸素を窒素に換えた雰囲気中での反応性スパッタ法により、シリコンおよび窒素を含む第２の上部絶縁層を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記スパッタターゲットを用い、窒素および酸素を含む雰囲気中での反応性スパッタ法により、シリコン、窒素および酸素を含む第３の上部絶縁層を前記第１の上部絶縁層上に形成する工程をさらに有し、かつ、前記第２の上部絶縁層を前記第３の上部絶縁層上に形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
- 前記下部バリア層を形成する工程は、シリコンを含むスパッタターゲットを用い、窒素を含む雰囲気中での反応性スパッタ法により、シリコンおよび窒素を含む下部絶縁層を前記下部電極上に形成する工程と、前記下部絶縁層の表面を酸化する工程とを含むことを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
- 前記下部絶縁層の表面を酸化する工程は、前記誘電体膜を形成する工程であることを特徴とする請求項１２に記載の半導体装置の製造方法。
- 前記下部バリア層を形成する工程は、シリコンを含むスパッタターゲットを用い、窒素を含む雰囲気中での反応性スパッタ法により、シリコンおよび窒素を含む第１の下部絶縁層を前記下部電極上に形成する工程と、前記スパッタターゲットを用い、前記窒素を酸素に換えた雰囲気中での反応性スパッタ法により、シリコンおよび酸素を含む第２の下部絶縁層を形成する工程とを含むことを特徴とする請求項１０ないし１３のいずれか１項に記載の半導体装置の製造方法。
- 前記スパッタターゲットを用い、窒素および酸素を含む雰囲気中での反応性スパッタ法により、シリコン、窒素および酸素を含む第３の下部絶縁層を前記第１の下部絶縁層上に形成する工程をさらに有し、かつ、前記第２の下部絶縁層を前記第３の下部絶縁層上に形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
- シリコンを含むスパッタターゲットを用い、窒素を含む雰囲気中での反応性スパッタ法により、シリコンおよび窒素を含む絶縁膜を前記第２の導電膜上に形成する工程と、前記絶縁膜を加工してマスクを形成する工程と、前記マスクを用いて前記第２の導電膜をエッチングし、前記上部電極を形成する工程とをさらに有することを特徴とする請求項１０ないし１５のいずれか１項に記載の半導体装置の製造方法。
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