CN1612273A - 薄膜电容器、薄膜电容器内置型高密度组装衬底、及薄膜电容器的制造方法 - Google Patents

薄膜电容器、薄膜电容器内置型高密度组装衬底、及薄膜电容器的制造方法 Download PDF

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Abstract

本发明提供不损害高密度组装衬底的电特性和尺寸特性，可内置在衬底内、并且具有充分的电容的薄膜电容器、薄膜电容器内置型高密度组装衬底、以及薄膜电容器的制造方法。制造下述结构的薄膜电容器，作为半导体布线板的内置用无源部件使用：至少具有高介电层和从上下夹住它的上部电极层和下部电极层而构成，上述上部和下部电极层的触点部引出到上述上部电极之上，上述高介电层的膜厚为200nm－50nm。

Description

薄膜电容器、薄膜电容器内置型高密度组装衬底、 及薄膜电容器的制造方法
技术领域
本发明涉及对通过将无源部件(L(电感器、线圈)、C(电容器(condenser)、电容器(capacitor))、R(电阻器))和有源部件(IC(半导体))等电子器件内置一体化而可谋求印刷衬底的小型化和高密度化的电子部件内置型高密度组装衬底的实现非常适合的、薄膜电容器、薄膜电容器内置型高密度组装衬底、以及薄膜电容器的制造方法。
背景技术
众所周知，近年多层印刷布线板其回路的微细化、多层化进展，并进行着印刷衬底的小型化和高密度化。对于这样的多层印刷布线板，在表面外带连接IC等有源部件和电容器或电阻器(resistor)等所需要的无源部件，构成所需要的印刷衬底(多层印刷布线板)。
近年，伴随便携电话和PDA、数字AV设备等的小型化、高功能化，使印刷衬底小型化和高密度化的要求越来越高，为了多层印刷布线板的进一步的高密度组装，希望实现在多层印刷布线板中埋入上述IC等有源部件或无源部件的系统组装(SiP；system·in·package)。
现在，由于技术革新，不断提供着在一个组装衬底上搭载好几个有源部件的制品(SiP)。另外，用于将有源部件或无源部件埋入作为组装衬底的印刷布线板之中的研究也很盛行。这样，可预想：通过使好几个电子部件内置于多层印刷布线板中制成高密度组装衬底，印刷衬底的进一步的小型化和高密度化变得可能。这种对SiP的进一步高密度组装化的要求越来越强。
作为成为对象的无源部件之中的一种，可列举出旁路电容器和去藕电容器等各种电容器，如果在组装衬底中可内置此电容器，则没有比这更有益的。之所以这么说是因为电容器与电阻器一起在电子电路中是必需的元件，被多个使用。另外，旁路电容器等是为消除数字IC的电源产生的噪声而使用的，因此需要配置在IC芯片的电源管脚(pin)附近，因此，当外带时，在组装衬底上的安装位置受到限定，进而，也损害高密度组装衬底的设计的自由度。如果能够将以此旁路电容器为首的电容器部件节省空间化，特别是薄膜化，并内置于组装衬底中，则不仅能够消除上述问题，也有利于提高电路特性。可是，现在，还不能将电容器薄膜化到适应组装衬底的布线尺寸的程度，未实现电容器在组装衬底中的内置。
特别是如旁路电容器那样需要高电容的电容器的场合，从电容率大的情况出发，大多使用铁电材料。这是因为此时介电损耗的影响不太大。一般，铁电物质介电损耗大，在高频用途上存在特性的问题，因此大多利用一边抑制电容率一边改善高频特性的方法。
关于电容器的尺寸，例举上述旁路电容器为例更具体地说明。作为此电容器，使用通过丝网印刷法层叠陶瓷电介质和银系电极并进行烧结得到的电容器(非专利文献1)。这样，此电容器由于使用丝网印刷法制造，因此其1层的厚度为数μm，为了确保必需的电容，需要叠层化。因此，作为整体的厚度，达到毫米级。
这是因为为了增大电容器的电容，将电介质膜薄膜化或扩大电介质膜的表面积中的任意一种方法是必需的，但采用丝网印刷法形成的陶瓷电介质(膜)如上所述薄膜化困难，因此需要通过叠层化确保表面积。
[非专利文献1]IEEE ISAF 2000(“Proceedings of the 200012thIEEE International Symposium on Applications of Ferroelectrics”Honolulu，Hawaii U.S.A July 21-August 2，2000)预稿集Volume IIpp.821-824
发明内容
图1是表示假想在高密度组装衬底的绝缘衬底1的层间绝缘层2中可内置作为有源部件的IC芯片3、作为无源部件的电阻4和电容器5，将这些电子部件组入布线中，构成所希望的电子电路的场合的高密度组装衬底的截面结构的图。作为这样的结构中的电容器5，当使用上述现在的叠层陶瓷电容器时，其他部件是数十微米等级的厚度，与此相比，现在的叠层陶瓷电容器的厚度是毫米等级，因此不能够埋入到组装衬底的叠层结构之中。当要强行地埋入时，需要只有电容器的部分弄瘪下方的衬底，并且提高通路(ビア)，扩大上层布线层和下层布线层的间隔，不仅阻碍了组装衬底的薄层化，而且得不到在技术上在成本上能够满足的产品。特别是需要配置在IC芯片的电源管脚旁的旁路电容器成为大的制约。
本发明是鉴于上述情况而完成的，其课题在于，提供不会损害组装衬底的电特性和尺寸特性、可内置在衬底内、并且具有充分的电容的薄膜电容器、薄膜电容器内置型高密度组装衬底、以及薄膜电容器的制造方法。
为了解决上述课题，本发明的薄膜电容器的特征在于，是可内置于组装衬底的薄膜电容器，里面存在用高介电层和从上下夹住它的上部电极层和下部电极层构成的高介电电容器(capacitor)。
另外，本发明的薄膜电容器的特征在于，具有下述结构：在由依次层叠了下部电极层、高介电层、和上部电极层的结构构成的叠层体之上还进一步层叠了1个以上由高介电层和电极层构成的叠层体。
另外，本发明的薄膜电容器内置型高密度组装衬底的特征在于，是至少1层布线层被绝缘层包围而层叠，并且上述布线层的一部分上连接着作为无源部件的薄膜电容器的薄膜电容器内置型高密度组装衬底，其中，上述薄膜电容器至少由上述高介电电容器(capacitor)构成。
另外，本发明的薄膜电容器的制造方法的特征在于，具有下述工序：在支撑衬底的上部形成高介电电容器(capacitor)后，将该支撑衬底的背面化学机械抛光(Chemical and Mechanical Polishing；以下叫做“CMP”。)，即进行机械和/或化学抛光从而使之薄膜化。
作为实现此目的的支撑衬底，未必限定于硅衬底，对于例如石英衬底、氧化镁、蓝宝石、氧化铝等在制造工序中对温度环境耐热，并可通过背面抛光等进行薄化加工的衬底也可利用。
另外，本发明的薄膜电容器如上所述可内置在组装衬底中，但也可以根据要求，不内置于组装衬底，利用线结合技术等将该薄膜电容器与印刷衬底等组装衬底表面连接。
在上述本发明构成中，上述薄膜电容器优选机械抛光其支撑衬底从而使之薄化，接着根据需要进行化学抛光，从而进一步使之薄化，由此薄化成可内置于上述高密度组装衬底中。
另外，作为上述高介电层的膜厚，为了有随着膜厚变薄电荷容量变大，另一方面漏电流增大的倾向，因此优选设定在200nm-50nm左右。当超过200nm时，难以确保必要的电容，当薄化成50nm以下时，漏电流增大，存在作为高介电的特性变得不稳定的倾向。
作为构成上述上部电极层和下部电极层的材料，没有特别限制，可利用作为高介电或铁电电容器(capacitor)用的电极材料公知的材料。例如，列举出Au、Ag、Co、Ni、Cr、Ta、Ti、Pt、Ir、Ru、Re等金属或其合金、以及导电性的金属氧化物等。在这些电极材料之中，铂(Pt)能够提高电容器电容，故优选。但是，由于铂(Pt)反应性低，并容易剥离，因此在使用Pt作为下部电极层形成用材料，并将它层叠在二氧化硅类绝缘膜等底层(膜)上的场合，优选预先层叠作为粘附层的钽或钛等金属或其金属氧化物的膜。
作为填充上述绝缘层形成的第1和第2触点孔的导电材料，没有特别限定，可列举出铝(Al)和铜(Cu)等。在电阻低的点优选铜。根据导电材料的种类，为了保护电极材料，或为了防止层间绝缘膜的绝缘特性劣化，优选在填充该导电材料之前，在触点孔的内表面形成TiN或TaN等导电性阻挡膜。另外，也优选在形成该导电材料之际，形成用于形成隆起块的垫。
作为用于形成上述高介电层的高介电材料，可利用现有知道的铁电材料、顺电材料。
作为上述铁电材料，例如CaTiO3、BaTiO3、SrTiO3、Bi2TiO5、Bi4Ti3O12、La2TiO5、CeTiO4、PbTiO3、ZrTiO3等钛酸盐类材料，BaSnO3、SrSnO3、PbSnO3等锡酸盐类材料，BaZrO3、CaZrO3、Bi4Zr3O12等锆酸盐类材料，MgNbO3、CaNbO3、SrNbO3、BaNbO3、PbNbO3等铌酸盐类材料，LiTaO3、BaTaO3、SrTaO3、CaTaO3、MgTaO3、SrBi2Ta2O9等钽酸盐类材料，Bi3TiNbO9、PbBi2Nb2O9、Bi4Ti3O12、Bi2SrTa2O9、Bi2SrNb2O9、Sr2Bi4Ti5O18、Ba2Bi4Ti5O18等铋层状类材料等。
作为上述顺电材料，例如BaxSr1-xTiO3(0≤x≤1)表示的BST系材料、SrTiO3表示的STO系材料、以及在这些材料中适宜配合其他金属元素等的材料等。另外，对于它们的基本组成，根据需要，将金属的一部分置换成其他金属元素的、例如Pb(Zr，Ti)O3、(Bi，La)TiO5等的组合物也可利用。另外，还能够利用在这些材料中配合用于移动居里点的移动或减压、还原防止材料等得到的物质。
特别是在电容器(capacitor)的用途上，绝缘性高是重要的，因此实际的组成也能够从化学计量组成比率偏移进行使用，也可以组合使用更多的金属氧化物。
在上述电介质材料之中，SBT(SrBi2Ta2O9)是作为铁电材料在铁电存储器等中的应用被研讨的材料，但显示铁电特性的结构的Bi层状结构，用溶胶·凝胶法形成时，为非晶性，其后，在热处理中，经由具有萤石结构的微晶的集合体，变成铋层状结构。
作为本发明的高介电材料，也能够利用此萤石结构的微晶。该萤石结构的微晶是顺电物质，作为电容率70-100的电介质工作。另外，由于是微晶的集合体，因此具有漏电流被抑制得低的效果。
在以上例举的电介质材料之中，优选电容率为100以上的高介电材料。通过使之为100以上，即使小的表面积，也能够争取高电容，因此可使高电容的薄膜电容器非常地小型化，适于内置于高密度组装衬底中。
另外，为了使之能够对应于数字IC等高频IC或时钟脉冲数高的芯片，优选是高频特性好的高介电材料。另外，所说的高频特性好表示是在高频带的电容率的降低率低、介电损耗少、以及频率依赖性少的电介质材料。
另外，在与数字IC的电源附和的噪声成为问题的场合，也需要是能够有效消除该噪声的电介质材料。在铁电物质等中，电容率大但介电损耗等大、不面向高频用途的材料也多，可是，它们在需要高的电容的场合是有用的材料。作为这样的材料的用途，是在IC等的电源稳定化等中使用的情况，由于电容大优先，因此适用于这样的目的。
这样，作为优选的电容率、高频特性、和对噪声去除效果优异的高介电材料，例如BaxSr1-xTiO3(0≤x≤1)表示的BST系材料(电容率＝600左右)、SrTiO3表示的STO系材料(电容率＝300左右)、以及在这些材料中适宜配合其他金属元素等的材料等。
形成这些高介电材料的技术未特别限定，只要能够以50-200nm左右的薄膜形成即可。例如可采用涂敷法、CVD法、溅射法、电泳法、阳极氧化法、喷墨法等各种方法形成。
上述涂敷法，是使用在有机溶剂中溶解金属醇盐、金属羧酸盐、复合金属醇盐、金属醇盐的水解生成物等有机金属化合物、和根据需要配合的β-二酮或二醇等各种稳定剂、以及其他添加剂而成的溶液，将它涂敷在衬底上，形成电介质薄膜的方法。该手法非常简便，而且形成复合金属氧化物的场合的金属组成比的控制容易，在这方面为优选。
上述CVD法是直接气化有机金属化合物、或将有机溶剂溶液气化，使之层叠在衬底上的方法。适于形成保形被膜的场合，另外，对在低温烧成条件下的晶化膜的形成有效。
上述溅射法是在衬底上物理地层叠金属或金属氧化物的原料(靶)的方法。在已经具有溅射装置和靶的场合是实用的。
另外，上述电泳法和阳极氧化法通过简便的操作就能够形成被膜，上述喷墨法作为涂敷法的一种方法，在可期待降低涂敷液的消耗量的效果方面为优选。
本发明的薄膜电容器，优选能够利用例如特开平11-163273号公报、或其他公知文献中记载的电容器形成手段，在硅等支撑衬底上形成高介电电容器(capacitor)，其后，对所形成的高介电电容器(capacitor)的上部，实施一般的绝缘层的形成手段、利用了光刻蚀剂的触点孔形成手段、导电材料形成手段、以及隆起块形成手段之后，机械和/或化学抛光支撑衬底的背面，薄膜化直到达到150μm以下，优选100μm以下，更优选50μm以下。
另外，实际上为了提高耐环境性，在使支撑衬底薄膜化之前，希望进一步形成钝化膜。该钝化膜的形成例如可采用下述方法形成：在形成了垫的电容器(capacitor)结构体上采用溅射法形成150nm左右的作为PV(钝化)膜的粘附层的Ta氧化膜，在其之上采用CVD法形成850nm左右的作为PV膜的SiN膜，其后蚀刻去除垫上和周边部的PV膜，使垫部分露出的方法等。
因此，在垫部及其周边部以外，在最上层形成SiN膜等PV膜。通过形成该PV膜，抑制水分等的浸入，耐湿性提高，可以得到耐环境性高的电容器。
作为上述机械抛光手段，例如可利用采用金刚石磨料的抛光手段等，作为化学抛光手段，例如可利用使用氢氟酸、氢氟酸-硝酸混合液等酸溶液、KOH、KOH-K3Fe(CN)6混合液等碱性溶液等的手段。进行机械抛光之后，有时抛光面受到机械损伤，因此机械抛光后进行化学抛光去除该损伤部分也是优选的手段之一。
另外，将支撑衬底薄膜化的场合，特别是采用化学抛光将支撑衬底薄膜化的场合，优选在支撑衬底的上面(抛光面的相反一侧)设置耐蚀刻性高的被膜(层)。通过设置该被膜(层)，能够完全地去除支撑衬底，能够实现电容器的进一步薄膜化。作为这样的被膜(层)，可根据抛光方法的种类适宜选择，例如在采用上述酸溶液抛光的场合，是耐酸性的被膜(层)即可，在采用上述碱溶液进行抛光的场合，是耐碱性的被膜(层)即可。
作为这样的被膜(层)的例子，可列举出硅化物。对于该硅化物，例如如图2所示，作为支撑衬底使用硅衬底，在该硅衬底的上面(抛光面的相反一侧)预先形成可与硅形成硅化物的金属的层(例如Ni、Co等)，进行硅化物化所需要的处理(例如加热处理)，由此在硅衬底(支撑衬底)和金属的层之间能够形成硅化物的层(例如NiSi2、CoSi2等)。
然后，在形成了该硅化物层的衬底上，如图3所示，形成电容器(capacitor)之后(电容器(capacitor)的形成方法按照前述)，抛光硅衬底(支撑衬底)，完全去除，由此可得到最下层为硅化物层的薄膜电容器。
作为该耐蚀刻性高的被膜(层)，当选择导电性的材料时，也可将该被膜(层)作为下部电极层的一部分利用。此时，例如在硅衬底(支撑衬底)的上部按照上述形成硅化物层，在该硅化物层上形成下部电极层或者TiN等导电性阻挡膜(在形成该阻挡膜的场合，在该阻挡膜上形成下部电极层)，其后，按照上述依次形成高介电层、上部电极层等，形成了电容器之后，如上述那样，如果完全地去除硅衬底(支撑衬底)，则最下层的被膜(例如硅化物等导电性层)露出，它直接作为下部电极而起作用，因此能够制成上部电极和下部电极分别在一面形成的薄膜电容器。
完全地去除硅衬底(支撑衬底)之后，也可以在露出的该耐蚀刻性高的被膜(层)表面形成铜或镍等材料。通过形成该铜或镍等金属材料，能够提高在高密度组装衬底内形成的布线和该薄膜电容器的粘接性。
作为形成该铜或镍等金属材料的方法，没有特别限定，例如可利用电解电镀或无电解电镀法。
另外，作为完全地去除支撑衬底的其他方法，可利用下述方法：对下部电极的下层附加功能膜，利用其特性作为剥离层或停止层(stopper层)利用的方法。
此时不仅考虑在下部电极的正下方形成这些层，还考虑在与电极之间附加机械强度增加层或粘接层。例如通过在衬底和下部电极间设置添加了5质量％左右的P(磷)的硅酸磷(PSG)层或硅酸硼磷(BPSG)层，从而可以通过浸渍在氢氟酸中将此层溶解去除并薄膜化，与上部电容器部分分离。另外，与上述同样，当利用WO3、MoO3的层时，可以通过浸渍在碱中进行溶解。对于W、Mo等金属，可以用含有氧化剂的碱进行溶解剥离。
作为上述停止层，可列举用碱和氧化剂蚀刻去除硅支撑衬底的场合的蚀刻停止层，通过设置蚀刻停止层，能够只去除不需要的部分。通过设置Co、Ni、Pt等的硅化物层、向硅扩散了高浓度B(硼)的层作为这样的层，可用作蚀刻停止层。此时，与机械抛光的薄膜化并用更有效。
作为上述剥离层，可列举出碳酸盐金属化合物的层。可采用下述工序：形成该碳酸盐金属化合物的层，其他的工序同样进行之后，不抛光去除支撑衬底就加热衬底，利用碳酸盐金属化合物的 (M是二价金属的例子)等的反应，通过其二氧化碳气体的压力与支撑衬底剥离。
作为碳酸盐金属层的形成法的例子，在醇等溶剂中溶解金属醇盐或羧酸盐并涂敷干燥后，在二氧化碳气体存在下烧成，从而能够形成。
另外，作为上述剥离层，根据全部工序的最高温度可选择各种无机碳酸盐化合物。也就是说，选择具有比工序中使用的温度充分高的分解温度，发生、分解二氧化碳气体的温度处在不破坏元件自身的范围的物质。
在用涂敷法形成上述电介质层的场合，例如SrCO3(分解温度900℃)、CaCO3·MgCO3(分解温度700℃)等物质是合适的。
接着，将薄膜化的在支撑衬底上形成的各电容器、或者完全去除了支撑衬底的各电容器采用公知的切片技术切成各片，可作为独立的薄膜电容器得到。另外，作为其他方法，为了避免元件损伤，也可以先进行切片后再进行抛光工序。
使用倒装片技术将这样制造的薄膜电容器埋入到组装衬底的所需要的地方之后，适当重复布线、绝缘层的形成，从而可制造高密度组装衬底。
另外，在组装衬底上连接该薄膜电容器的场合，通过利用线结合技术等与其他的元件(部件)连接等，能够制造在表面组装了该薄膜电容器的衬底。
对于只具有一层高介电层的电容器(capacitor)，考虑到电容器的电容不足的情况。为了争取电容，按照上述使用电容率高的高介电材料、或减薄高介电层的膜厚的方法是有效的。可是，新开发电容率比已经存在的高介电材料更高的材料非常困难，同时减薄膜厚的方法也担心由于漏电流而损害电可靠性，因此无止境地薄膜化是困难的。
在这样的情况下，制成在由下部电极层、高介电层、以及上部电极层构成的第1叠层体之上进一步层叠一个以上由高介电层和电极层构成的第2叠层体的结构的电容器的方法是有效的。通过形成层叠一层以上高介电层的结构，能够争取电容器的电容。
该电容器(capacitor)例如能够通过下述方法形成：在上述第1叠层体之上形成高介电层后，形成氧化膜，使之覆盖电容器(capacitor)整体，对该氧化膜进行背面蚀刻(エツチバツク)处理直到上述高介电层露出为止，然后，在该高介电层上形成电极层，接着根据要求重复进行从上述高介电层的形成到电极层形成的工序。
通过利用上述背面蚀刻处理，高介电层露出的整个面平坦化，因此在接着的电极层形成时，能够精度良好地在高介电层上形成该电极层。该氧化膜例如能够采用使用p-TEOS的CVD法以300nm左右的膜厚形成。在该背面蚀刻带来的平坦化不充分的场合，优选采用CVD法形成2000nm左右氧化膜，实施CMP的平坦化处理后，进行背面蚀刻处理。
在上述背面蚀刻处理工序中，当在第二层的高介电层形成侧壁时，第一层和第二层短路的可能性变低，故优选。
另外，形成该叠层体的场合，有将多个电极层分别电连接的必要性，作为其方法提出下述方法，即利用光刻法整形成各电极层的一端分别交替地从高介电层伸出的形状，同时在全部形成叠层体后形成通路孔，在该通路孔内填埋导通性材料，在上部形成垫的方法；在同样地全部形成叠层体后在电容器(capacitor)上部形成垫，其后对该电容器(capacitor)的两侧面实施楔形蚀刻处理以使上述多个电极层的各自一端露出，或切割成片后，在该两侧面形成导通性材料，使之与上述垫电导通的方法。
在叠层体成为多层，通路孔的形成困难的场合，后者的方法有利。
以上特别地对于形成一个电容器(capacitor)，将它切割制成片而取出的情况进行了说明，但根据要求将电容器(capacitor)分割成2个以上，其后将分割了的电容器(capacitor)切割成片，作为一个片而取出也是有效的。
以下基于图33-35，对于将电容器(capacitor)分割成2个以上的场合的例子进行说明。
图33表示的是本发明的薄膜电容器的典型的截面图。
图34表示分割了的电容器的典型的截面图。在该图中，取出下部电极的通路(通路1)共通。
图35表示分割成4个的场合的电极的指导例。在图35中，在分割的中央形成取出下部电极的通路(通路2)，在分割的四角形成上部电极的通路(通路3)，形成共通的布线(布线4)，使之结合4个。
如旁路电容器那样，对于大电容的电容器，为了得到电容，片的面积变大。
在下部电极之上用溶胶·凝胶法形成电介质之际，进行热处理，但由于该电介质膜形成时的体积减少以及金属与陶瓷薄膜的热膨胀率的差异等，当面积大时有发生剥离等的可能性。因此，出于缓和受到的压力的目的，通过分割电容器(capacitor)，能够抑制发生这样的剥离的现象。
分割的形状不限于方形，也可以是将角弄圆的形状或圆形，为了抑制发生剥离的现象、缓和压力的目的，认为特别优选将角弄圆的形状或圆形。
另外，在本发明的其他方案中，在一个衬底之上形成一个以上的电介质电容器和一个以上的电阻体，将它分割成片，作为一个片取出也有效。
如图36所示，在形成电介质之后，通过反应性溅射，形成RuO2电阻体膜，通过使用氯系气体进行蚀刻，形成电阻体。其后，采用CVD法形成SiO2膜(也在电介质电容器(capacitor)上同时形成)，打开通路，在其中形成Pt，形成TiN阻挡层，在其上形成Al垫。
图37表示出截面图。表示在电介质电容器(capacitor)的旁边配置氧化钌电阻体的例子。也可以通过层间膜而层叠电介质电容器(capacitor)和电阻体。这样，通过在一个衬底上形成电介质电容器(capacitor)和电阻体，组装成本能够降低。如果增加在一个衬底上形成的电容器(capacitor)和电阻的数目，则可期待成本进一步降低。
发明效果
根据本发明，能够提供不损害组装衬底的电特性和尺寸特性、可内置在衬底内、并且具有充分的电容的薄膜电容器、薄膜电容器内置型高密度组装衬底、以及薄膜电容器的制造方法。
附图说明
图1是假定作为无源部件内置薄膜电容器的高密度组装衬底的截面构成图。
图2是用于说明在硅衬底上设置硅化物层的工序的叠层截面图。
图3是用于说明在硅衬底上设置硅化物层的工序的继上述图2的叠层截面图。
图4是使用合成例1配制的溶液形成的BST晶化膜的XRD测定结果。
图5是使用合成例2配制的溶液形成的STO晶化膜的XRD测定结果。
图6是使用合成例1配制的溶液形成的BST晶化膜的电容率测定结果。
图7是使用合成例1配制的溶液形成的BST晶化膜的损耗(tanδ)测定结果。
图8是用于说明本发明的第1实施例涉及的薄膜电容器的制造工序的叠层截面图。
图9是用于说明本发明的第1实施例涉及的薄膜电容器的制造工序的继上述图8的叠层截面图。
图10是用于说明本发明的第1实施例涉及的薄膜电容器的制造工序的继上述图9的叠层截面图。
图11是用于说明本发明的第1实施例涉及的薄膜电容器的制造工序的继上述图10的叠层截面图。
图12是用于说明本发明的第1实施例涉及的薄膜电容器的制造工序的继上述图11的叠层截面图。
图13是用于说明本发明的第1实施例涉及的薄膜电容器的制造工序的继上述图12的叠层截面图。
图14是本发明的第1实施例涉及的薄膜电容器的形成后的叠层截面图。
图15是本发明的第2实施例涉及的薄膜电容器的形成后的叠层截面图。
图16是本发明的第3实施例涉及的薄膜电容器的形成后的叠层截面图。
图17是用于说明本发明的第4实施例涉及的薄膜电容器的制造工序的叠层截面图。
图18是用于说明将本发明的第4实施例涉及的薄膜电容器组入高密度组装衬底的场合的触点(contact)构成的叠层截面图。
图19是用于说明本发明的第5实施例涉及的薄膜电容器的制造工序的叠层截面图。
图20是用于说明本发明的第7实施例涉及的薄膜电容器的制造工序的叠层截面图。
图21是用于说明本发明的第8实施例涉及的薄膜电容器的制造工序的叠层截面图。
图22是用于说明本发明的第9实施例涉及的薄膜电容器的制造工序的叠层截面图。
图23是用于说明本发明的第10实施例涉及的薄膜电容器的制造工序的叠层截面图。
图24是用于说明本发明的第11实施例涉及的薄膜电容器的制造工序的叠层截面图。
图25是用于说明本发明的第12实施例涉及的薄膜电容器的制造工序的叠层截面图。
图26是用于说明本发明的第13实施例涉及的薄膜电容器的制造工序的叠层截面图。
图27是用于说明本发明的第13实施例涉及的薄膜电容器的制造工序的叠层截面图。
图28是用于说明本发明的第13实施例涉及的薄膜电容器的制造工序的叠层截面图。
图29是用于说明本发明的第14实施例涉及的薄膜电容器的制造工序的叠层截面图。
图30是用于说明本发明的第14实施例涉及的薄膜电容器的制造工序的叠层截面图。
图31是用于说明本发明的第14实施例涉及的薄膜电容器的制造工序的叠层截面图。
图32是用于说明本发明的第14实施例涉及的薄膜电容器的制造工序的叠层截面图。
图33是通常的电容器(capacitor)的截面图。
图34是分割成2个的电容器(capacitor)的截面图。
图35是分割成4个的电容器(capacitor)的俯视图。
图36是混合搭载了电容器(capacitor)和电阻体的场合的俯视图。
图37是混合搭载了电容器(capacitor)和电阻体的场合的截面图。
图38是表示使用合成例3配制的溶液形成的SBT被膜的电容率测定结果的图。
图39是表示使用合成例3配制的溶液形成的SBT被膜的损耗(tanδ)测定结果的图。
图40是表示使用合成例3配制的溶液形成的SBT被膜的漏电流(A/cm2)测定结果的图。
符号说明
1  高密度组装衬底的绝缘衬底
2  层间绝缘层
3  IC芯片
4   电阻
5   电容器
10  硅晶片(绝缘衬底)
11  保护氧化膜
12  BPSG层
13  第1中间绝缘膜(下层)
14  氮膜(SiN)
15  第1中间绝缘膜(上层)
16  由TaOx构成的粘附层
17  下部铂电极层
18  BST晶化膜(高介电层)
18a 开口部
19  上部铂电极层
20  抗蚀剂膜
21  层间绝缘层
22  第1触点孔
23  第2触点孔
24  TiN阻挡膜
25  上部电极触点部
26  下部电极触点部
25a、26a  隆起块
27  铝垫
28  铜垫
29  铂膜
30  由TiO2构成的粘附层
31  由STO晶化膜构成的高介电层
32 TaN阻挡膜
33  上部电极触点部(铜)
34  下部电极触点部(铜)
35、36  通路
37  下部IrO2电极层
38  上部IrO2电极层
40、42、44、46、48  高介电层
41、43、45、47、49  铂电极
具体实施方式
以下通过实施例更详细地说明本发明，但以下实施例只不过是很好地说明本发明的示例，对本发明不能构成任何限定。
实施例
在以下的实施例中，制作了使用硅晶片(硅衬底)作为支撑衬底的薄膜电容器(capacitor)(薄膜电容器)。
(合成例1)
以下为BaxSr1-xTiO3(x＝0.6)形成用溶胶-凝胶涂敷液的合成例。
将用丙二醇一甲醚预先稀释成0.5mol/kg的浓度的异丙醇钡的溶液、以及同样预先用丙二醇一甲醚稀释成0.5mol/kg的异丙醇钛的溶液，按各1mol当量混合，搅拌30分钟使之均匀。
其次，将用丙二醇一甲醚将纯水稀释成重量比20倍的溶液，在搅拌下，滴加到上述钡·钛混合溶液中，搅拌1小时。滴加量是钡和钛合计摩尔数的3.5倍摩尔的H2O当量分。通过调节最初加入的丙二醇一甲醚的量，使BaTiO3换算浓度达到0.15mol/kg。由以上步骤先得到BaTiO3溶液(以下记为BTO液)。
使用0.5mol/kg浓度的异丙醇锶溶液代替上述0.5mol/kg浓度的异丙醇钡溶液，除此以外，采用与上述BTO液同样的方法，得到SrTiO3换算浓度为0.15mol/kg的SrTiO3溶液(以下记为STO液)。
其次，将上述BTO液和STO液以重量比6∶4的比例混合，搅拌1小时。由此得到氧化物固体成分3.2wt％的BaxSr1-xTiO3(x＝0.6)形成用溶胶-凝胶涂敷液。
(合成例2)
采用上述合成例1中记载的方法得到SrTiO3换算浓度为0.15mol/kg的SrTiO3溶液(以下记为STO液)。
(合成例3)
采用以下记载的方法得到SrBi2Ta2O9溶液(以下记为SBT液)。
使乙醇钽2mol当量、丁醇铋2.1mol当量、异丙醇锶0.9mol当量与丙二醇一甲醚混合。为了使之均匀混合，在室温下搅拌2小时。接着，添加乙酰乙酸乙酯3摩尔，在80℃进行加热搅拌2小时。其后，添加丙二醇1摩尔，在室温下搅拌1小时。再边搅拌边滴加水2摩尔，滴加结束后在室温下搅拌2小时，制得金属氧化物固体成分6.5wt％的SBT液。
(XRD测定的评价)
使用旋涂机在硅晶片上涂覆上述合成例1和2配制的各溶液，以500rpm旋涂1秒，接着以2000rpm旋涂30秒，并在600℃进行30分钟预烧成。以上从涂敷到预烧成的操作重复3次后，为了提高被膜的结晶性，700℃下在氧中进行60分钟的热处理。由此形成了约100nm膜厚的晶化膜。对该晶化膜进行XRD测定，得到的曲线(XRD曲线)如图4和图5所示。
另外，该XRD测定使用测定装置“RINT-2500HF”(装置名；理学株式会社制)，在X射线：CuKα1、管电压：30kV、管电流：50mA、扫描速度：20°/min、扫描步长：0.020°的测定条件下进行。
另外，图4是使用合成例1配制的溶液的场合的曲线图，图5是使用合成例2配制的溶液的场合的曲线图。
由图4和图5的结果可知，使用合成例1、2配制的溶液形成的被膜均是结晶性良好的被膜。
(电容率测定的评价)
在形成了热氧化膜SiO2的6英寸硅晶片上采用溅射法形成60nm的Pt电极(下部电极)。使用旋涂机在形成了上述下部电极的晶片上涂敷上述合成例1配制的溶液，以500rpm旋涂1秒，接着以2000rpm旋涂30秒，并在600℃进行30分钟预烧成。
以上从涂敷到预烧成的操作重复3次后，为了提高被膜的结晶性，700℃下在氧中进行60分钟的热处理。由此形成了约100nm膜厚的晶化膜。在该晶化膜上通过金属掩模，采用溅射法在0.2mmΦ的宽度范围内以60nm的厚度形成Pt上部电极，其后，700℃下在氧中进行30分钟的恢复退火(recovery anneal)。
对于这样形成的电容器(capacitor)，使用HP4284A Precision LCRMeter(制品名；ヒユ-レツトパツカ-ド公司制)，以测定频率100kHz进行电容率的测定。得到的结果如图6所示。
分别将700℃改变成650℃进行上述用于提高结晶性的热处理和恢复退火，对于此时得到的电容器(capacitor)也进行同样的测定，其结果如图6所示。
由图6明确知道，在650℃进行热处理的场合、以及在700℃进行热处理的场合，得到的高介电层(晶化膜)在0V(伏特)附近均显示出700左右的高电容率。
另外，对上述合成例3配制的溶液如下所示成膜，同样进行电容率测定。得到的结果如图38所示。
在形成了热氧化膜SiO2的6英寸硅晶片上采用溅射法形成60nm的Pt电极(下部电极)。使用旋涂机在形成了上述下部电极的晶片上涂敷上述合成例3配制的溶液，以500rpm旋涂1秒，接着以2000rpm旋涂30秒，并在HP(加热板)上进行600℃、3分钟的预烧成。
以上从涂敷到预烧成的操作重复4次后，为了提高被膜的结晶性，600℃下在氧中进行60分钟的热处理。由此形成了约150nm膜厚的晶化膜。在该晶化膜上通过金属掩模，采用溅射法在0.2mmΦ的宽度范围内以60nm的厚度形成Pt上部电极，其后，600℃下在氧中进行30分钟的恢复退火。
另外，将600℃改变成550℃进行上述用于提高结晶性的热处理，对于此时得到的电容器(capacitor)也进行同样的测定，其结果如图38所示。
由图38明确知道，得到的高介电层显示出70～100左右的高电容率。
另外，确认没有电压依赖性。
具有Bi层状结构的SBT的电容率是180左右，与之相比，上述结果停留在较低的值，认为这是因为SBT采取萤石结构的缘故。在本次实验中，通过在550℃和600℃的比较低的温度下烧成SBT，能够形成萤石结构的SBT被膜。
(损耗测定的评价)
对于在使用上述合成例1配制的溶液的电容率测定的评价中形成的电容器(capacitor)，使用HP4284A Precision LCR Meter(制品名；ヒュ-レットパッカ-ド公司制)，以测定频率100kHz进行损耗(tanδ)的测定。得到的结果如图7所示。
分别将700℃改变成650℃进行上述用于提高结晶性的热处理和恢复退火，对于此时得到的电容器(capacitor)也进行同样的测定，其结果如图7所示。
由图7明确知道，在650℃进行热处理和恢复退火的场合、以及在700℃进行热处理和恢复退火的场合，得到的高介电层(晶化膜)在-2V～2V附近均为0.1左右的损耗，损耗较小。
另外，对于上述合成例3配制的溶液，也同样对在电容率测定的评价中形成的电容器(capacitor)进行损耗(tanδ)测定。得到的结果如图39所示。
另外，将600℃改变成550℃进行上述用于提高结晶性的热处理和恢复退火，对于此时得到的电容器(capacitor)也进行同样的测定，其结果如图39所示。
由图39明确知道，得到的高介电层均在-4V～4V附近显示出10的负3次方的损耗，损耗极小。
(漏电流测定的评价)
对于对上述合成例3配制的溶液进行的上述电容率测定的评价中形成的电容器(capacitor)，使用HP4284A Precision LCR Meter(制品名；ヒュ-レットパッカ-ド公司制)，进行了漏电流(A/cm2)的测定。得到的结果如图40所示。
由图40明确知道，在600℃进行热处理的场合、以及在550℃进行热处理的场合，得到的高介电层的漏电流平均每1cm2均为10的负8次方，达到了低漏电流水平。
认为这是因为SBT采取萤石结构的缘故。
在本次实验中，通过在550℃和600℃的比较低的温度下烧成SBT，能够形成萤石结构的SBT被膜。
另外，认为该低漏电流水平是损耗变小的原因。由图38～图40的结果可以认为，使用合成例3配制的SBT溶液，在比较低的温度下进行烧成处理形成的被膜，特别适于制造追求低损耗的RF用电容器。
(实施例1)
如图8所示，在标记硅晶片(绝缘衬底)10之后，进行950℃的湿式氧化处理，在绝缘衬底10上形成100nm的保护氧化膜。接着，对上述衬底10进行前洗涤后，采用臭氧TEOS形成120nm的BPSG层12。其后，用气流(flow)对BPSG层12进行前洗涤，接着，在850℃的氮中进行20分钟吹拂(flow)。
其次，进行洗涤后，如图9所示，采用等离子体TEOS(p-TEOS)使用CVD(化学气相成长)法形成100nm膜厚的第1中间绝缘膜(下层)，在750℃的氮中进行60分钟的后退火。其后，使用CVD法形成100nm氮膜(SiN)14，以防止高介电层(氧化膜)的影响所致的绝缘膜的氧化。接着，使用臭氧TEOS形成150nm的第1中间绝缘膜(上层)15。
接着，进行粘附层、下部电极、高介电膜、上部电极、抗蚀剂形成和其后的上部电极的加工，以下参照图10说明这些工序。
在上述第1中间绝缘膜15上采用反应性溅射法，使用氧化钽形成50nm厚度的粘附层16。在此粘附层16上采用溅射法形成150 nm的下部铂电极层17。由于铂反应活性低，因此在下层形成氧化钽或氧化钛等提高粘附性的层，在该提高粘附性的下层(粘附层)之上若不层叠铂，则在后面的工序中有剥离的可能性。在此下部铂电极层17之上，将合成例1制成的BaxSr1-xTiO3(x＝0.6)形成用溶胶-凝胶涂敷液使用旋涂机以500rpm旋涂1秒，接着以2000rpm旋涂30秒，并在600℃进行30分钟预烧成。以上从涂敷到预烧成的操作重复3次后，为了提高此BST膜的结晶性，700℃下在氧中进行60分钟的热处理。由此得到约100nm的BST晶化膜(高介电层18)。接着，采用溅射法形成200nm厚的上部铂电极层19。在此上部铂电极层19上形成第1抗蚀剂膜20，光刻工序之后，通过使用以Ar(氩)、Cl(氯)为主成分的蚀刻气体(有时含有HBr、CHF3)的蚀刻处理(使用Tegal公司制的蚀刻器，商品名：铁电物质·电极蚀刻器6540Hre)，将上部铂电极层19图形化，使下层的高介电层18的一部分露出。即，形成上部电极小于下部电极的阶梯式台型的形状。
其次，通过抛光去除上述抗蚀剂膜20的残渣。其后，形成第2抗蚀剂膜(未图示出)，将此抗蚀剂膜图形化，以其为掩模，用Tegal公司制蚀刻器将高介电层18和下部铂电极17一起地蚀刻，成形为所要求的尺寸、形状。其后，采用抛光去除残留的抗蚀剂，形成第3抗蚀剂膜(未图示出)，并图形化。以此第3抗蚀剂膜为掩模，用Tegal公司制蚀刻器蚀刻，如图11所示，在高介电层18的露出部分形成达到下部铂电极17的开口部18a。其后，采用抛光去除残留的抗蚀剂，为了恢复由一系列蚀刻发生的损伤，在氧中进行750℃、30分的退火。
到此为止，如上所述，显示出上部电极小于下部电极的阶梯式台型的形状。其理由大致有2个。其一是因为，如后所述，不仅上部电极的触点，下部电极的触点也引出到上方。另一个理由是因为高介电层18的蚀刻面受到损伤，因此通过使上部铂电极层19比下部铂电极层17小，能够不使用受到损伤的蚀刻面作为电容器(capacitor)，由此提高了电容器(capacitor)的可靠性。
其次，如图12所示，使用TEOS，采用p-CVD法形成300nm厚的层间绝缘层21。在其上形成第4抗蚀剂膜(未图示出)，采用光刻法形成规定的图形，以此第4抗蚀剂膜为掩模，对层间绝缘层21进行蚀刻，在上部铂电极层19之上形成第1触点孔22，与此同时，形成位于下部铂电极层17上的上述开口部18a的第2触点孔23。其后，在氧中进行750℃、30分的恢复退火。
其次，如图13所示，在上述第1触点孔22和第2触点孔23的各内表面形成TiN膜，接着，形成通过使用光致抗蚀剂的光刻法图形化的阻挡膜24。此膜24用溅射法形成2层，达到75nm的厚度。此阻挡膜24用于防止埋入到触点孔中的铝和铂电极因其后的热处理而发生反应。接着，为了填埋各触点孔22、23，采用溅射法形成500nm铝，光刻之后，通过蚀刻形成上部电极触点部25、和下部电极触点部26。如图14所示，在这些触点部25、26形成隆起块25a、26a。
对这样地形成了叠层体的硅衬底的背面进行背面抛光和背面蚀刻，薄化为30μm左右，进一步将它切割成片，得到薄膜电容器。
该薄膜电容器采用倒装法埋入到组装衬底中，得到高密度组装衬底。
(实施例2)
参照图15说明本发明的第2实施例。此实施例2的特征在于，如图15所示，将上述实施例1中的由TaOx构成的粘附层16变更成由TiO2构成的粘附层30。采用溅射法在第1中间绝缘膜15之上形成40nm的Ti，通过在氧中在750℃退火60分钟进行氧化，得到粘附层30。除了这样变更粘附层以外，与上述实施例1同样得到薄膜电容器。得到的薄膜电容器与上述实施例1同样，采用倒装法埋入到组装衬底中，得到高密度组装衬底。
(实施例3)
参照图16说明本发明的第3实施例。此实施例3的特征在于，将在上述实施例2中图15所示的由BST晶化膜构成的高介电层18，变更为使用上述合成例2合成的SrTiO3形成用溶胶-凝胶涂敷液形成的由“用示性式SrTiO3表示的STO晶化膜”构成的高介电层31。除了这样变更高介电层以外，与上述实施例2同样，得到薄膜电容器。得到的薄膜电容器与实施例1同样，采用倒装法埋入到组装衬底中，得到高密度组装衬底。
(实施例4)
参照图17和图18说明本发明的第4实施例。此实施例4的特征在于，作为构成触点部的导电材料使用铜。
有关本实施例4的薄膜电容器的制造工序，直到上述实施例1中图12所示的触点孔形成工序为止完全相同。因此，作为本实施例4的制造方法的说明，通过下面说明此后的工序，以避免重复说明，且力求便于理解本实施例。
实施例1中图12所示的触点孔22、23的形成工序之后，如图17所示，在上述第1触点孔22和第2触点孔23的各内表面形成TaN膜，接着，形成通过使用光致抗蚀剂的光刻法图形化的阻挡膜32。此膜32用溅射法形成，达到50nm的厚度。此阻挡膜32用于防止埋入到触点孔中的铜向层间绝缘层21中扩散，使该绝缘层21的绝缘性劣化。然后，形成耐电镀用的抗蚀剂图形，接着，为了填埋各触点孔22、23，采用电镀法形成300nm铜，由此形成上部电极触点部33、和下部电极触点部34。
作为用于填埋上述铜的电镀法，公知的电解电镀和无电解电镀均可使用。
如上所述形成铜触点部33、34后，剥离抗蚀剂，对这样形成了叠层体的硅衬底的背面进行背面抛光和背面蚀刻，薄化为30μm左右，进一步将它切割成片，得到薄膜电容器。
在将本实施例的薄膜电容器埋入到组装衬底的层间绝缘层2(图1)中的场合，如图18所示，在各铜触点部33、34的层间绝缘层2竖立通路35、36。这样竖立通路35、36后，进行所要求的布线操作，得到高密度组装衬底。根据本实施例的薄膜电容器，如图18所见，在开有上部和下部的电极的通路35、36的部分形成铜层(铜触点部33、34)，不需要形成隆起块等，因此能够以低成本组装。
(实施例5)
参照图19说明本发明的第5实施例。此实施例5的特征在于，作为构成上部和下部电极层的导电材料使用了IrO2。
在形成此电极层时，首先与前面的实施例1同样，在上述第1中间绝缘膜15上采用反应性溅射法，使用氧化钽形成50nm厚度的粘附层16。在此粘附层16上采用溅射法堆积IrO2，形成150nm的下部IrO2电极层37。由于IrO2也与铂一样反应性低，因此在下层形成氧化钽或氧化钛等提高粘附性的层，在该提高粘附性的下层(粘附层)之上若不层叠，则在后面的工序中有剥离的可能性。在此下部IrO2电极层37之上，将合成例1制成的BaxSr1-xTiO3(x＝0.6)形成用溶胶-凝胶涂敷液，使用旋涂机以500rpm旋涂1秒，接着以2000rpm旋涂30秒，并在600℃进行30分钟预烧成。以上从涂敷到预烧成的操作重复3次后，为了提高此BST膜的结晶性，700℃下在氧中进行60分钟的热处理。由此得到了约100nm的BST晶化膜(高介电层18)。接着，与上述下部IrO2电极层37同样，采用溅射法形成200nm厚的上部IrO2电极层38。在此上部IrO2电极层38上形成第1抗蚀剂膜，光刻工序之后，采用Tegal公司制的蚀刻器，将上部IrO2电极层38图形化，使下层的高介电层18的一部分露出。即，形成上部电极小于下部电极的阶梯式台型的形状。其后的工序与实施例1同样进行。
(实施例6)
参照图13说明本发明的第6实施例。此实施例6的特征在于，不将薄膜电容器内置在高密度组装衬底中，而是引线搭接在组装衬底表面。
对于上述实施例1中图13所示的形成了上部电极触点部25和下部电极触点部26的电容器，不形成隆起块25a、26a，除此以外，与实施例1同样，对硅衬底背面进行背面抛光和背面蚀刻，薄化为30μm左右，进一步将它切割成片，得到薄膜电容器。将该薄膜电容器在组装衬底表面通过引线搭接与其他部件连接，由此得到该薄膜电容器组装在表面的组装衬底。
(实施例7)
如图20所示，在标记硅晶片(绝缘衬底10)后，进行950℃的湿式氧化处理，在绝缘衬底10上形成了100nm的保护氧化膜11。接着，进行下部电极、高介电膜、上部电极、抗蚀剂形成和其后的上部电极的加工，以下参照图20说明这些工序。
在上述保护氧化膜11上采用溅射法形成60nm的下部铂电极层17。在此下部铂电极层17之上，将合成例1制成的BaxSr1-xTiO3(x＝0.6)形成用溶胶-凝胶涂敷液，使用旋涂机以500rpm旋涂1秒，接着以2000rpm旋涂30秒，并在600℃进行30分钟预烧成。以上从涂敷到预烧成的操作重复3次后，为了提高此BST膜的结晶性，700℃下在氧中进行60分钟的热处理。由此得到了约100nm的BST晶化膜(高介电层18)。接着，采用溅射法形成100nm厚的上部铂电极层19。在此上部铂电极层19上形成第1抗蚀剂膜20，光刻工序之后，通过使用以Ar(氩)、Cl(氯)为主成分的蚀刻气体(有时含有HBr、CHF3)的蚀刻处理(使用Tegal公司制的蚀刻器，商品名：铁电物质·电极蚀刻器6540HRe)，将上部铂电极层19图形化，使下层的高介电层18的一部分露出。即，形成上部电极小于下部电极的阶梯式台型的形状。
其次，采用抛光去除上述抗蚀剂膜20的残渣。其后，形成第2抗蚀剂膜(未图示出)，将此抗蚀剂膜图形化，以其为掩模，用Tegal公司制蚀刻器将高介电层18和下部铂电极17一起蚀刻，成形为所要求的尺寸、形状。其后，采用抛光去除残留的抗蚀剂，形成第3抗蚀剂膜(未图示出)，并图形化。以此第3抗蚀剂膜为掩模，用Tegal公司制蚀刻器蚀刻，如图20所示，形成了达到下部铂电极17的开口部。其后，采用抛光去除残留的抗蚀剂，与第一层同样旋涂第二层的高介电层40，同样烧成，使用光刻法实施蚀刻处理。此时，如图20所示，一方(在图中为左侧)比第一层小。
接着，使用p-TEOS采用CVD法形成300nm膜厚的层间绝缘层21。其后，进行背面蚀刻，使得第二层的高介电层20的表面露出。通过此背面蚀刻，从第二层的高介电层形成侧壁，第一层和第二层短路的可能性变低。
p-TEOS带来的平坦化不充分的时候，采用CVD法形成2000nm氧化膜，进行通过CMP平坦化的工序后，通过背面蚀刻使介电层表面露出。
其次，采用溅射法形成铂电极41，采用光刻法图形化并蚀刻。其后，在650℃在氧中进行30分钟的恢复退火后，使用p-TEOS采用CVD法形成300nm膜厚的层间绝缘层21。从氧化膜上开2处通路，分别形成通路35、36，在该孔中堆积铂电极，在最上面采用溅射法形成TiN阻挡膜24。在其上采用溅射法堆积铝，进行光抗蚀剂涂敷、曝光、显象、蚀刻，在最上面形成铝垫26。至此，电容器(capacitor)形成工序，如图20所示。
另外，实际上为了提高耐环境性，希望进一步形成钝化膜。
该钝化膜的形成例如可采用下述等等的方法形成：在图20表示的结构体上采用溅射法形成150nm的PV(钝化)膜的粘附层Ta氧化膜，在其上采用CVD法形成850nm的SiN膜作为PV膜，其后，蚀刻PV膜，使垫部分露出。
在实施例7中，如上所述构成2层电容器(capacitor)，因此与单层的场合比可得到近2倍的电容。
(实施例8)
实施例8是使实施例7中由高介电层和电极层构成的第2叠层体为2层的结构，也就是使高介电层为3层的情况。
与实施例7同样，形成到铂电极41，进行到恢复退火处理。然后，采用与高介电层40同样的方法形成高介电层42，其后，使用p-TEOS采用CVD法形成300nm的层间绝缘层21。其后，进行背面蚀刻，使得第三层的高介电层42表面露出。通过该背面蚀刻，从第三层的高介电层42形成侧壁，第二层和第三层短路的可能性变低。p-TEOS带来的平坦化不充分的时候，采用CVD法形成2000nm氧化膜，进行通过CMP平坦化的工序后，通过背面蚀刻使介电层表面露出。
其次，采用溅射法形成铂电极43，采用光刻法图形化并蚀刻。其后，在650℃在氧中进行30分钟的恢复退火后，使用p-TEOS采用CVD法形成300nm的层间绝缘层21。从层间绝缘层21上开2处通路，形成通路35、36，在其孔中堆积铂电极，在最上面采用溅射法形成TiN阻挡膜24。在其上采用溅射法堆积铝，进行光致抗蚀剂涂敷、曝光、显象、蚀刻，在最上面形成铝垫27。至此，电容器(capacitor)形成工序，如图21所示。
另外，实际上为了提高耐环境性，希望进一步形成钝化膜。
该钝化膜的形成例如可采用下述等等的方法形成：在图21表示的结构体上采用溅射法形成150nm的PV(钝化)膜的粘附层Ta氧化膜，在其上采用CVD法形成850nm的SiN膜作为PV膜，其后，蚀刻PV膜，使垫部分露出。
在实施例8中，如上所述构成3层电容器(capacitor)，因此与单层的场合比可得到近3倍的电容。
(实施例9)
实施例9是使实施例8中由高介电层和电极层构成的第2叠层体为3层的结构，也就是使高介电层为4层的情况。
与实施例8同样，形成直到铂电极43，进行直到恢复退火处理。然后，采用与高介电层42同样的方法形成高介电层44，其后，使用p-TEOS采用CVD法形成300nm的层间绝缘层21。其后，进行背面蚀刻，使得第四层的高介电层44表面露出。通过该背面蚀刻，从第四层的高介电层44形成侧壁，第三层和第四层短路的可能性变低。p-TEOS带来的平坦化不充分的时候，采用CVD法形成2000nm氧化膜，进行通过CMP平坦化的工序后，通过背面蚀刻使介电层表面露出。
其次，采用溅射法形成铂电极45，采用光刻法图形化并蚀刻。其后，在650℃在氧中进行30分钟的恢复退火后，使用p-TEOS采用CVD法形成300nm的层间绝缘层21。从层间绝缘层21上开2处通路，形成通路35、36，在其孔中堆积铂电极，在最上面采用溅射法形成TiN阻挡膜24。在其上采用溅射法堆积铝，进行光致抗蚀剂涂敷、曝光、显象、蚀刻，在最上面形成铝垫27。至此，电容器(capacitor)形成工序，如图22所示。
另外，实际上为了提高耐环境性，希望进一步形成钝化膜。
该钝化膜的形成例如可采用下述等等的方法形成：在图22表示的结构体上采用溅射法形成150nm的PV(钝化)膜的粘附层Ta氧化膜，在其上采用CVD法形成850nm的SiN膜作为PV膜，其后，蚀刻PV膜，使垫部分露出。
在实施例9中，如上所述构成4层电容器(capacitor)，因此与单层的场合比可得到近4倍的电容。
(实施例10)
实施例10是使实施例9中由高介电层和电极层构成的第2叠层体为4层的结构，也就是使高介电层为5层的情况。
与实施例9同样，形成直到铂电极45，进行直到恢复退火处理。然后，采用与高介电层44同样的方法形成高介电层46，其后，使用p-TEOS采用CVD法形成300nm的层间绝缘层21。其后，进行背面蚀刻，使得第五层的高介电层46表面露出。通过该背面蚀刻，从第五层的高介电层46形成侧壁，第四层和第五层短路的可能性变低。p-TEOS带来的平坦化不充分的时候，采用CVD法形成2000nm氧化膜，进行通过CMP平坦化的工序后，通过背面蚀刻使介电层表面露出。
其次，采用溅射法形成铂电极47，采用光刻法图形化并蚀刻。其后，在650℃在氧中进行30分钟的恢复退火后，使用p-TEOS采用CVD法形成300nm的层间绝缘层21。从层间绝缘层21上开2处通路，形成通路35、36，在其孔中堆积铂电极，在最上面采用溅射法形成TiN阻挡膜25。在其上采用溅射法堆积铝，进行光致抗蚀剂涂敷、曝光、显象、蚀刻，在最上面形成铝垫27。至此，电容器(capacitor)形成工序，如图23所示。
另外，实际上为了提高耐环境性，希望进一步形成钝化膜。
该钝化膜的形成例如可采用下述等等的方法形成：在图23表示的结构体上采用溅射法形成150nm的PV(钝化)膜的粘附层Ta氧化膜，在其上采用CVD法形成850nm的SiN膜作为PV膜，其后，蚀刻PV膜，使垫部分露出。
在实施例10中，如上所述构成5层电容器(capacitor)，因此与单层的场合比可得到近5倍的电容。
(实施例11)
实施例11是使实施例10中由高介电层和电极层构成的第2叠层体为5层的结构，也就是使高介电层为6层的情况。
与实施例10同样，形成直到铂电极47，进行直到恢复退火处理。然后，采用与高介电层46同样的方法形成高介电层48，其后，使用p-TEOS采用CVD法形成300nm的层间绝缘层21。其后，进行背面蚀刻，使得第六层的高介电层48表面露出。通过该背面蚀刻，从第六层的高介电层48形成侧壁，第五层和第六层短路的可能性变低。p-TEOS带来的平坦化不充分的时候，采用CVD法形成2000nm氧化膜，进行通过CMP平坦化的工序后，通过背面蚀刻使介电层表面露出。
其次，采用溅射法形成铂电极49，采用光刻法图形化并蚀刻。其后，在650℃在氧中进行30分钟的恢复退火后，使用p-TEOS采用CVD法形成300nm的氧化膜22。从层间绝缘层21上开2处通路，形成通路35、36，在其孔中堆积铂电极，在最上面采用溅射法形成TiN阻挡膜24。在其上采用溅射法堆积铝，进行光致抗蚀剂涂敷、曝光、显象、蚀刻，在最上面形成铝垫26。至此，电容器(capacitor)形成工序，如图23所示。
另外，实际上为了提高耐环境性，希望进一步形成钝化膜。
该钝化膜的形成例如可采用下述等等的方法形成：在图24表示的结构体上采用溅射法形成150nm的PV(钝化)膜的粘附层Ta氧化膜，在其上采用CVD法形成850nm的SiN膜作为PV膜，其后，蚀刻PV膜，使垫部分露出。
在实施例11中，如上所述构成6层电容器(capacitor)，因此与单层的场合比可得到近6倍的电容。
(实施例12)
实施例12表示出将实施例7中的表面的垫由铝变成铜的情况。
如图25所示，在形成了Pt的通路35、36后，采用溅射法形成TaN阻挡膜32，在其上采用溅射法形成2μm铜。涂敷抗蚀剂，在图形化之后，使用氯系气体在250℃的温度下蚀刻铜，形成铜垫35。
另外，实际上为了提高耐环境性，希望进一步形成钝化膜。
该钝化膜的形成例如可采用下述等等的方法形成：在图25表示的结构体上采用溅射法形成150nm的PV(钝化)膜的粘附层Ta氧化膜，在其上采用CVD法形成850nm的SiN膜作为PV膜，其后，蚀刻PV膜，使垫部分露出。
在实施例12中，如上所述使垫为铜，因此在埋入到衬底中后，布线时的接合的问题变小。
(实施例13)
如图26所示，在标记硅晶片(绝缘衬底)10后，进行950℃的湿式氧化处理，在绝缘衬底10上形成100nm的保护氧化膜11。接着，进行下部电极、高介电膜、上部电极、抗蚀剂形成和其后的上部电极的加工，以下参照图26说明这些工序。
在上述保护氧化膜11上采用溅射法形成60nm的下部铂电极层17。在此下部铂电极层17之上，将合成例1制成的BaxSr1-xTiO3(x＝0.6)形成用溶胶-凝胶涂敷液，使用旋涂机以500rpm旋涂1秒，接着以2000rpm旋涂30秒，并在600℃进行30分钟预烧成。以上从涂敷到预烧成的操作重复3次后，为了提高此BST膜的结晶性，在700℃在氧中进行60分钟的热处理。由此得到约100nm的BST晶化膜(高介电层18)。接着，通过利用光致抗蚀剂材料的光刻工序，进行整形，使得下部电极层17的一端(图中，右侧)从高介电层18突出。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，对其进行背面蚀刻处理，使得第一层的高介电层18表面露出。
接着，采用溅射法形成100nm厚的铂电极层19，接着，与第一层同样旋涂，同样烧成，形成第二层的高介电层40。
接着，在该高介电层40上形成抗蚀剂膜，光刻工序之后，通过蚀刻处理将高介电层40和铂电极层19图形化，与先前的下部电极层17相反的一端(图中，左侧)整形为从下层的高介电层18突出的形状。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，对其进行背面蚀刻处理，使得第二层的高介电层40表面露出。
接着，采用溅射法形成100nm厚的铂电极层21，接着，与第一层同样旋涂，同样烧成，形成第三层的高介电层22。
接着，在该高介电层42上形成抗蚀剂膜，光刻工序之后，通过蚀刻处理将高介电层42和铂电极层41图形化，与先前的铂电极层19相反的一端(图中，右侧)整形为从下层的高介电层18突出的形状。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，对其进行背面蚀刻处理，使得第三层的高介电层42表面露出。
接着，采用溅射法形成100nm厚的铂电极层43，接着，与第一层同样旋涂，同样烧成，形成第四层的高介电层44。
接着，在该高介电层44上形成抗蚀剂膜，光刻工序之后，通过蚀刻处理将高介电层44和铂电极层43图形化，与先前的铂电极层41相反的一端(图中，左侧)整形为从下层的高介电层18突出的形状。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，将其背面腐蚀处理，使得第四层的高介电层44表面露出。
接着，采用溅射法形成100nm厚的铂电极层45，接着，与第一层同样旋涂，同样烧成，形成第五层的高介电层46。
接着，在该高介电层46上形成抗蚀剂膜，光刻工序之后，通过蚀刻处理将高介电层46和铂电极层45图形化，与先前的铂电极层43相反的一端(图中，右侧)整形为从下层的高介电层18突出的形状。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，对其进行背面蚀刻处理，使得第五层的高介电层46表面露出。
接着，采用溅射法形成100nm厚的铂电极层27，接着，与第一层同样旋涂，同样烧成，形成第六层的高介电层48。
接着，在该高介电层48上形成抗蚀剂膜，光刻工序之后，通过蚀刻处理将高介电层48和铂电极层47图形化，与先前的铂电极层45相反的一端(图中，左侧)整形为从下层的高介电层18突出的形状。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，对其进行背面蚀刻处理，使得第六层的高介电层48表面露出。
接着，采用溅射法形成上部铂电极49，采用光刻法图形化并蚀刻。其后，在650℃下氧中进行30分钟的恢复退火后，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜22，在氧化膜上采用溅射法形成TiN阻挡膜24。在其上采用溅射法堆积铝，进行光致抗蚀剂涂敷、曝光、显象、蚀刻，在最上面形成铝垫27。至此，电容器(capacitor)形成工序，如图26所示。
接着，将得到的电容器(capacitor)的两侧面按各电极层的一端露出的方式切割成片。切割后的形状如图27所示。
通过该切割，如果切割面的平滑性低，也可以追加抛光工序。切割后，使一侧的侧面朝向上部，采用溅射法形成TiN阻挡膜24，其后，形成铂膜29。而且对另一个侧面也进行同样的处理，采用溅射法形成TiN阻挡膜24和铂膜29。在两侧面形成了该阻挡膜和铂膜的图如图28所示。
在实施例13中，如上所述不形成通路孔就能够使层叠的电极层导通，因此在叠层体为多层的场合也能够容易地形成薄膜电容器。
另外，浸渍Ni糊(ESL2554 ESL公司制)进行580℃、30分钟的烧成，代替TiN阻挡膜24和铂膜29，也能够使两侧面的电极层导通。另外，作为最上层的垫、侧面的导通性材料，也能够使用铜代替铝、铂。
作为利用铜作为侧面的导通性材料的方法，例如对两侧面适用含有钯的催化液，将该侧面活化，接着浸在无电解NiB电镀液中，形成NiB阻挡膜。其后，通过浸在无电解铜电镀液中，可在侧面形成铜电极(导通性材料)。
(实施例14)
如图29所示，在标记硅晶片(绝缘衬底)10后，进行950℃的湿式氧化处理，在绝缘衬底10上形成100nm的保护氧化膜11。接着，进行下部电极、高介电膜、上部电极、抗蚀剂形成和其后的上部电极的加工，以下参照图29说明这些工序。
在上述保护氧化膜11上采用溅射法形成60nm的下部铂电极层17。在此下部铂电极层17之上，将合成例1制成的BaxSr1-xTiO3(x＝0.6)形成用溶胶-凝胶涂敷液，使用旋涂机以500rpm旋涂1秒，接着以2000rpm旋涂30秒，并在600℃进行30分钟预烧成。以上从涂敷到预烧成的操作重复3次后，为了提高此BST膜的结晶性，在700℃在氧中进行60分钟的热处理。由此得到约100nm的BST晶化膜(高介电层18)。接着，通过利用了光致抗蚀剂材料的光刻工序，进行整形，使得下部电极层17的一端(图中，右侧)从高介电层18突出。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，对其进行背面蚀刻处理，使得第一层的高介电层18表面露出。
接着，采用溅射法形成100nm厚的铂电极层19，接着，与第一层同样旋涂，同样烧成，形成第二层的高介电层40。
接着，在该高介电层40上形成抗蚀剂膜，光刻工序之后，通过蚀刻处理将高介电层40和铂电极层19图形化，与先前的下部电极层17相反的一端(图中，左侧)整形为从下层的高介电层18突出的形状。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，对其进行背面蚀刻处理，使得第二层的高介电层40表面露出。
接着，采用溅射法形成100nm厚的铂电极层41，接着，与第一层同样旋涂，同样烧成，形成第三层的高介电层42。
接着，在该高介电层42上形成抗蚀剂膜，光刻工序之后，通过蚀刻处理将高介电层42和铂电极层41图形化，与先前的铂电极层19相反的一端(图中，右侧)整形为从下层的高介电层18突出的形状。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，对其进行背面蚀刻处理，使得第三层的高介电层42表面露出。
接着，采用溅射法形成100nm厚的铂电极层43，接着，与第一层同样旋涂，同样烧成，形成第四层的高介电层44。
接着，在该高介电层44上形成抗蚀剂膜，光刻工序之后，通过蚀刻处理将高介电层44和铂电极层43图形化，与先前的铂电极层41相反的一端(图中，左侧)整形为从下层的高介电层18突出的形状。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，对其进行背面蚀刻处理，使得第四层的高介电层44表面露出。
接着，采用溅射法形成100nm厚的铂电极层25，接着，与第一层同样旋涂，同样烧成，形成第五层的高介电层46。
接着，在该高介电层46上形成抗蚀剂膜，光刻工序之后，通过蚀刻处理将高介电层46和铂电极层45图形化，与先前的铂电极层43相反的一端(图中，右侧)整形为从下层的高介电层18突出的形状。
接着，使用p-TEOS采用CVD法形成300nm膜厚的氧化膜，对其进行背面蚀刻处理，使得第五层的高介电层46表面露出。
接着，采用溅射法形成上部铂电极47，采用光刻法图形化并蚀刻。其后，在650℃氧中进行30分钟的恢复退火后，使用p-TEOS采用CVD法形成300nm的氧化膜22。在氧化膜上采用溅射法形成TiN阻挡膜25。在其上采用溅射法堆积铜，进行光致抗蚀剂涂敷、曝光、显象、蚀刻，在最上面形成铜垫28。至此，电容器(capacitor)形成工序，如图29所示。
接着，将得到的电容器(capacitor)的两侧面按各电极层的一端露出的方式楔形蚀刻。楔形蚀刻后的形状如图30所示。
楔形蚀刻后，在该楔形部(侧面)采用溅射法形成铂膜29。在侧面形成了该铂膜的图如图31所示。
其后，通过切割将片间分离。该切割后的片截面图如图32所示。
在实施例14中，如上所述不形成通路孔就能够使层叠的电极层导通，因此在叠层体为多层的场合也能够容易地形成薄膜电容器。
另外，作为侧面的导通性材料，也可以使用铜代替铂。作为利用铜作为侧面的导通性材料的方法，例如只将楔形部浸在含有钯的活化溶液中，从而活化。在水洗后，接着浸在非电解NiB电镀溶液中，形成NiB阻挡膜。水洗后，浸渍在非电解Cu电镀液中，形成Cu电极。
具体而言，在将衬底洗涤后，浸渍在表1所示的N-(2-氨基乙基)-3-氨基丙基三甲氧基硅烷的甲苯溶液中，通过超声波洗涤去除剩余的有机硅烷分子，接着，在室温在表2所示的含有PdCl2的溶液中浸渍10-30分钟，由此将表面催化剂化。从上述溶液取出的衬底在超纯水中洗涤，并保持。
接着，浸渍在表3所示的NiB电镀液中。此电镀液还原剂使用DMAB(二甲胺硼烷)，络合剂使用柠檬酸，金属盐使用硫酸镍，用氢化四甲基铵(TMAH)将pH调节为9。通过使用TMAH，从而不使用NaOH，因此对于半导体为优选的电镀浴。
其后，用由表4所示成分组成的电镀浴电镀Cu。此电镀浴加入二(3-磺丙基)二硫醚(以下简称为SPS)、聚乙二醇(分子量2000；以下简称为PEG)、烟鲁绿B(以下简称为JGB)。
伴随晶片的大面积化，当直接进行电镀时，布线长变长，随之NiB有电阻过高的情况。由于电阻过高，发生电流密度不均匀，与电源接近的地方变厚，与末端接近的地方变薄。
这时，作为シ-ド层，在NiB的上面采用由表5所示的成分组成的无电解铜电镀浴进行无电解铜电镀，形成铜的シ-ド层，其后，通过进行电解铜电镀，可防止上述不良情况。
适用催化液，使仅两侧面的楔形部被浸渍，使该侧面活化，接着浸在无电解NiB电镀液中形成NiB阻挡膜。其后，通过浸在无电解铜电镀液中可在侧面形成铜电极(导通性材料)。
                   表1
    含量[ml/100ml]
    N-(2-氨基乙基)-3-氨基丙基三甲氧基硅烷甲苯 1.099.0
         表2
    成分浓度
    PdCl2HCl     0.1[g/L]1.0[ml/L]
            表3
    成分浓度[mol/L]
    柠檬酸NiSO4D MAB     0.20.10.05
    pH(TMAH)浴温     9.070℃
                 表4
    成分浓度
    CuSO4·5H2OH2SO4Cl-聚乙二醇二(3-磺基丙基)二硫醚Janus Green B     0.24[mol/L]1.8[mol/L]50[mg/L]300[mg/L]1.0[mg/L]1.0[mg/L]
            表5
    成分浓度
    CuSO4·5H2OEDTADMAB     2[g/L]6[g/L]4[g/L]
工业实用性
如以上说明的那样，根据本发明，能够提供不损害高密度组装衬底的电特性和尺寸特性、可内置在衬底内、并且具有充分的电容的薄膜电容器、薄膜电容器内置型高密度组装衬底、以及薄膜电容器的制造方法。

Claims (29)

1.一种薄膜电容器，是可内置于高密度组装衬底中的薄膜电容器，其特征在于，该电容器至少由高介电电容器构成。
2.根据权利要求1所述的薄膜电容器，其特征在于，上述高介电电容器具有高介电层被夹在上部电极层和下部电极层之间的结构。
3.根据权利要求1所述的薄膜电容器，其特征在于，上述高介电电容器具有下述结构：在由依次层叠了下部电极层、高介电层和上部电极层的结构构成的叠层体之上还进一步层叠了1个以上由高介电层和电极层构成的叠层体。
4.根据权利要求2或3所述的薄膜电容器，其特征在于，上述高介电电容器上述上部和下部电极层的触点部被引出到上述上部电极之上。
5.根据权利要求1所述的薄膜电容器，其特征在于，上述高介电层的膜厚是200nm-50nm。
6.根据权利要求2或3所述的薄膜电容器，其特征在于，上述上部电极层和下部电极层含有从Pt、Ir、Ru、Re、以及导电性的金属氧化物之中选择的至少1种。
7.根据权利要求6所述的薄膜电容器，其特征在于，上述上部电极层和下部电极层都由Pt构成。
8.根据权利要求2或3所述的薄膜电容器，其特征在于，在上述高介电电容器的上部层叠有绝缘层，在上述上部电极层的上部的绝缘层形成了第1触点孔，与此同时，在上述下部电极层的上部的绝缘层形成了第2触点孔，通过这些第1和第2触点孔，上述上部和下部电极层的触点部立起于上述上部电极层的上方。
9.根据权利要求8所述的薄膜电容器，其特征在于，上述上部电极层和下部电极层的触点部由铜构成。
10.根据权利要求2或3所述的薄膜电容器，其特征在于，在上述下部电极层的下部形成有粘附层，此粘附层由钽或钛的氧化物构成。
11.根据权利要求1所述的薄膜电容器，其特征在于，上述高介电层是从铁电材料或顺电材料之中选择的至少1种。
12.根据权利要求1所述的薄膜电容器，其特征在于，上述高介电层由以BaxSr1-xTiO3(0≤x≤1)为主成分的BST系材料构成。
13.根据权利要求1所述的薄膜电容器，其特征在于，上述高介电层由以SrTiO3为主成分的STO系材料构成。
14.根据权利要求1所述的薄膜电容器，其特征在于，上述高介电层由以下述通式(I)表示的复合金属氧化物为主成分的SBT系材料构成，
Sr1-xBi2+y(Ta2-z，Nbz)O9+α        (I)
其中，x、y、α分别独立地表示0以上不足1的数，z表示0以上不足2的数。
15.根据权利要求1所述的薄膜电容器，其特征在于，该薄膜电容器的膜厚是200μm以下。
16.根据权利要求1所述的薄膜电容器，其特征在于，该薄膜电容器的支撑衬底的膜厚是150μm以下。
17.一种薄膜电容器内置型高密度组装衬底，其至少1层布线层被绝缘层包围而层叠，并且上述布线层的一部分上连接作为无源部件的薄膜电容器，其特征在于，上述薄膜电容器采用上述权利要求1所述的薄膜电容器构成。
18.一种薄膜电容器的制造方法，是可内置于高密度组装衬底中的薄膜电容器的制造方法，其特征在于，在支撑衬底的上部形成高介电电容器后，对该支撑衬底的背面进行机械和/或化学抛光，从而使之薄膜化。
19.根据权利要求18所述的薄膜电容器的制造方法，其特征在于，上述薄膜化进行到支撑衬底的膜厚达到150μm以下。
20.根据权利要求18所述的薄膜电容器的制造方法，其特征在于，上述支撑衬底是形成了热氧化膜的硅衬底，并包括下面的工序：在该硅衬底的上部设置至少1层的二氧化硅类绝缘膜的工序；在该二氧化硅类绝缘膜之上形成由钽或钛的氧化物构成的粘附层的工序；在该粘附层之上形成高介电电容器的工序。
21.根据权利要求18所述的薄膜电容器的制造方法，其特征在于，具有下述工序：上述高介电电容器具有依次层叠了下部电极层、高介电层和上部电极层的结构，在该上部电极层上形成第1抗蚀剂膜，采用光刻法将此第1抗蚀剂膜图形化，以此图形化抗蚀剂膜为掩模，蚀刻去除上述上部电极层的一部分，使高介电层的一部分露出的、上部电极层图形化工序；去除上述第1抗蚀剂膜的残留后，形成第2抗蚀剂膜，采用光刻法将此第2抗蚀剂膜图形化，以此图形化抗蚀剂膜为掩模，蚀刻去除上述高介电层的一部分，使下部电极层的一部分露出的、高介电层图形化工序；层叠绝缘层，使之覆盖上述图形化的3层的绝缘层层叠工序；在上述绝缘层上形成第3抗蚀剂膜，采用光刻法将此第3抗蚀剂膜图形化，以此图形化抗蚀剂膜为掩模，蚀刻去除上述上部电极层上的绝缘层、和上述下部电极层上的绝缘层，在上述上部电极层的上部和下部电极层的上部形成第1触点孔和第2触点孔的触点孔形成工序；通过向上述第1触点孔和第2触点孔填埋导电材料，形成上部电极触点部和下部电极触点部的触点部形成工序。
22.根据权利要求21所述的薄膜电容器的制造方法，其特征在于，触点部形成工序后，在该触点部上部形成隆起块。
23.根据权利要求18所述的薄膜电容器的制造方法，其特征在于，是在由依次层叠了下部电极层、高介电层、和上部电极层的结构构成的第1叠层体之上还进一步层叠1个以上由高介电层和电极层构成的第2叠层体的结构的电容器的形成方法，在上述第1叠层体上形成上述第2叠层体的高介电层后，形成氧化膜，使之覆盖电容器整体，对该氧化膜进行背面蚀刻处理直到上述高介电层露出，然后，在上述高介电层上形成上述第2叠层体的电极层，接着，根据需要，重复进行从上述高介电层形成到电极层形成的工序，从而形成在上述第1叠层体上层叠1个以上第2叠层体的结构。
24.根据权利要求18所述的薄膜电容器的制造方法，其特征在于，是具有在由依次层叠了下部电极层、高介电层、和上部电极层的结构构成的第1叠层体之上还进一步层叠1个以上由高介电层和电极层构成的第2叠层体的结构的电容器的薄膜电容器的制造方法，具有下述工序：形成上述第1叠层体的下部电极层、高介电层后，采用光刻法部分地蚀刻去除上述高介电层和下部电极层，整形为上述下部电极层的一端比上述高介电层突出的形状的工序；接着，形成氧化膜，使之覆盖电容器整体，对该氧化膜进行背面蚀刻处理直到上述第1叠层体的高介电层露出，然后，在上述高介电层上形成上述第1叠层体的上部电极层，接着，形成上述第2叠层体的高介电层，采用光刻法部分地蚀刻去除上述电极层和高介电层，整形为上述电极层的、与上述第1叠层体的下部电极层的突出的一端相反的一端比上述第1叠层体的上部高介电层突出的形状的工序；接着，根据需要，重复进行从上述氧化膜形成到电极层形成的工序，从而在上述第1叠层体上层叠1个以上第2叠层体，并且形成多个电极层各自的一端交替地从高介电层突出的形状的结构的工序；接着，形成氧化膜，使之覆盖电容器整体，根据需要，进行平坦化处理，接着，根据需要，在形成阻挡膜后形成垫的工序；其后，将上述电容器侧面从两侧面分割成片，使上述多个电极层的各自一端露出的工序；接着，在上述电极层各自一端露出的两侧面形成导通性材料，由此将上述叠层的多个电极层与上部的上述垫电连接的工序。
25.根据权利要求18所述的薄膜电容器的制造方法，其特征在于，是具有在由依次层叠了下部电极层、高介电层、和上部电极层的结构构成的第1叠层体之上还进一步层叠1个以上由高介电层和电极层构成的第2叠层体的结构的电容器的薄膜电容器的制造方法，具有下述工序：形成上述第1叠层体的下部电极层、高介电层后，采用光刻法部分地蚀刻去除上述高介电层和下部电极层，整形为上述下部电极层的一端比上述高介电层突出的形状的工序；接着，形成氧化膜，使之覆盖电容器整体，对该氧化膜进行背面蚀刻处理直到上述第1叠层体的高介电层露出，然后，在上述高介电层上形成上述第1叠层体的上部电极层，接着，形成上述第2叠层体的高介电层，采用光刻法部分地蚀刻去除上述电极层和高介电层，整形为上述电极层的、与上述第1叠层体的下部电极层的突出的一端相反的一端比上述第1叠层体的上部高介电层突出的形状的工序；接着，根据需要，重复进行从上述氧化膜形成到电极层形成的工序，从而在上述第1叠层体上层叠1个以上第2叠层体，并且形成多个电极层的各自一端交替地从高介电层突出的形状的结构的工序；接着，形成氧化膜，使之覆盖电容器整体，根据需要进行平坦化处理，接着，根据需要，在形成阻挡膜后形成垫的工序；其后，对上述电容器侧面进行楔形蚀刻处理，使上述多个电极层的各自一端露出的工序；接着，在上述电极层的各自一端露出的两侧面形成导通性材料，由此将上述叠层的多个电极层与上部的上述垫电连接的工序。
26.根据权利要求24或25的任1项所述的薄膜电容器的制造方法，其特征在于，上述导通性材料是从Pt、Al、Cu、Ru和Ir中选择的至少1种。
27.根据权利要求23-25的任1项所述的薄膜电容器的制造方法，其特征在于，在背面蚀刻处理工序时，并用化学机械抛光。
28.根据权利要求23-25的任1项所述的薄膜电容器的制造方法，其特征在于，通过背面蚀刻处理工序形成侧壁。
29.根据权利要求18所述的薄膜电容器的制造方法，其特征在于，将上述支撑衬底的背面抛光、薄膜化后，切割衬底，从而切取出个别的薄膜电容器。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101438431B (zh) * 2006-05-09 2011-05-11 麦斯韦尔技术股份有限公司 能量存储装置
CN105261657A (zh) * 2015-10-30 2016-01-20 中国振华集团云科电子有限公司 一种mis薄膜电容器的制造工艺
CN107403693A (zh) * 2016-05-19 2017-11-28 三星电机株式会社 薄膜电容器及其制造方法
CN111146002A (zh) * 2018-11-05 2020-05-12 力晶积成电子制造股份有限公司 电容单元及其制造方法
CN114512337A (zh) * 2020-11-16 2022-05-17 株式会社村田制作所 无源部件

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI261273B (en) * 2004-04-26 2006-09-01 Tdk Corp Composition for thin film capacitive device, insulating film with high dielectric constant, thin film capacitive device, thin-film laminated capacitor and process for producing thin film capacitive device
JP2005327932A (ja) * 2004-05-14 2005-11-24 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
KR100688743B1 (ko) * 2005-03-11 2007-03-02 삼성전기주식회사 멀티 레이어 커패시터 내장형의 인쇄회로기판의 제조방법
JP4755445B2 (ja) * 2005-05-17 2011-08-24 株式会社リコー 多層配線、それを備える素子基板、それを用いたフラットパネル表示装置、およびその多層配線の製造方法
JP4207917B2 (ja) * 2005-04-01 2009-01-14 セイコーエプソン株式会社 多層構造基板の製造方法
JP2008294008A (ja) * 2005-07-15 2008-12-04 Murata Mfg Co Ltd 薄膜キャパシタおよびその製造方法
EP1758153A2 (en) * 2005-08-24 2007-02-28 Tokyo Electron Limited Perovskite type capacitor and method of manufacturing the same
US7268051B2 (en) * 2005-08-26 2007-09-11 Corning Incorporated Semiconductor on glass insulator with deposited barrier layer
JP4956939B2 (ja) * 2005-08-31 2012-06-20 Ｔｄｋ株式会社 誘電体膜及びその製造方法
JP4997757B2 (ja) * 2005-12-20 2012-08-08 富士通株式会社 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板
TWI294172B (en) * 2006-02-21 2008-03-01 Via Tech Inc Chip package structure and stacked structure of chip package
KR100753037B1 (ko) * 2006-02-28 2007-08-30 주식회사 하이닉스반도체 캐패시터 및 캐패시터 제조 방법
JP4759416B2 (ja) * 2006-03-20 2011-08-31 新光電気工業株式会社 非シアン無電解金めっき液及び無電解金めっき方法
US7773364B2 (en) 2006-07-26 2010-08-10 Tdk Corporation Method of manufacturing capacitor
JP4770628B2 (ja) * 2006-07-26 2011-09-14 Ｔｄｋ株式会社 キャパシタの製造方法
JP4936825B2 (ja) * 2006-08-02 2012-05-23 太陽誘電株式会社 積層セラミックコンデンサ
TW200810043A (en) * 2006-08-04 2008-02-16 Phoenix Prec Technology Corp Circuit board structure with capacitor embedded therein and method for fabricating the same
JP2008277546A (ja) * 2007-04-27 2008-11-13 Rohm Co Ltd 半導体装置
US8730647B2 (en) * 2008-02-07 2014-05-20 Ibiden Co., Ltd. Printed wiring board with capacitor
US20100052072A1 (en) * 2008-08-28 2010-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dual gate structure on a same chip for high-k metal gate technology
CN102473521A (zh) * 2009-07-22 2012-05-23 株式会社村田制作所 电介质薄膜元件及其制造方法
WO2011011736A2 (en) * 2009-07-23 2011-01-27 Proteus Biomedical, Inc. Solid-state thin film capacitor
JP5589617B2 (ja) * 2010-06-30 2014-09-17 Ｔｄｋ株式会社 薄膜コンデンサ及びその製造方法
EP2402982B1 (en) 2010-07-01 2021-04-21 Mitsubishi Materials Corporation Method for manufacturing thin film capacitor and thin film capacitor obtained by the same
FR2963478B1 (fr) * 2010-07-27 2013-06-28 St Microelectronics Grenoble 2 Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication.
TWI447763B (zh) * 2011-03-16 2014-08-01 Inpaq Technology Co Ltd 具內埋式電極的導電結構、具內埋式電極的固態電容及其製作方法
CN102737834B (zh) * 2011-04-11 2015-06-24 佳邦科技股份有限公司 具有内埋式电极的导电结构、固态电容及其制作方法
JP5489009B2 (ja) * 2011-11-18 2014-05-14 独立行政法人科学技術振興機構 積層構造体、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシター
US9030800B2 (en) * 2012-03-29 2015-05-12 Tdk Corporation Thin film capacitor
US9111998B2 (en) * 2012-04-04 2015-08-18 Samsung Electronics Co., Ltd Multi-level stack having multi-level contact and method
KR101358939B1 (ko) * 2012-05-23 2014-02-06 한국과학기술연구원 고밀도 실장용 박막 콘덴서, 그 제조방법 및 고밀도 실장 기판
JP2013247206A (ja) * 2012-05-25 2013-12-09 Kojima Press Industry Co Ltd フィルムコンデンサ素子及びフィルムコンデンサ並びにフィルムコンデンサ素子の製造方法
US9070568B2 (en) * 2013-07-26 2015-06-30 Infineon Technologies Ag Chip package with embedded passive component
US9190389B2 (en) 2013-07-26 2015-11-17 Infineon Technologies Ag Chip package with passives
EP3140838B1 (en) 2014-05-05 2021-08-25 3D Glass Solutions, Inc. Inductive device in a photo-definable glass structure
KR101563433B1 (ko) * 2014-09-25 2015-10-27 성균관대학교산학협력단 커패시터 및 이의 제조 방법
JP6520085B2 (ja) 2014-12-05 2019-05-29 Tdk株式会社 薄膜キャパシタ
WO2016136411A1 (ja) 2015-02-27 2016-09-01 株式会社村田製作所 キャパシタおよび電子機器
WO2017112742A1 (en) * 2015-12-21 2017-06-29 The University Of Florida Research Foundation, Inc. Hydrothermally grown batio3, srtio3, and baxsr1-xtio3 on tio2 nanotube layers for ultra-high charge density capacitors
JP6449798B2 (ja) * 2016-01-26 2019-01-09 太陽誘電株式会社 積層セラミック電子部品及びその製造方法、並びにセラミック素体
KR20180069507A (ko) * 2016-12-15 2018-06-25 삼성전기주식회사 박막 커패시터
JP6380726B1 (ja) 2016-12-21 2018-08-29 大日本印刷株式会社 貫通電極基板、半導体装置及び貫通電極基板の製造方法
JP6862886B2 (ja) 2017-02-13 2021-04-21 Tdk株式会社 電子部品内蔵基板
JP6822192B2 (ja) 2017-02-13 2021-01-27 Tdk株式会社 電子部品内蔵基板
JP2018137311A (ja) 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ
JP2018137310A (ja) 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ
US11276531B2 (en) 2017-05-31 2022-03-15 Tdk Corporation Thin-film capacitor and method for manufacturing thin-film capacitor
KR102614826B1 (ko) 2017-12-15 2023-12-19 3디 글래스 솔루션즈 인코포레이티드 결합 전송 라인 공진 rf 필터
JP7056290B2 (ja) * 2018-03-23 2022-04-19 Tdk株式会社 薄膜キャパシタ、及び薄膜キャパシタの製造方法
KR20210147040A (ko) 2019-04-05 2021-12-06 3디 글래스 솔루션즈 인코포레이티드 유리 기반의 빈 기판 집적 도파관 디바이스
CN112074134A (zh) * 2019-06-10 2020-12-11 北京小米移动软件有限公司 电子设备金属壳体及其加工工艺
DE102019127924B3 (de) * 2019-10-16 2021-01-21 Tdk Electronics Ag Bauelement und Verfahren zur Herstellung eines Bauelements
CN111044183B (zh) * 2019-12-24 2022-03-18 浙江清华柔性电子技术研究院 柔性压力传感及其制备方法
CN113140407B (zh) * 2020-01-16 2022-06-14 上海久壬信息科技有限公司 薄膜电容器
KR20220164800A (ko) 2020-04-17 2022-12-13 3디 글래스 솔루션즈 인코포레이티드 광대역 인덕터
KR102387562B1 (ko) * 2020-06-01 2022-04-15 동의대학교 산학협력단 디지털 콘덴서가 장착된 다중 웨이퍼의 결합구조 및 제조방법
JP2024534913A (ja) * 2021-09-03 2024-09-26 スリーディー グラス ソリューションズ，インク 電力増幅器システムインパッケージ

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264721A (ja) * 1995-03-28 1996-10-11 Olympus Optical Co Ltd 誘電体キャパシタ
JPH0997877A (ja) * 1995-09-29 1997-04-08 Toshiba Corp 半導体記憶装置およびその製造方法
JPH09102590A (ja) * 1995-10-05 1997-04-15 Ricoh Co Ltd 薄膜キャパシタ
US5736448A (en) * 1995-12-04 1998-04-07 General Electric Company Fabrication method for thin film capacitors
JP3837712B2 (ja) * 1996-02-16 2006-10-25 日本テキサス・インスツルメンツ株式会社 強誘電体キャパシタ及びその製造方法
JPH09331020A (ja) * 1996-06-07 1997-12-22 Sharp Corp 誘電体薄膜キャパシタ素子及びその製造方法
JPH1079471A (ja) * 1996-09-05 1998-03-24 Hitachi Ltd 半導体装置、その製造方法及びフレキシブルカード
JP3385889B2 (ja) 1996-12-25 2003-03-10 株式会社日立製作所 強誘電体メモリ素子及びその製造方法
KR100269314B1 (ko) * 1997-02-17 2000-10-16 윤종용 플라즈마처리를이용한반도체장치의커패시터제조방법
JPH11163273A (ja) * 1997-12-01 1999-06-18 Tokyo Ohka Kogyo Co Ltd 誘電体薄膜、誘電体キャパシタの製造方法、および誘電体メモリ
JP3683696B2 (ja) 1998-01-29 2005-08-17 旭化成電子株式会社 半導体素子の製造方法
TW404021B (en) 1998-04-09 2000-09-01 Hitachi Ltd Semiconductor memory device and manufacturing method thereof
JP3865528B2 (ja) 1998-04-09 2007-01-10 株式会社ルネサステクノロジ 半導体メモリ素子
JPH11346061A (ja) * 1998-06-02 1999-12-14 Hitachi Ltd コンデンサ内蔵回路基板およびその製造方法
JP2000306767A (ja) * 1999-04-21 2000-11-02 Sony Corp 薄膜コンデンサ、多層積層実装基板、及び薄膜コンデンサの作製方法
US6339527B1 (en) * 1999-12-22 2002-01-15 International Business Machines Corporation Thin film capacitor on ceramic
KR100346731B1 (ko) 2000-09-25 2002-08-03 삼성전자 주식회사 다층 세라믹 커패시터 및 그 제조 방법
JP4827299B2 (ja) * 2001-01-26 2011-11-30 富士通株式会社 キャパシタ及び半導体装置
US6624501B2 (en) * 2001-01-26 2003-09-23 Fujitsu Limited Capacitor and semiconductor device
JP2002289462A (ja) * 2001-03-27 2002-10-04 Alps Electric Co Ltd 薄膜キャパシタの製造方法とその薄膜キャパシタを備えた温度補償用薄膜コンデンサ及び電子機器と電子回路
JP4166013B2 (ja) * 2001-12-26 2008-10-15 富士通株式会社 薄膜キャパシタ製造方法
US6818469B2 (en) * 2002-05-27 2004-11-16 Nec Corporation Thin film capacitor, method for manufacturing the same and printed circuit board incorporating the same
JP2004079801A (ja) * 2002-08-19 2004-03-11 Fujitsu Ltd コンデンサ装置及びその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101438431B (zh) * 2006-05-09 2011-05-11 麦斯韦尔技术股份有限公司 能量存储装置
CN105261657A (zh) * 2015-10-30 2016-01-20 中国振华集团云科电子有限公司 一种mis薄膜电容器的制造工艺
CN105261657B (zh) * 2015-10-30 2018-05-11 中国振华集团云科电子有限公司 一种mis薄膜电容器的制造工艺
CN107403693A (zh) * 2016-05-19 2017-11-28 三星电机株式会社 薄膜电容器及其制造方法
US10410793B2 (en) 2016-05-19 2019-09-10 Samsung Electro-Mechanics Co., Ltd. Thin film capacitor and method of manufacturing the same
CN111146002A (zh) * 2018-11-05 2020-05-12 力晶积成电子制造股份有限公司 电容单元及其制造方法
CN111146002B (zh) * 2018-11-05 2021-12-14 力晶积成电子制造股份有限公司 电容单元及其制造方法
CN114512337A (zh) * 2020-11-16 2022-05-17 株式会社村田制作所 无源部件

Also Published As

Publication number Publication date
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