CN101067985A - 电子器件 - Google Patents

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Abstract

本发明目的在于提供能高精度地获得电容元件的电容值的电子器件。该电子器件(1)具有形成在衬底(51)的平坦化层(52)上的下部导体(第1导体)(21)、形成在下部导体(21)上的介质膜(31)及形成在介质膜(31)上的、比下部导体(21)薄的上部导体(第2导体)(23)。电容元件(11)由下部导体(21)、介质膜(31)及上部导体(23)构成。

Description

电子器件
技术领域
本发明涉及设有电容元件的电子器件。
背景技术
在个人计算机、移动电话等电子设备的内部电路中，装有多种表面安装型的电子器件。作为表面安装型的电子器件，用成膜技术形成的薄膜型电子器件为众人所知。
在薄膜型电子器件中，有薄膜电容、薄膜电感、薄膜LC复合器件、薄膜集中参数器件、薄膜分布参数器件及薄膜层积型复合器件等。另外，在设有电容的复合器件中，有低通滤波器(Low Pass Filter；LPF)、高通滤波器(High Pass Filter；HPF)，仅通过预定频率范围内的信号并使其他频率范围内的信号衰减的带通滤波器(Band PassFilter；BPF)、去除预定频率范围的信号的陷波滤波器(Trap Filter)等。另外，作为将上述元器件组合而成的电子器件，有天线分离滤波器(Diplexer)、双工器(Duplexer)、天线开关模块及射频模块等。
频率大于500MHz特别是微波频带(GHz频带)的高频用途的电子器件，力求实现小型化、薄型化及低成本化。对设有电容元件的薄膜型电子器件，减少电容元件的电极面积及介质膜的层数，对电子器件的小型化、薄型化、高频化及低成本化的影响较大。在高频用途的电容元件中，通过采用高介电常数材料制的介质膜并减小介质膜的膜厚，可减小电容元件的电极面积，从而能实现小型化、薄型化、高电容化及低成本化。而且，通过将介质膜多层化等可实现电容元件的高电容化。
图35表示传统的薄膜型电容元件411的基本结构。图35(a)是电容元件411的平面图，图35(b)是表示沿图35(a)中A-A线剖开的剖面图。如图35(a)和图35(b)所示，电容元件411设有形成在衬底51上的下部导体421、形成在下部导体421上的介质膜431及形成在介质膜431上的上部导体423。下部导体421和上部导体423的一部分用作电容元件411的电极。
电容元件411的电容值，由上部导体423和下部导体421的对置面积(电极面积)及介质膜431的膜厚d、介电常数决定。作为确定电容元件411的电容值的要素之一的电极面积，取决于由下部导体421和上部导体423所夹持的介质膜431的面积l1×l2。
介质膜431覆盖下部导体421上表面及其端部，但是介质膜431的膜厚在下部导体421端部(图35(b)中，膜厚f)比下部导体421的上表面(图35(b)中，膜厚d)介质膜容易变薄。如果使介质膜43t变薄，在下部导体421的端部会出现没有介质膜431形成在下部导体421上的情况。由此，在下部导体421端部不能充分得到下部导体421和上部导体423间的绝缘，容易发生短路不良。因此，电容元件411的耐电压击穿临界值降低，会产生产品间耐电的质量稳定性不足的问题。短路不良、耐电压击穿临界值降低等情况，在介质膜431的膜厚d比下部导体421及上部导体423的厚度薄时或下部导体421的端部形状为倒锥状时容易发生。
因此，在电容元件411中，通过在介质膜431中使用高绝缘性材料并增加介质膜431的膜厚d来提高绝缘耐压性能。但是，如果使介质膜431的膜厚d增加，为得到高电容需增大电容元件411的电极面积l1×l2，会造成含电容元件411的电子器件难以小型化的问题。
另外，电容元件411的电容值的精度受下部导体421和上部导体423的相对位置精度、下部导体421或上部导体423的形状精度、介质膜431的膜厚和介电常数的精度及下部导体421和上部导体423的表面粗糙度等影响。
但是，电容元件411如果小型化，会产生下部导体421和上部导体423的相对位置精度降低，不能高精度获得电容值的问题。进而，在因考虑等效串联电阻(Equivalent Series Resistance；ESR)、寄生电感而增加下部导体421的设定膜厚时、增加下部导体421的布线长度时等，形成在下部导体421端部和上部导体423间的电容的电容值变大，覆盖于下部导体421端部的介质膜431的膜厚f的偏差会对所要求的电容值造成不良影响。
另外，在含电容器的电子器件中，可调整电路配置，将从电容元件411的导体到端子的距离和将电容元件411和与电容元件411临接的电路元件连接的引出导体缩短，从而减小寄生电感、寄生电容。
但是，由于引出导体的一部分和介质膜431接触，如果下部导体421和上部导体423的形成位置发生偏移，电容元件411的电容值就会和设计值不同。为减小电容器的电容值和设计值间的偏差，例如，可减小引出导体的宽度。可是，如果减小引出导体的宽度，寄生电感会增大，所以会产生电子器件的高频特性劣化，传输损耗变大等不良情况。
图36表示在专利文献1中公开的薄膜电容元件1011的剖面。如图36所示，在薄膜电容元件1011中，在衬底51上依次层积下部电极1021和介质层1031的同时，该介质层1031的边缘被具有开口1033a的绝缘层1033包覆，形成在该绝缘层1033上的上部电极1023在上述开口1033a内层积在上述介质层1031上。这样设置，由于下部电极1021和上部电极1023间通过包覆介质层1031边缘的绝缘层1033被可靠绝缘，能可靠防止1031的覆盖范围不良引起的击穿电压降低、偏差，另外，因为由绝缘层1033的开口决定电容器的电容值，所以不管下部电极1021和上部电极1023的大小、对位精度如何，均能降低电容值的偏差。
但是，在专利文献1中公开的薄膜电容元件1011中，由于上部电极1023也在下部电极1021的同一层上形成且隔着绝缘层1033与其相对，所以在下部电极1021侧面和上部电极1023之间产生寄生电容。薄膜电容元件1011越小型化，绝缘层1033越薄，所以寄生电容相对于薄膜电容元件1011的电容值的比例越大。另外，绝缘层1033具有相对于衬底51表面突出的形状，难以将薄膜电容元件1011做成层叠结构。进而，由于不能将电感元件等电路元件形成在薄膜电容元件1011的附近，难以实现含有多个电路元件的复合器件的小型化。
解决上述问题的电容元件已由本发明人提出(特愿2005-333108)。图37表示本发明人提出的电容元件611的剖面。电容元件611具有：形成在衬底51上的下部导体21；包覆形成在衬底51和下部导体21上的介质膜31；形成在介质膜31上的绝缘膜33；以及形成于下部导体21上的绝缘膜33上开口的开口部33b、与下部导体21及介质膜31构成电容元件611的上部导体623。沿衬底表面的法线方向观察衬底51，可看到开口部33b为例如边长为l的正方形。上部导体623具有形成在开口部33b内的柱状导体部、为连接上部导体623和电感元件等其他电路元件或外部电极等(未图示)而形成在绝缘膜33上的引出导体。
上部导体623从开口部33b延伸到绝缘膜33上，不在下部导体21的同一层上形成。由此，即使在下部导体21端部的介质膜31的膜厚变薄或未形成，下部导体21和上部导体623之间也不会短路。从而，能改善电容元件611的耐电压击穿临界值及绝缘性，抑制含有所制造的电容元件611的电子器件的质量偏差。
另外，在电容元件611中，因由开口部33b的面积(开口径)l2决定电容元件611的电极面积，所以即使上部导体623的形成位置偏移，电容值也不会偏离。从而，能高精度得到电容元件611的电容值。另外，由于加厚绝缘膜33能减小上部导体623和下部导体21与引出导体之间产生的寄生电感和寄生电容，而且能获得电容元件11的电容值的高精度化。
另外，由于无需为防止下部导体21和上部导体623的短路而加厚介质膜31的膜厚，能使介质膜31的膜厚传统膜厚(2～3(μm))的10分之1以下，得到高容量的电容元件611。另外，由于即使减小电容元件611的电极面积也能得到充分的电容，能实现具有电容元件611的电子器件的小型化。
另外，电容元件611，由于和在专利文献1中公开的薄膜电容元件1011不同，不具有在下部导体21的侧面相对设置上部导体623的结构，所以即使小型化电子器件1，下部导体21的侧面与上部导体623之间等生成的寄生电容也基本不变。另外，通过将绝缘膜33做成几μm厚，能抑制该寄生电容。
进而，电容元件611，由于和在专利文献1中公开的薄膜电容元件1011不同，未形成突出于衬底表面形状的绝缘层1033，在衬底51的大致整个表面上形成绝缘膜33，所以易于实现含有电容元件611的电子器件的高多层化。进而，由于电容元件11的边缘未形成突起状绝缘层1033，所以可将电感元件等其他电路元件形成在电容元件11的附近。因此，能够实现含有电容元件611的电子器件的小型化。
但是，如果将电容元件611进一步小型化，例如将开口部33b的边长l设成l＝5(μm)等时，会有不能高精度形成电极面积，不能高精度获得电容值的问题。
绝缘膜33例如用感光性树脂(光敏抗蚀剂)形成。绝缘膜33的材料使用感光性树脂时，在形成绝缘膜33后，对绝缘膜33进行曝光显影，形成开口部33b。另外，形成开口部33b后，对绝缘膜33进行后烘焙，去除绝缘膜33中的感光基及有机溶剂。因此，能形成环境适应性优良的绝缘膜33。
通过后烘焙，绝缘膜33发生硬化收缩。绝缘膜33因硬化收缩而收缩，开口部33b的面积增大。但是，因硬化收缩而增大的开口部33b面积每个产品会有偏差。所以，形成在开口部33b内的上部导体623的面积会有偏差。另一方面，为抑制在下部导体21的侧面和上部导体623之间发生的寄生电容，需要将绝缘膜33做到几μm厚。绝缘膜33的硬化收缩量随绝缘膜33变厚而增大。另外，如果电容元件611小型化，开口部33b的面积会变小。从而，如果电容元件611小型化，硬化收缩所导致的开口部33b的面积偏差会对开口部33b的面积精度产生较大影响。从而，如果电容元件611小型化，会产生不能高精度形成电极面积、不能高精度获得电容值的问题。
对电容元件611的电容值的精度产生影响的绝缘膜33的成型材料的性质中，除硬化收缩之外还有吸湿性及加工性等。另外，光刻法、激光及等离子体等开口部33b的形成方法也会对电容元件611的电容值的精度产生成影响。绝缘膜33的成型材料使用感光性聚酰亚胺，感光性环氧树脂树脂及感光性苯并环丁烯等时，也会产生同样的问题。
绝缘膜33的成型材料也可使用无机材料。使用无机材料时，与使用感光性树脂时相比开口部33b面积的精度相对较高。但是，用溅镀法等气相方法形成几μm厚的无机绝缘膜需要很长的成膜时间，为形成开口部33b而进行蚀刻也需要很长时间。从而，绝缘膜33的成型材料如果使用无机材料，与使用有机材料时相比，另外会有含电容元件611的电子器件的制造成本高的问题。
也有用蚀刻法(减除法)形成上部导体623的柱状导体部的方法。但是，一般，导体的形状精度随导体变厚而降低。由于需要将绝缘膜33做到几um厚，所以上部导体623的柱状导体部也需增厚。从而，若用蚀刻法形成上部导体623的柱状导体部，电容元件611小型化时，也会有不能高精度形成电极面积、不能高精度得到电容值的问题。
另外，如图37所示，开口部33b周围的绝缘膜33具有圆锥形状。如图37中的圆形A所示，该圆锥状端部的绝缘膜33较薄，和形成在其正下方的介质膜31一同用作电容元件611的介质膜。但是，由于不仅开口部33b的面积，绝缘膜33的圆锥形状也会有偏差，因此圆锥形状端部的膜厚和开口部33b的面积会产生偏差。从而，存在圆锥形状的偏差影响电容元件611的电容值的问题。
另外，圆锥状端部的绝缘膜33较薄，基本不具有绝缘性。而且，如图37中的B所示，下部导体21端部上的介质膜31，也会有部分缺损的情况。因此，圆锥状端部的绝缘膜33和介质膜31的缺损部位间也可能有漏电流流过。一旦流过漏电流，绝缘膜33会被破坏，会有电容元件611无法发挥电容器功能的问题。
图38表示在专利文献2中公开的薄膜电容器811。如图38所示，薄膜电容器811由依次形成在绝缘衬底851上的下部电极层821、介质层831、第1上部电极层823及第2上部电极层825构成，将第1上部电极层823的厚度设为t1’，将第2上部电极层825的厚度设为t2’，则有：0.005(μm)≤t1’≤1(μm)，2×t1’≤t2’≤10(μm)。
第1上部电极层823用作上部电极层和为获得与介质层831的充分密合性的密合层，同时起到由该层的尺寸(面积)决定薄膜电容器的电容值的作用。而且，第2上部电极层825，作为薄膜电容器811的上部电极的主导体实现上部电极的导通电阻的低电阻化，具有对于引线接合、带状接合或焊锡的良好接合性、可焊性。
在薄膜电容器811中，上部电极层是包括介质层831一侧的第1上部电极层823和形成在其上的第2上部电极层825的层叠结构，由于第1上部电极层823的厚度t1’做成0.005～1(μm)那样薄，同时第2上部电极层825的厚度t2做成2×t1’～10(μm)那样厚，所以第1上部电极层823不产生传统的侧蚀(side etching)，能够消除其尺寸的偏差，能够正确控制对电极的面积，因此，能消除电容值的偏差。另外，第2上部电极层825由于具有充分的厚度，上部电极层能具有所需的良好的引线接合性和低导通电阻。其结果，电容值的偏差极小，能提供小型且高精度的薄膜电容器811。
作为第2上部电极层825的形成方法，例如可在形成了介质层831的衬底上，用蒸镀法或溅镀法等分别形成预定厚度的成为第1上部电极层823的钛、钽、镍-铬等金属膜和成为第2上部电极层825的铜、金、铝等金属膜。
接着，在成为第2上部金属膜825的金属膜的表面上，用光刻技术将光敏抗蚀剂形成为与第2上部金属膜825相对应的所需的图案形状，将该光敏抗蚀剂作为掩模用与第2上部金属膜825相对应的蚀刻液(例如对于铜，使用高硫酸铵水溶液等)进行图案蚀刻，形成预定形状、尺寸的第2上部电极层825。
但是，专利文献2中公开的薄膜电容器811不能和电感元件、电阻元件等其他的电路元件一体地形成，存在不能适用于复合器件的问题。另外，在第2上部电极层825上层积介质层831、第1上部电极层823及第2上部电极层825而形成薄膜电容器811，存在难以将薄膜电容器811高多层化的问题。
另外，在进行薄膜电容器811的第2上部金属膜825的图案蚀刻时，第1上部电极层823也可能被蚀刻。由此，薄膜电容器811不能将第1上部电极层823加工成所要的形状、尺寸，会有不能将对置面积精度做成高精度的问题。
[专利文献1]特开2002-25854号公报
[专利文献2]特开平10-135077号公报
[专利文献3]特开2002-33559号公报
[专利文献4]特开2003-17366号公报
[专利文献5]特许第3193973号公报
发明内容
本发明目的在于提供能高精度地获得电容元件的电容值的电子器件。
上述目的通过一种电子器件达成，该电子器件的特征在于，具有形成在衬底上的第1导体、形成在所述第1导体上的介质膜以及形成在所述介质膜上且比所述第1导体薄的第2导体，电容元件由所述第1导体、所述第2导体及所述介质膜构成。
上述本发明的电子器件，其特征在于，所述电容的电极面积由所述第2导体的面积规定。
上述本发明的电子器件，其特征在于，若所述第1导体的厚度设为t1、所述第2导体的厚度设为t2、所述第2导体的粒径设为x，则t1＞t2，x≤t2。
上述本发明的电子器件，其特征在于，所述第2导体的整个表面是平坦的。
上述本发明的电子器件，其特征在于，还有形成在所述第2导体上的绝缘膜。
上述本发明的电子器件，其特征在于，所述第2导体上的所述绝缘膜的一部分上形成将所述第2导体表面露出的开口部。
上述本发明的电子器件，其特征在于，还有形成在所述开口部内的、比所述第2导体厚的第3导体。
上述本发明的电子器件，其特征在于，所述第3导体延伸到所述绝缘膜上。
上述本发明的电子器件，其特征在于，所述第1导体和所述第3导体形成在不同层上。
上述本发明的电子器件，其特征在于，所述绝缘膜的表面是平坦的。
上述本发明的电子器件，其特征在于，所述绝缘膜在所述衬底的大致整个表面上形成。
上述本发明的电子器件，其特征在于，还有与所述第1导体形成在同一层的第4导体，以及隔着绝缘膜与所述第4导体相对配置的第5导体。
上述本发明的电子器件，其特征在于，所述介质膜的膜厚比所述绝缘膜的膜厚薄。
上述本发明的电子器件，其特征在于，所述介质膜的介电常数比所述绝缘膜的介电常数大或相等。
上述本发明的电子器件，其特征在于，所述介质膜仅形成在所述第1导体上。
上述目的通过具有如下特征的电子器件制造方法实现，该方法的特征在于：在衬底上形成第1导体；在所述第1导体上形成介质膜；在所述介质膜上形成比所述第1导体薄的第2导体；电容元件由所述第1导体、所述第2导体及所述介质膜构成；在所述第2导体上形成绝缘膜；在所述绝缘膜上形成露出所述第2导体表面的开口部；在所述开口部内形成比所述第2导体厚的第3导体。
依据本发明，能实现可高精度获得电容元件的电容值的电子器件。
附图说明
图1是表示本发明第1实施例的电子器件1的图。
图2是表示本发明第1实施例的电子器件1的制造方法的剖面图之1。
图3是表示本发明第1实施例的电子器件1的制造方法的剖面图之2。
图4是表示本发明第1实施例的电子器件1的制造方法的剖面图之3。
图5是表示本发明第1实施例的电子器件1的制造方法的剖面图之4。
图6是表示本发明第1实施例的电子器件1的制造方法的剖面图之5。
图7是表示本发明第1实施例的电子器件1的制造方法的剖面图之6。
图8是表示本发明第1实施例的电子器件1的变形例的图。
图9是表示本发明第1实施例的电子器件1的变形例的图。
图10是表示本发明第1实施例的电子器件1的变形例的图。
图11是表示本发明第1实施例的电子器件1的变形例的图。
图12是表示本发明第2实施例的电子器件101的剖面图。
图13是表示本发明第2实施例的电子器件101的制造方法的剖面图之1。
图14是表示本发明第2实施例的电子器件101的制造方法的剖面图之2。
图15是表示本发明第3实施例的电子器件201的剖面图。
图16是表示本发明第4实施例的电子器件301的剖面图。
图17是表示本发明第5实施例的电子器件401的剖面图。
图18是表示本发明第5实施例的电子器件401的制造方法的剖面图之1。
图19是表示本发明第5实施例的电子器件401的制造方法的剖面图之2。
图20是表示本发明第5实施例的电子器件401的制造方法的剖面图之3。
图21是表示本发明第5实施例的电子器件401的制造方法的剖面图之4。
图22是表示本发明第5实施例的电子器件401的制造方法的剖面图之5。
图23是表示本发明第6实施例的电子器件501的剖面图。
图24是表示本发明第6实施例的电子器件501的制造方法的剖面图之1。
图25是表示本发明第6实施例的电子器件501的制造方法的剖面图之2。
图26是表示本发明第6实施例的电子器件501的制造方法的剖面图之3。
图27是表示本发明第6实施例的电子器件501的制造方法的剖面图之4。
图28是表示本发明第6实施例的电子器件501的制造方法的剖面图之5)。
图29是表示本发明第7实施例的电子器件601的剖面图。
图30是表示本发明第8实施例的电子器件701的剖面图。
图31是表示本发明第8实施例的电子器件701的制造方法的剖面图之1。
图32是表示本发明第8实施例的电子器件701的制造方法的剖面图之2。
图33是表示本发明第8实施例的电子器件701的制造方法的剖面图之3。
图34是表示本发明第8实施例的电子器件701的制造方法的剖面图之4。
图35是表示传统电容元件411的图。
图36是表示在专利文献1中公开的薄膜电容元件1011的剖面图。
图37是表示本发明人提出的电容元件611的剖面图。
图38是表示在专利文献2中公开的薄膜电容元件811的剖面图。
【附图标记说明】
1～5、101、201、301、401、501、601、701：电子器件
11、411、611：电容元件
12：线圈导体
12a、21a、25a、27a、29a、61a、63a、65a、71：基底导体
12b、21b、25、25b、27b、29、29b、61、61b、63b、65、65b：导体
13：电感元件
21、421：下部导体(第1导体)
23、423、623：上部导体(第2导体)
27：柱状导体
31、431：介质膜
31a、33a：通路开口部
33、135：绝缘膜
33b、81a、81b、82a、135a、135b：开口部
51：衬底
52：平坦化层
54：保护膜
62：引出导体
63：通路导体
73：上部导体形成用导体
81、82、83、84：感光性树脂层
具体实施方式
[第1实施例]
对本发明第1实施例的电子器件，用图1至图11进行说明。首先，对本实施例的电子器件1，用图1进行说明。图1(a)是电子器件1的平面图，图1(b)是沿图1(a)中A-A线剖开的剖面图。另外，图1(c)是电子器件1的等效电路图。图1(a)中，用虚线表示隐藏线。
如图1(a)和图1(b)所示，电子器件1，具有用成膜技术形成的电容元件11及与电容元件11电连接的电感元件13，整体上具有长方形的外形。在图1(a)中，电子器件1横向延伸的长边长度和同一图中纵向延伸的短边长度的比率约为2∶1。如图1(c)所示，电容元件11与电感元件13串联连接，形成串联谐振电路。
如图1(b)所示，在本实施例的电子器件1中，用表面上形成有平坦化层52的平滑衬底51作为衬底。衬底51例如用氧化铝(Al2O3)形成。平坦化层52用氧化铝制成，平坦化层52的表面用CMP(化学机械研磨)法研磨而成为平坦表面。
电子器件1包括：形成在衬底51的平坦化层52上的、从衬底表面的法线方向观察衬底51时具有螺旋状的线圈导体12；以及分别在线圈导体12的内周侧的端部的介质膜31和绝缘膜33上开口的接触孔开口部31a、33a。
在接触孔开口部31a、33a和绝缘膜33上，形成在接触孔开口部31a与线圈导体12的内周侧的端部相接触的导体61。电感元件13由线圈导体12和导体61构成。线圈导体12的外周侧的端部与下部导体21电连接。线圈导体12和下部导体21在同一层上一体地形成。导体61和导体25构成电子器件1的通电用端子。
线圈导体12由形成在衬底51的平坦化层52上的钛(Ti)/铜(Cu)或铬(Cr)/Cu的基底导体12a和形成在基底导体12a上的Cu导体12b构成。如图1(a)所示，线圈导体12由一卷线圈形成。
导体61与线圈导体12电连接。导体61从接触孔开口部33a延伸到绝缘膜33上，形成从接触孔开口部33a到电子器件1的短边侧的细长的长方形状。导体61由形成在线圈导体12、介质膜31及绝缘膜33上的Ti/Cu基底导体61a和形成在基底导体61a上的Cu导体61b构成。线圈导体12和形成在绝缘膜33上的导体61隔着绝缘膜33相对而设。
导体61的接触部形成在介质膜31和绝缘膜33上开口的接触孔开口部31a、33a内，其侧部由介质膜31及绝缘膜33覆盖。从而，接触部能确保可靠的连接和绝缘性，提高接触部的连接可靠性。从而，提高电子器件1的可靠性。
另外，如图1(b)所示，电子器件1具有形成在衬底51的平坦化层52上的下部导体(第1导体)21、形成在下部导体21上的介质膜31以及形成在介质膜31上的比下部导体21薄的上部导体(第2导体)23。电容元件11由下部导体21、介质膜31及上部导体23构成。
电容元件11由依次层积形成在衬底51的平坦化层52上的下部导体21、介质膜31及上部导体23构成。如图1(a)所示，沿衬底表面的法线方向观察衬底51，下部导体21呈长方形。下部导体21和线圈导体12用同种材料在同一层上同时形成。
线圈导体12和下部导体21比上部导体23厚。从而，减小了电容元件11的等效串联电阻(Equivalent Series Resistance；ESR)，能降低传输损耗。线圈导体12和下部导体21的所需厚度，根据电子器件1所需的频率特性而不同。如将电子器件1用于2.4GHz频带的带通滤波器时，线圈导体12和下部导体21的厚度t1优选t1≥5(μm)。在本实施例中，由于是2.4GHz频带的带通滤波器，可除掉该频带以外的噪声，因此电子器件1能获得高衰减特性。需要按使用的频带来考虑导体的设定厚度。使用的频带倾向高频区时，可减小导体的设定厚度，获得带通滤波器所需的衰减特性。因此，为考虑低频区的衰减特性，需增加导体的设定厚度。特别是，在低于2.4GHz的频带区设定便携式电话等系统的频带，要重点考虑对应于800MHz、900MHz、1500MHz、1700MHz、1900MHz、2100MHz等频带的导体的厚度设定。另外，考虑到制造上的厚度偏差，例如将线圈导体12和下部导体21的厚度t1设成t1＝8(μm)。
下部导体21由形成在衬底51的平坦化层52上的钛(Ti)/铜(Cu)的基底导体21a和形成在基底导体21a上的Cu导体21b构成。由于下部导体21用Cu等低电阻的导体材料制成，能降低电容元件11的ESR。下部导体21具有与上部导体23隔着介质膜31相对的、用作为电容元件11的电极的电极部和为连接该电极部和线圈导体12而引出的引出导体。该电极部是大概占据下部导体21的中央位置的、图1(a)中用虚线表示的边长为l的正方形区。引出导体是电极部和线圈导体12所夹持的长方形区。该引出导体具有宽度大的布线形状，相对较短。从而，能降低电容元件11的ESR及等效串联电感(Equivalent Series Inductance；ESL)。
如图1(b)所示，在线圈导体12、下部导体21及衬底51的平坦化层52上形成介质膜31。介质膜31形成在衬底51除接触孔开口部31a之外的大致整个表面上，并且将线圈导体12和下部导体21的上表面和侧面大致全面覆盖。介质膜31的膜厚d例如为0.1(μm)，形成得比下部导体21薄。介质膜31的材料，可使用如氧化铝、氮化硅(Si4N3)、二氧化硅(SiO2)、氧化钛(Ta2O5)或氮化铝(AlN)等。介质膜31的膜厚d均匀形成。
如图1(b)所示，在下部导体21的电极部上的介质膜31上形成上部导体23。上部导体23是图1(a)中用虚线表示的边长为l的正方形区。例如长度l为100(μm)。上部导体23的形成位置的精度，依赖于在光刻工序中的衬底定位精度。如图1(a)所示，沿其法线方向观察察衬底51的衬底表面，上部导体23形成在下部导体21内侧，其内偏的程度即为其形成位置精度。从而，可消除上部导体23形成位置的偏差对电容元件11的电容值的影响。电容元件11的电极面积由上部导体23的面积l2确定。电容元件11的电容值由上部导体23的面积l2、由上部导体23和下部导体21所夹持的介质膜31的膜厚d及介电常数确定。上部导体23的整个表面均形成为平坦状。
上部导体23比下部导体21薄。一般，导体的形状精度随着导体变厚而降低。由于上部导体23较薄，能得到形状精度高的上部导体23。从而，与下部导体21相对的上部导体23的面积精度变高，能高精度地形成电容元件11的电极面积。
另外，上部导体23用溅镀法、蒸镀法等使用真空成膜装置的成膜方法形成。从而，能够形成厚度分布均匀、粒径小的上部导体23，所以，在将上部导体23形成所需形状时即使发生侧蚀现象，也能减小该侧蚀的蚀刻量。由此，能减小侧蚀现象对上部导体23的形状精度的影响，使上部导体23的形状精度成为较高精度。从而，上部导体23的面积精度变为较高精度，能高精度地形成电容元件11的电极面积。
将上部导体23的粒径设为x(x＜1(μm))时，则上部导体23的厚度t2优选x≤t2。通过将上部导体23的厚度t2设定在上述范围内，能得到形状精度高的上部导体23。上部导体23的粒径x因成膜方法而不同。例如，用溅镀法成膜上部导体23时，上部导体23的粒径x约为3～5(nm)。如果厚度t2大于1(μm)，则上部导体23的表面变粗，不能高精度形成上部导体23的形状精度，不能高精度形成电容元件11的电极面积。在本实施例中，上部导体23的厚度t2为130(nm)。上部导体23由形成在介质膜31上的30(nm)厚的Ti导体和形成在Ti导体上的100(nm)厚的Cu导体构成。
上部导体23的形成方法可以是蚀刻法(减除法)、析出法(加成法)中的任一种。另外，也可以是使用导电性材料的喷墨印刷法或丝网印刷法。
上部导体23避开下部导体21的端部形成在该端部以外的平坦部上。由此，在下部导体21的端部的介质膜31即使变薄或未成膜，下部导体21和上部导体23之间也不会短路。从而，能改善电子器件1的耐电压击穿临界值及绝缘性，抑制所制造的电子器件1的质量偏差。
另外，由于无需为防止下部导体21和上部导体23的短路而加厚介质膜31的厚度，能使介质膜31的膜厚d为传统膜厚(2～3(μm))的10分之1以下，能获得高电容量的电容元件11。另外，由于即使减小电容元件11的电极面积l2也能获得足够的电容，能实现电子器件1的小型化。例如，将上部导体23的边长设成50(μm)、30(μm)或者5(μm)等小于100(μm)的长度，能实现电子器件1的小型化。从而，电子器件1能适用于1608型(长边长1.6mm、短边长0.8mm)、1005型(长边长1.0mm、短边长0.5mm)或者更小型的芯片器件。另外，由于不将电容元件11设为多层也能获得足够的电容，能实现电子器件1的薄型化。
如图1(b)所示，在上部导体23的端部和介质膜31上形成绝缘膜33。绝缘膜33的膜厚i例如为5(μm)。绝缘膜33例如用半导体用感光性树脂(半导体用光敏抗蚀剂)形成。由于采用半导体用感光性树脂作为绝缘膜33的形成材料，能得到绝缘性、耐环境性、成本、厚度的精度及平坦性优良的绝缘膜33。作为绝缘膜33的形成材料，也可以使用感光性聚酰亚胺或感光性环氧树脂材料等。另外，也可以使用氧化铝等无机材料。绝缘膜33的材料需要具有耐热性。绝缘膜33通过介质膜31与下部导体21及线圈导体12分离而形成，不与下部导体21和线圈导体12直接连接。介质膜31使用介电常数比绝缘膜33大的材料。介质膜31的膜厚d比绝缘膜33的膜厚i薄。
绝缘膜33上形成有在上部导体23上开口的、露出上部导体23的表面的开口部33b。沿衬底表面的法线方向观察衬底51，可看到开口部33b例如具有正方形的形状。另外，如图1(b)所示，开口部33b周围的绝缘膜33具有圆锥形状。绝缘膜33大致在除接触孔开口部33a及开口部33b之外的衬底51的整个表面上形成。也可除掉电子器件1外周边附近(制品切割线附近)的绝缘膜33。
电子器件1与在专利文献1中公开的薄膜电容元件1011不同，由于不形成突出于衬底表面的绝缘层1033，在衬底51的大致整个表面上形成绝缘膜33，易于进行电子器件1的高多层化。例如，通过在导体25上交互层积介质膜31、上部导体23及导体25，可得到高电容量的电容元件11。而且，由于在电容元件11的边缘未形成突起状的绝缘层1033，能够将电感13形成在电容元件11的附近。因此，能实现电子器件1的小型化。
另外，电子器件1与在专利文献2中公开的薄膜电容器811不同，由于在衬底51的大致整个表面上形成绝缘膜33，能够使电感元件13等其他电路元件与电容元件11形成为一体，适用于复合器件。另外，由于形成有绝缘膜33，与在专利文献2中公开的薄膜电容器811不同，易于实现电子器件1的高多层化。
如图1(b)所示，在开口部33b内的上部导体23上形成导体(第3导体)25。另外，导体25在绝缘膜33上从开口部33b延伸到电子器件1的短边侧。导体25不在下部导体21的同一层上形成。如图1(a)所示，沿其法线方向观察衬底51的衬底表面，可看到导体25为长方形。
如图1(b)所示，在导体25、绝缘膜33及导体61的整个表面上例如形成膜厚为30(μm)的保护膜54。保护膜54例如可用氧化铝形成。
导体25的厚度t3比上部导体23厚。因此，即使形成薄的上部导体23，也能降低电容元件11的ESR及ESL，所以，提高Q值特性及自谐振频率(SRF)等电容元件11的高频特性，减少传输损耗。从而，实现可用于高频率用途的、传输损耗小的电容元件11。导体25的厚度t3是与如线圈导体12及下部导体21的厚度t1相等的8(μm)。
导体25和导体61用同种材料同时形成在同一层上。导体25由形成在上部导体23和绝缘膜33上的Ti/Cu基底导体25a和形成在基底导体25a上的Cu导体25b构成。导体25具有形成在开口部33b内的柱状导体部以及为了连接在上部导体23和电子器件1的侧面形成的外部电极(未图示)在从开口部33b上部到电子器件1短边侧的边缘部在绝缘膜33上形成的引出导体部。该引出导体部具有宽度大的布线形状，且形成得相对较短。因此，能降低电容元件11的ESR及等效串联电感(Equivalent Series Inductance；ESL)。
沿其法线方向观察衬底51的衬底表面，接于上部导体23的导体25需设置成不从上部导体23露出。接于上部导体23的导体25如果从上部导体23露出，下部导体21和该露出部之间形成寄生电容，就不能高精度地获得电容元件11的电容值。考虑开口部33b的成形位置精度及形状精度等，沿衬底表面的法线方向观察衬底51，接于上部导体23的导体25形成在上部导体23的内侧。因此，可消除开口部33b的位置及外形偏差对电容元件11的电容值精度的影响。另外，接于上部导体23的导体25的面积(开口部33b的面积)最好与上部导体23的面积大致相等。从而，上部导体23与导体25的接触面积增大，能够降低电容元件11的ESR，获得连接可靠性。
另外，导体25从开口部33b开始延伸到绝缘膜33上，不在下部导体21的同一层形成。因此，即使在下部导体21的端部的介质膜31变薄或未形成，下部导体21和导体25也不会短路。从而，能改善电子器件1的耐电压击穿临界值及绝缘性，抑制所制造的电子器件1的质量偏差。
另外，与图37所示的电容元件611不同，在圆锥状端部的绝缘膜33和下部导体21的端部上的介质膜31之间形成上部导体23。因此，下部导体21的端部上的介质膜31的一部分即使缺损，也能防止圆锥状端部的绝缘膜33和下部导体21的端部上的介质膜31之间的漏电。从而，能改善电子器件1的耐电压击穿临界值及绝缘性，抑制被制造的电子器件1质量偏差。
可是，在专利文献1中公开的薄膜电容元件1011具有下部电极1021的侧面和上部电极1023隔着绝缘层1033相对设置的结构。由于薄膜电容元件1011越小型化，该绝缘层1033越薄，寄生电容相对薄膜电容元件1011的电容值所占的比例就越大。
对此，本实施例的电子器件1具有在下部导体21的侧面不相对设置导体25的结构。因此，下部导体21的侧面和导体25之间生成的寄生电容与电子器件1的大小无关，基本不变。从而，电子器件1即使小型化，寄生电容相对于电容元件11的电容值的比例也不会增加。从而，能实现小型的且可精确度高地获得电容元件11的电容值的电子器件1。
一般，电容的容量值和电极间的距离成反比，绝缘膜33的膜厚i越厚，下部导体21和导体25的引出导体之间产生的寄生电容越小。因此，电容元件11的寄生电容(电容值的偏差量)与绝缘膜33的膜厚i基本上成反比。
从而，如果增厚绝缘膜33，能减小下部导体21和导体25之间产生的寄生电感和寄生电容。从而，能提高电容元件11的电容值的精度。另外，能够抑制在高频区的传输特性的劣化。而且，能获得所需的电路参数，使高频电路的设计容易进行。
在薄膜型电容元件中，越用小的对置面积获得高电容，与周边布线间的电容耦合对电容值的影响就越大。增厚绝缘膜33的膜厚i，在实现电容元件11的小型化的前提下，能有效获得所需的电容元件11的电容值。另外，能够通过缩小绝缘膜33的膜厚i的偏差来抑制各产品电容值的偏差。
另外，如果增厚绝缘膜33，线圈导体12和导体61之间的寄生电容减小，能应对电感元件13的自谐振频率和反谐振频率的高频化并且改善Q值特性。例如，如果用于由具有和电容元件11及电感元件13的结构相同的LC谐振电路控制的滤波电路等，能降低介入损耗，改善频带外特性衰减量的抑制，改善截止区的陡峻性。或者，通过变薄绝缘膜33而薄化电容元件11时，能积极地改变下部导体21和导体25之间的距离，减小绝缘膜33的膜厚及开口部33b的高度，作为电容元件11的电容和电感元件13的寄生电容，积极地使用生成在下部导体21和导体25的引出导体之间的电容耦合。
另外，通过加厚绝缘膜33的膜厚i，能降低线圈导体12和与线圈导体12的布线相对的布线(例如导体61、接地、供电、屏蔽、电感元件及电容元件11布线等)之间的磁耦合及电容耦合。
另外，通过调整绝缘膜33的膜厚i或介电常数来有意地生成电磁耦合和电容耦合，引出在所需频带上的传输特性，能够进行电子器件1的特性改善。通过调整绝缘膜33的膜厚i、介电常数等来积极利用寄生成分，有效地进行磁性耦合、有效地引出交流成分、抑制直流成分等，能减少电子器件1的传输损失。
如上述说明，本实施例的电子器件1，不是由开口部33b的面积而是由上部导体23的面积l2决定电容元件11的电极面积。电极面积的精度，不受绝缘膜33的硬化收缩等导致的开口部33b的面积的偏差、绝缘膜33的圆锥形状的偏差及开口部33b的形成方法的影响。另外，由于上部导体23比下部导体21薄，能得到形状精度高的上部导体23。从而，上部导体23的面积精度成为高精度，能得到电容值为高精度的电容元件11。
对本实施例的电子器件1的制造方法，使用图2至图7进行说明。在晶片上同时形成多个电子器件1，图2至图7表示1个电子器件1的器件形成区域。图2至图7是表示本实施例的电子器件1的制造工序的剖面图。
在本实施例中，作为衬底使用其表面作了平坦化处理的衬底51。首先，用CMP(化学机械研磨)法研磨形成在氧化铝(Al2O3)制衬底51的整个表面上的氧化铝表面，形成平坦化层52。
接着，如图2(a)所示，例如用溅镀法在衬底51的平坦化层52上依次层积膜厚约为30(nm)的钛(Ti)和膜厚约为100(nm)的铜(Cu)，形成基底导体71。接下来，例如用旋涂法在基底导体71的整个表面涂敷约8(μm)厚的感光性树脂，形成感光性树脂层81。接着，如图2(b)所示，对感光性树脂层81进行曝光显影，沿衬底表面的法线方向观察衬底51，可看到在感光性树脂层81上形成的长方形的开口部81a和螺旋状的开口部81b。开口部81b的外周侧的端部与开口部81a连接。
接下来，如图2(c)所示，用电镀法在开口部81a、81b内的基底导体71上形成9～10(μm)厚的Cu导体，接着，用CMP法研磨该导体的表面，形成约8(μm)厚的导体12b、21b。接着，如图3(a)所示，将感光性树脂层81剥离。
接着，如图3(b)所示，用干蚀刻或湿蚀刻法去除暴露在导体12b、21b之间的基底导体71，形成由导体21b下方的基底导体71构成的基底导体21a和由导体12b下方的基底导体71构成的基底导体12a。按照上述工序，形成具有由基底导体21a和导体21b层叠的层叠结构的下部导体(第1导体)21和具有由基底导体12a和导体12b层叠的层叠结构的线圈导体12。
在本实施例中，下部导体21和线圈导体12的形成方法使用半加成法(析出法)，但导体的形成方法也可以使用减除法(蚀刻法)、镶嵌法、涂敷法或剥离法。后面说明的导体25和导体61，采用与下部导体2t及线圈导体12同样的方法形成。另外，线圈导体12和后述的导体61的布线层，可以是下部导体21的布线层或导体25的布线层中的任一方，这些可考虑布线设计的简便性和电感元件13的电学特性和形状而自由配置。
在形成线圈导体12和下部导体21的工序中，通过适当选择感光性树脂层83的形成材料、光刻条件等，能够使线圈导体12和下部导体21的形成位置精度和形状精度达到高精度。另外，以选择性蚀刻的方式用多种导电材料制成导体12和下部导体21，通过使用可选择性蚀刻的药液蚀刻线圈导体12和下部导体21，能提高线圈导体12和下部导体21的成形位置精度及形状精度。在后述的形成上部导体23、导体25、61的工序中也同样。
接着，如图3(c)所示，在整个表面上形成厚约0.1(μm)的介质膜31。介质膜31的形成材料，采用如氧化铝、氮化硅(Si4N3)、二氧化硅(SiO2)、氧化钛(Ta2O5)、氮化铝(AlN)或氧化镁(MgCl)等。介质膜31将形成在下部导体21和线圈导体12的上表面和侧面的整个表面包覆而形成。通过又减少介质膜31每单位时间的成膜量(成膜速率)又考虑装置结构，能够将介质膜31的表面厚度精度提高到高精度。
接着，在介质膜31的整个表面上涂敷感光性树脂，形成感光性树脂层82。接下来，如图4(a)所示，对感光性树脂层82进行曝光显影，在线圈导体12的内周侧的端部上的感光性树脂层82上形成开口部82a。接着，对感光性树脂层82进行后烘焙(热处理)。
接着，如图4(b)所示，用灰化法去除露出于开口部82a的介质膜31去除，在介质膜31上形成露出线圈导体12的接触孔开口部31a。此时，也可根据需要同时去除后述晶片切断线(芯片切断面)的介质膜31。如果将介质膜31单片化，就能分散介质膜31的膜应力。接着，如图4(c)所示，剥离感光性树脂层82。
接着，如图5(a)所示，例如用溅镀法等在整个表面依次层积膜厚约为30(nm)的钛(Ti)和膜厚约为100(nm)的铜(Cu)，形成上部导体形成用导体73。也可以用蒸镀法等在真空成膜装置中成膜的方法来形成上部导体形成用导体73。
接着，例如用旋涂法在上部导体形成用导体73的整个表面上涂敷约3(μm)厚的感光性树脂，形成感光性树脂层83。接着，如图5(b)所示，对感光性树脂层83进行曝光、显影，仅在上部导体形成用导体73的成为上部导体23的部分上留有感光性树脂层83。
接着，如图5(c)所示，用干蚀刻或湿蚀刻法将感光性树脂层83的下方以外的上部导体形成用导体73去除。从而，形成由感光性树脂层83下方的上部导体形成用导体73构成的上部导体(第2导体)23。通过上述工序，形成由下部导体21、介质膜31及上部导体23构成的电容元件(容量元件)11。
接着，如图6(a)所示，剥离上部导体23上的感光性树脂层83。接着，在整个表面上例如涂敷半导体用感光性树脂，形成膜厚约为7～8(nm)的绝缘膜33。接着，对绝缘膜33上进行预烘焙。接着，如图6(b)所示，对绝缘膜33进行曝光、显影，在绝缘膜33上形成将接触孔开口部31a露出的接触孔开口部33a。另外，在上部导体23上的绝缘膜33上同时形成将上部导体23的一部分露出的开口部33b。接着，对绝缘膜33进行后烘焙。通过后烘焙绝缘膜33上发生硬化收缩，绝缘膜33的膜厚成为约5(μm)。另外，如图6(b)所示，通过硬化收缩，接触孔开口部33a和开口部33b周围的绝缘膜33成为具有圆锥状。绝缘膜33的开口部33a、33b及凹槽等加工方法，也可以使用激光、等离子灰化等离子灰化法或湿蚀刻法。
接着，如图6(c)所示，按照和下部导体21及线圈导体12同样的形成方法形成导体25及导体61。若详细说明，就是例如用溅镀法在整个表面上依次淀积膜厚约为30(nm)的Ti和膜厚约为100(nm)的Cu，形成基底导体，其附图省略。接着，用旋涂法在基底导体的整个表面上涂敷约8(μm)厚的感光性树脂，形成感光性树脂层。
接着，对该感光性树脂层进行曝光显影，在感光性树脂层上形成和导体25及导体61形状相同的开口部。
接着，用电镀法在暴露在该开口部内的基底导体上形成约8(μm)厚的Cu导体，形成约8(μm)厚的导体25b及导体61b。接着，剥离感光性树脂层。
接着，如图6(c)所示，用干蚀刻或湿蚀刻法去除暴露在导体25b、61b的周围及导体25b、61b之间的基底导体，形成由导体25b下方的基底导体构成的基底导体25a和由导体61b下方的基底导体构成的基底导体61a。从而，在开口部33b内的上部导体23上和绝缘膜33上形成层积了基底导体25a和导体25b的层叠结构的导体(第3导体)25，在接触孔开口部31a、33a内和绝缘膜33上形成层积了基底导体61a及导体61b的层叠结构的导体61。
通过上述工序，形成由线圈导体12和导体61构成的电感元件13。接着，如图7所示，在整个表面上形成约30(μm)厚的氧化铝的保护膜54。
接着，沿预定的切断线切断晶片，将形成在晶片上的多个电子器件1在各器件形成区分离成芯片状。接着，在该切断面上形成分别电连接到露出切断面的导体25和导体61上的外部电极，其图示省略。在外部电极形成前或外部电极形成后，根据需要进行角部的倒角，电子器件1即告完成。
采用本实施例的电子器件1的制造方法，如图6(b)和图6(c)所示，在导体25及导体61形成时，线圈导体12、下部导体21、上部导体23及介质膜31被绝缘膜33所覆盖。所以，在形成导体25和导体61时，绝缘膜33起到保护膜的作用，导体12、21、23及介质膜31不会因蚀刻基底导体等受到损伤。因此，与专利文献2中公开的薄膜电容器811不同，由于在形成导体25及导体61时上部导体23不被蚀刻，能将上部导体23做成所需的形状和尺寸，高精度制作电容元件11的电极面积，从而，能实现电容元件11电容值的高精度。另外，在形成导体25及导体61时，下部导体21和介质膜31等的侧面不被蚀刻，能防止下部导体21和上部导体23之间的短路。
另外，由于介质膜31包覆下部导体21和线圈导体12的上表面和侧面的整个表面而形成，具有作为保护膜的功能，所以绝缘膜33即使采用有机材料也不会发生电子迁移。从而，无需在下部导体21及线圈导体12上形成Ni或Ti导体等的工序。另外，电容元件11的下部导体21和线圈导体12在同一工序中同时形成，导体25和导体61在同一工序中同时形成。从而，能够缩短工序，低成本制造电子器件1。另外，由于能确保绝缘膜33的绝缘性，所以能提高电子器件1的良品率，谋求电子器件1的低成本。
对本实施例的变形例相关的电子器件，用图8至图11进行说明。在下述说明中，对和第1实施例发挥相同功能、作用的构成要素，使用相同符号且省略详细说明。
(变形例1)
首先，对本实施例的变形例1的电子器件2，用图8(a)和图8(b)进行说明。图8(a)是表示本变形例的电子器件2的平面图，只表示出导体部分，图8(b)表示电子器件2的等效电路。如图8(a)所示，在电子器件2中，螺旋状线圈导体12的外周侧的端部的导体的一部分用作电容元件11的下部导体21。如图8(b)所示，电容元件11和电感元件13串联连接而构成串联谐振电路。导体61和导体25分别成为通电用端子。除上述各点之外，电子器件2的结构与电子器件1相同，其说明省略。
(变形例2)
接着，用图9(a)和图9(b)，对本实施例的变形例2的电子器件3进行说明。图9(a)是表示本变形例的电子器件3的平面图，只示出导体部分，图9(b)表示电子器件3的等效电路图。如图9(a)所示，电感元件13具有螺旋形线圈导体12和在线圈导体12的内周侧的端部连接且在图中左右方向延伸的长方形导体61。电容元件11与线圈导体12一体形成，具有与线圈导体12的外周侧的端部连接且在图中左右方向延伸的长方形下部导体21、形成在下部导体21上的介质膜31、形成在介质膜31上的上部导体23。上部导体23上连接有与导体61一体形成且在下部导体21上相对设置的L形导体25。如图9(b)所示，电容元件11和电感元件13并列连接，构成并列谐振电路。导体25和导体61电连接。导体61和下部导体21分别成为通电用端子。除上述各点之外的电子器件3的结构和电子器件1相同，其说明省略。
(变形例3)
接着，用图10(a)和图10(b)，对本实施例的变形例3的电子器件4进行说明。图10(a)是表示本变形例的电子器件4的平面图，只示出导体部分，图10(b)表示电子器件4的等效电路图。如图10(a)所示，电感元件13具有螺旋状线圈导体12和在线圈导体12的内周侧的端部连接且在图中左右方向延伸的长方形导体61。电容元件11与线圈导体12一体形成，具有和线圈导体12的外周侧的端部连接且在图中左右方向延伸的长方形下部导体21、形成在下部导体21上的介质膜31、形成在介质膜31上的上部导体23。上部导体23上连接相对设置在下部导体21上的长方形导体25。如图10(b)所示，电感元件13和电容元件11构成低通滤波器。导体61成为输入端子。另外，从线圈导体12的外周侧的端部附近引出的引出导体62成为输出端子。导体25成为接地用端子。除上述各点之外的电子器件4的结构和电子器件1相同，其说明省略。
(变形例4)
接着，用图11(a)和图11(b)，对本实施例的变形例4的电子器件5进行说明。图11(a)是表示本变形例的电子器件5的平面图，只示出导体部分，图11(b)表示电子器件5的等效电路图。如图11(a)所示，电感元件13具有螺旋形线圈导体12和在线圈导体12的内周侧的端部连接且在图中上下方向延伸的长方形导体61。电容元件11和线圈导体12一体形成，具有与线圈导体12的外周侧的端部连接且在图中左右方向延伸的长方形下部导体21、形成在下部导体21上的介质膜31、形成在介质膜31上的上部导体23。上部导体23上连接有在下部导体21上相对设置的长方形导体25。如图11(b)所示，电感元件13和电容元件11构成高通滤波器。导体25成为输入端子，下部导体21成为输出端子。导体61成为接地用端子。除上述各点之外，电子器件5的结构和电子器件1相同，其说明省略。
[第2实施例]
用图12至图14，对本发明第2实施例的电子器件及其制造方法进行说明。首先，用图12说明本实施例的电子器件101。图12是表示本实施例的电子器件101的剖面图。
本实施例的电子器件101相对于第1实施例的电子器件1的特征在于，绝缘膜33的表面在衬底51的大致整个表面上是平坦的。除绝缘膜33的表面在衬底51的大致整个表面上平坦这点之外，电子器件101的结构和电子器件1相同，其说明省略。
在本实施例的电子器件101中，由于绝缘膜33的表面在衬底51的大致整个表面上是平坦的，且绝缘膜33的厚度分布均匀，所以下部导体21和形成在绝缘膜33上的导体25之间的距离在衬底51的大致整个表面上是一定的。因此，与第1实施例的电子器件1相比，在下部导体21和绝缘膜33上形成的导体25间产生的寄生电感和寄生电容等的电磁耦合被削弱。从而，能以较高精度获得电容元件11的电容值。另外，和电子器件1相比，由于能降低ESR和ESL，能改善电容元件11的电特性。
另外，和电子器件1相比，由于绝缘膜33的厚度分布均匀，能保持下部导体21和导体25之间的绝缘电阻为较大值，进一步改善电子器件1的耐电压击穿临界值和绝缘性。
另外，由于绝缘膜33的表面在衬底51的大致整个表面上是平坦的，线圈导体12和形成在绝缘膜33上的导体61之间的距离在衬底51的大致整个表面上是一定的。从而，和电子器件1相比，能进一步减小线圈导体12和形成在绝缘膜33上的导体61之间生成的寄生电容。另外，由于绝缘膜33的表面在衬底51的大致整个表面上是平坦的，和电子器件1相比，较容易实现电子器件101的高多层化。进而，本实施例的电子器件101能得到和第1实施例中的电子器件1同样的效果。
用图13和图14，对本实施例的电子器件101的制造方法进行说明。在晶片上同时形成多个电子器件101，图13和图14表示1个电子器件101的器件形成区。图13和图14是表示本实施例的电子器件101的制造工序的剖面图。
首先，如图13(a)所示，通过与第1实施例的电子器件1同样的制造方法，在衬底51的平坦化层52上形成线圈导体12、下部导体(第1导体)21及介质膜31，在介质膜31上形成接触孔开口部31a，在介质膜31上形成上部导体(第2导体)23(参照图2(a)至图6(a))。
接着，例如用半导体用感光性树脂在整个表面上涂敷半导体形成膜厚约7～8(μm)的绝缘膜33。接着，对绝缘膜33进行预烘焙。接着，对绝缘膜33进行曝光、显影，在绝缘膜33上形成将接触孔开口部31a露出的接触孔开口部33a。另外，在上部导体23上的绝缘膜33上同时形成将部分上部导体23露出的开口部33b。接着，在绝缘膜33进行后烘焙。接着，如图13(b)所示，用CMP法等对绝缘膜33的表面进行研磨。
接着，如图13(c)所示，通过与第1实施例的电子器件1同样的制造方法形成导体25和导体61(参照图6(c))。接着，如图14所示，在整个表面上形成厚度约30(μm)的氧化铝的保护膜54。
接着，沿预定的切断线切断晶片，晶片上形成的多个电子器件101在各器件形成区分离成芯片状。接着，在该切断面上形成分别电连接到露出于断面的导体25和导体61的外部电极，其图示省略。在外部电极形成前或外部电极形成后，根据需要进行角部的倒角，电子器件101即告完成。使用本实施例的电子器件101的制造方法，能得到和第1实施例的电子器件1的制造方法同样的效果。
[第3实施例]
用图15对本发明第3实施例的电子器件及其制造方法进行说明。图15是表示本实施例的电子器件201的剖面图。再有，图15及以后的图，开口部33a、33b周围的绝缘膜33的圆锥形状被省略表示。
本实施例的电子器件201相对于第1实施例的电子器件101的特征在于，导体25、61的表面在衬底51的大致整个表面上是平坦的。除导体25、61的表面在衬底51的大致整个表面上平坦这点以外，电子器件201的结构与电子器件101相同，其说明省略。
本实施例的电子器件201中，由于导体25、61的表面在衬底51的大致整个表面上是平坦的，与电子器件1、101相比，较容易实现电子器件101的高多层化。例如，通过在导体25上交互层叠介质膜31、上部导体23及导体25来得到高电容量的电容元件11。
另外，能使形成在导体25上的上部导体的面积大于上部导体23的面积，也能使层积在电容元件11上的电容元件的电极面积大于电容元件11的电极面积。如此，在层叠多个电容元件的层叠电容元件中，能使各电容元件的电极面积大于其下层的电容元件。从而，通过在电容元件11上进一步层叠多个电容元件，能得到较高电容量的层叠电容元件。另外，在层叠多个电容元件的层叠电容元件中，也可自由配置各层电容元件的电极面积。另外，本实施例的电子器件201能得到与第2实施例的电子器件101同样的效果。
以下对本实施例的电子器件口201的制造方法进行简单说明。电子器件201的制造方法除导体25和导体61的形成工序以外，与图13及图14所示的电子器件101的制造方法相同。
省略附图说明导体25和导体61的形成工序，在整个表面上通过例如溅镀法依次层积膜厚约30nm的Ti和膜厚约100nm的Cu，形成基底导体。接着，在基底导体的整个表面上通过旋涂法等涂敷厚度约8um的感光性树脂，形成感光性树脂层。
接着，对该感光性树脂层进行曝光、显影，在感光性树脂层上形成与导体25及导体61形状相同的开口部。
接着，在露出于该开口部内的基底导体上通过电镀法形成厚度9～10(μm)的Cu导体，接下来，用CMP法研磨该导体的表面，形成厚度约8(μm)的导体25b和导体61b。接着，显影并剥离感光性树脂层。
接着，通过干蚀刻或湿蚀刻去除在导体25b、61b周围和导体25b、61b之间露出的基底导体，形成由导体25b下方的基底导体构成的基底导体25a和导体61b下方的基底导体构成的基底导体61a。因此，形成由基底导体25a和导体25b层叠的层叠结构导体(第3导体)25，并形成由基底导体61a和导体61b层叠的层叠结构导体61。使用本实施例的电子器件201的制造方法，能得到和第1实施例的电子器件1的制造方法同样的效果。
[第4实施例]
用图16对本发明第4实施例的电子器件进行说明。图16是表示本实施例的电子器件301的剖面图。
本实施例的电子器件301相对于第2实施例的电子器件201有如下特征，导体25由形成在开口部33b内的柱状导体27和从开口部33b上方到电子器件1的短边侧的周边部在绝缘膜33上形成的导体29这2层构成，导体61由形成在接触孔开口部31a、33a内的接触导体63和从接触孔开口部33a上方到电子器件1的短边侧的周边部形成为细长的长方形状的导体65这2层构成。
柱状导体27和接触导体63的基底导体27a、63a形成在各导体的底部和侧面。在基底导体27a、63a上形成导体27b、63b。导体29由形成在柱状导体27上及绝缘膜33上的基底导体29a和形成在基底导体29a上的导体29b构成。导体65由形成在接触导体63及绝缘膜33上的基底导体65a和形成在基底导体65a上的导体65b构成。
除上述方面以外，电子器件301的结构与电子器件201相同，其说明省略。本实施例的电子器件301能得到与第3实施例的电子器件201同样的效果。
[第5实施例]
用图17至图22对本发明第5实施例的电子器件及其制造方法进行说明。图17是表示本实施例的电子器件401的剖面图。
本实施例的电子器件401相对于第3实施例的电子器件201有如下特征，介质膜31在衬底51的衬底表面的大致整个表面上是平坦的。在下部导体21和线圈导体12周围和间隙处形成绝缘膜135。绝缘膜135用例如感光性聚酰亚胺等感光性树脂形成。绝缘膜135的膜厚和下部导体21及线圈导体12的厚度基本相等，下部导体21、线圈导体12及绝缘膜135的表面平滑。介质膜31平坦地形成在下部导体21、线圈导体12及绝缘膜135的大致整个表面上。除下部导体21、线圈导体12及绝缘膜135的表面平滑以及介质膜31在衬底51的衬底表面的大致整个表面上平坦这两点以外，电子器件401的结构与电子器件201相同，其说明省略。
本实施例的电子器件401中，在下部导体21和线圈导体12的同一层上形成绝缘膜135，所以上表面变得平坦。介质膜31形成在其平坦面上。从而，即使减薄介质膜31，介质膜31的膜厚在下部导体21的端部处也是均匀的，上部导体23和下部导体21间能够绝缘。从而，电子器件401与第3实施例的电子器件201相比，能进一步改善电子器件1的耐电压击穿临界值。而且，本实施例的电子器件401能得到与第3实施例的电子器件201相同的效果。
用图18至图22对本实施例的电子器件401的制造方法进行说明。电子器件401在晶片上同时形成多个，但图18至图22表示1个电子器件401的器件形成区。图18至图22是表示本实施例的电子器件401的制造工序的剖面图。
首先，如图18(a)所示，采用与第1实施例的电子器件1同样的制造方法，在衬底51的平坦化层52上形成线圈导体12和下部导体(第1导体)21(参照图2(a)至图3(b))。
接着，如图18(b)所示，在整个表面上涂敷如聚酰亚胺等的感光性树脂，形成绝缘膜135。接着，对绝缘膜135进行后烘焙。接着，如图19(a)所示，用CMP法研磨绝缘膜135的表面直至露出下部导体21及线圈导体12的表面，使下部导体21、线圈导体12及绝缘膜135形成约8μm的厚度。如此，下部导体21、线圈导体12及绝缘膜135的表面变得平坦。
接着，如图19(b)所示，在整个表面上形成厚度约0.1μm的介质膜31。介质膜31的形成材料，使用如氧化铝、氮化硅(Si4N3)、二氧化硅(SiO2)、氧化钛(Ta2O5)、氮化铝(AlN)或氧化镁(MgO)。由于下部导体21、线圈导体12及绝缘膜135的表面是平坦的，所以介质膜31覆盖在下部导体21、线圈导体12及绝缘膜135的上表面的整个表面上平坦地形成。
接着，在介质膜31的整个表面上涂敷感光性树脂，形成感光性树脂层82。接着，如图19(c)所示，对感光性树脂层82进行曝光、显影，在线圈导体12的内周侧的端部处的感光性树脂层82上形成开口部82a。接着，对感光性树脂层82进行后烘焙(热处理)。
接着，如图20(a)所示，用灰化法去除露出在开口部82a内的介质膜31，在介质膜31上形成露出了线圈导体12的接触孔开口部31a。此时，也可根据需要同时去除后述的晶片切断线(芯片切断面)处的介质膜31。将介质膜31单片化，能分散介质膜31具有的膜应力。接着，如图20(b)所示，剥离感光性树脂层82。
接着，如图20(c)所示，在整个表面上用溅镀法等依次层积膜厚约30(nm)的钛(Ti)和膜厚约100(nm)的铜(Cu)，形成上部导体形成用导体73。也可以用蒸镀法等在真空成膜装置中使用的成膜方法形成上部导体形成用导体73。
接着，上部导体形成用导体73的整个表面上用例如旋涂法涂敷厚度约3(μm)的感光性树脂，形成感光性树脂层83。接着，如图21(a)所示，对感光性树脂层8进行曝光、显影，上部导体形成用导体73仅在成为上部导体23的部分上留有感光性树脂层83。
接着，如图21(b)所示，用干蚀刻或湿蚀刻法将除感光性树脂层83下方以外的上部导体形成用导体73去除。因此，形成由感光性树脂层83下方的上部导体形成用导体73构成的上部导体(第2导体)23。根据上述工序，形成由下部导体21、介质膜31及上部导体23构成的电容元件(电容)11。
接着，如图21(c)所示，剥离上部导体23上的感光性树脂层83。接着，在整个表面上例如涂敷半导体用感光性树脂，形成膜厚约7～8(μm)的绝缘膜33。接着，对绝缘膜33进行预烘焙。接着，如图22(a)所示，对绝缘膜33进行曝光、显影，在绝缘膜33上形成露出了接触孔开口部31a的接触孔开口部33a。另外，在上部导体23的绝缘膜33上同时形成露出了部分上部导体23的开口部33b。接着，对绝缘膜33进行后烘焙。接着，用CMP法对绝缘膜33的表面进行研磨。
接着，如图22(b)所示，采用与下部导体21及线圈导体12同样的形成方法来形成导体25及导体61。若详细说明，就是在整个表面上用例如溅镀法依次层积膜厚约30(nm)的Ti及膜厚约100(nm)的Cu来形成基底导体，其图示省略。接着，在基底导体的整个表面时用如旋涂法涂敷厚度约8(μm)的感光性树脂，形成感光性树脂层。
接着，对该感光性树脂层进行曝光、显影，在感光性树脂层上形成与导体25及导体61形状相同的开口部。
接着，在露出在该开口部内的基底导体上用电镀法形成厚度9～10(nm)的Cu导体，接下来，用CMP法对该导体的表面进行研磨，形成厚度约8(μm)的导体25b及导体61b。接着，剥离感光性树脂层。
接着，如图22(b)所示，用干蚀刻或湿蚀刻法去除露出在导体25b、61b的周围及导体25b、61b之间的基底导体，形成由导体25b下方的基底导体构成的基底导体25a和由导体61b下方的基底导体构成的基底导体61a。从而，在开口部33b内的上部导体23和绝缘膜33上形成具有由基底导体25a及导体25b层叠而成的层叠结构的导体(第3导体)25，在接触孔开口部31a、33a内和绝缘膜33上形成具有由基底导体61及导体61b层叠而成的层叠结构的导体61。
用上述工序形成由线圈导体12及导体61构成的电感元件13。接着，如图22(c)所示，在整个表面上形成厚度约30(μm)的氧化铝的保护膜54。
接着，沿预定的切断线切断晶片，形成晶片上的多个电子器件401在各器件形成区分离成芯片状。接着(图示省略)，在该切断面形成电连接到露出于断面的导体25及导体61的外部电极。在外部电极形成前或外部电极形成后，根据需要进行角部的倒角，电子器件401即告完成。使用本实施例的电子器件401的制造方法，能得到和第1实施例的电子器件1的制造方法同样的效果。
[第6实施例]
用图23至图28对本发明第6实施例的电子器件及其制造方法进行说明。图23是表示本实施例的电子器件501的剖面图。
本实施例的电子器件501相对于第5实施例的电子器件401用半加成法(析出法)形成线圈导体12、下部导体21及导体25、61有如下特征，导体12、21、25、61用镶嵌法形成。线圈导体12及下部导体21的基底导体12a、21a形成在各导体的底部及侧部。除了具有导体12、21、25、61用镶嵌法形成、线圈导体12及下部导体21的侧部设有基底导体12a、21a这一结构以外，电子器件501的结构和电子器件401相同，其详细说明省略。本实施例的电子器件501能得到和第5实施例的电子器件401同样的效果。
用图24至图28对本实施例的电子器件501的制造方法进行说明。电子器件501在晶片上同时形成多个，图24至图28表示了1个电子器件501的器件形成区。图24至图28是表示本实施例的电子器件501的制造工序的剖面图。
本实施例中，使用表面作了平坦化处理的衬底51作为衬底。首先，用CMP(化学机械研磨)法对形成在氧化铝(Al2O3)制的衬底51的整个表面上的氧化铝表面进行研磨，形成平坦化层52。
接着，在整个表面上涂敷如聚酰亚胺等感光性树脂，形成绝缘膜135。接着，对绝缘膜135进行预烘焙。接着，如图24(a)所示，对绝缘膜135进行曝光、显影，沿其法线方向观察衬底51，可看到在绝缘膜135上形成的长方形开口部135a和螺旋状开口部135b。开口部135b的外周侧的端部与开口部135a连接。接着，对绝缘膜135进行后烘焙。
接着，如图24(b)所示，在整个表面上用如溅镀法等依次淀积膜厚约30nm的钛(Ti)和膜厚约为100nm的铜(Cu)，于是基底导体71形成。基底导体71也可形成在开口部135a，135b的侧面和底部。
接着，如图24(c)所示，在基底导体71上用电镀法形成厚度9～10μm的Cu导体72。接着，如图25(a)所示，用CMP法研磨整个表面直至露出绝缘膜135而形成导体图案，在开口部135a上形成约8μm厚的下部导体(第1导体)21，同时在开口部135b上形成同样厚度的线圈导体12。下部导体21由用基底导体71形成的基底导体21a和用导体72形成的导体21b构成。线圈导体12由用基底导体71形成的基底导体12a和用导体72形成的导体12b构成。
随后说明的导体25及导体61用和线圈导体12及下部导体21同样的方法形成。另外，线圈导体12和后述的导体61的布线层，可为下部导体21的布线层或上部导体23的布线层中的任一方，可考虑布线设计的容易性和电感元件13电学特性、形状等而自由地配置。
接着，如图25(b)所示，在整个表面上形成约0.1μm厚的介质膜31。介质膜31的形成材料，例如可采用氧化铝、氮化硅(Si4N3)、二氧化硅(SiO2)、氧化钛(Ta2O5)、氮化铝(AlN)或氧化镁(MgCl)。由于下部导体21、线圈导体12及绝缘膜135的表面是平坦的，所以介质膜31覆盖且平坦地形成在下部导体21、线圈导体12及绝缘膜135的上表面的整个表面上。
接着，在介质膜31的整个表面上涂敷感光性树脂，形成感光性树脂层82。接着，如图25(c)所示，对感光性树脂层82进行曝光、显影，在线圈导体12的内周侧的端部处的感光性树脂层82上形成开口部82a。接着，对感光性树脂层82进行后烘焙(热处理)。
接着，如图26(a)所示，用灰化法去除露出在开口部82a内的介质膜31，在介质膜31上形成露出了线圈导体12的接触孔开口部31a。此时，也可根据需要同时去除后述的晶片切断线(芯片切断面)处的介质膜31。将介质膜31单片化，能分散介质膜31的膜应力。接着，如图26(b)所示，将感光性树脂层82剥离。
接着，如图26(c)所示，在整个表面上用例如溅镀法依次层积膜厚约30(nm)的钛(Ti)和膜厚约为100(nm)的铜(Cu)，形成上部导体形成用导体73。也可以用蒸镀法等基于真空成膜装置的成膜方法形成上部导体形成用导体73。
接着，在上部导体形成用导体73的整个表面上用例如旋涂法涂敷约3(μm)厚的感光性树脂，形成感光性树脂层83。接着，如图27(a)所示，对感光性树脂层8进行曝光、显影，仅在上部导体形成用导体73的成为上部导体23的部分上留有感光性树脂层83。
接着，如图27(b)所示，使用干蚀刻或湿蚀刻法将除了感光性树脂层83下方之外的上部导体形成用导体73去除。从而，形成由感光性树脂层83下方的上部导体形成用导体73构成的上部导体(第2导体)23。根据上述工序，形成由下部导体21、介质膜31及上部导体23构成的电容元件11。
接着，如图27(c)所示，剥离上部导体23上的感光性树脂层83。接着，在整个表面上涂敷例如半导体用感光性树脂而形成膜厚约为7～8(μm)的绝缘膜33。接着，对绝缘膜33进行预烘焙。接着，如图28(a)所示，对绝缘膜33进行曝光、显影，在绝缘膜33上形成露出了接触孔开口部31a的接触孔开口部33a。另外，在上部导体23的绝缘膜33上同时形成露出了部分上部导体23的开口部33b。接着，对绝缘膜33进行后烘焙。接着，用CMP法对绝缘膜33的表面进行研磨。也可用激光、等离子灰化或湿蚀刻法进行绝缘膜33的开口部33b及凹槽等的加工。
接着，如图28(b)所示，采用与下部导体21及线圈导体12同样的形成方法形成导体25及导体61。若详细进行说明(图示略)，就是在整个表面上用旋涂法等涂敷膜厚约8μm的感光性树脂，形成感光性树脂层。接着，将该感光性树脂层曝光、显影，在感光性树脂层上形成与导体25和导体61相同形状的开口部。接着，在基底导体的整个表面上用例如溅镀法依次层积膜厚约为30nm的Ti及膜厚约为100nm的Cu，形成基底导体。
接着，在基底导体上用电镀法形成9～10μm厚的Cu导体。接着，用CMP法研磨整个表面直至露出感光性树脂层而形成导体图案，形成约8μm厚的导体25和导体61。导体25由基底导体25a和形成在基底导体25a上的导体25b构成。导体61由基底导体61a和形成在基底导体61a上的导体61b构成。通过上述工序，形成由线圈导体12和导体61构成的电感元件13。接着，剥离感光性树脂层。
接着，如图28(c)所示，在整个表面上形成约30(μm)厚的氧化铝的保护膜54。接着，沿预定的切断线切断晶片，将在晶片上形成的多个电子器件501在各器件形成区以芯片状分离成。接着，在该切断面形成分别电连接到露出于断面的导体25和导体61的外部电极(图示略)。在外部电极形成前或外部电极形成后，根据需要进行角部的倒角，电子器件1即告完成。使用本实施例的电子器件501的制造方法，能得到和第1实施例的电子器件1的制造方法同样的效果。
[第7实施例]
用图29对本发明第7实施例的电子器件进行说明。图29上表示本实施例的电子器件601的剖面图。
本实施例的电子器件601相对于第5实施例的电子器件401有如下特征，导体25由形成在开口部33b内的柱状导体27和从开口部33b上方到电子器件1的短边侧的周边部在绝缘膜33上形成的导体29这2层构成，导体61由形成在接触孔开口部31a、33a内的接触导体63和从接触孔开口部33a上方到电子器件1的短边侧的周边部、形成为细长的长方形状的导体65这2层构成。
柱状导体27和接触导体63的基底导体27a、63a形成在各导体的底部和侧面。基底导体27a、63a上形成导体27b、63b。导体29由形成在柱状导体27上及绝缘膜33上的基底导体29a和形成在基底导体29a上的导体29b构成。导体65由形成在接触导体63及绝缘膜33上的基底导体65a和形成在基底导体65a上的导体65b构成。
除上述方面以外，电子器件601具有和电子器件401相同的结构，其说明省略。本实施例的电子器件601能得到和第5实施例的电子器件401同样的效果。
[第8实施例]
用图30至图34对本发明第8实施例的电子器件及其制造方法进行说明。图30是表示本实施例的电子器件701的剖面图。
本实施例的电子器件701相对于第5实施例的电子器件401有如下特征，介质膜31仅形成在下部导体21上。沿衬底表面的法线方向观察衬底51，可看到介质膜31仅形成在下部导体21和上部导体23相对的部分及其周边部。除介质膜31仅形成在下部导体21上这点以外，电子器件701具有和第5实施例的电子器件401相同的结构，省略其详细说明。
在本实施例的电子器件701中，介质膜31仅形成在下部导体21上。因此，电子器件701和电子器件401相比，能抑制内部应力，缩小电子器件701对应于温度的尺寸变化，所以，能抑制温度变化导致电容元件11的电容值等参数的变化。从而，电子器件701和第5实施例的电子器件401相比，能改善电容元件11的温度特性，能精度较高的获得电容元件11的电容值。进而，本实施例的电子器件701能得到和电子器件401同样的效果。
用图31至图34对本实施例的电子器件701的制造方法进行说明。电子器件701在晶片上同时形成多个，但图31至图34只表示了1个电子器件701的器件形成区。图31至图34是表示本实施例的电子器件701的制造工序的剖面图。
首先，如图31(a)所示，采用与第5实施例的电子器件401同样的制造方法，在衬底51的平坦化层52上形成线圈导体12、下部导体(第1导体)21及绝缘膜135，在整个表面上形成介质膜31(参照图2(a)至图3(b)和图18(a)至图19(b))。
接着，在介质膜31的整个表面上涂敷感光性树脂，形成感光性树脂层84。接着，如图31(b)所示，对感光性树脂层84进行曝光、显影，仅在成为下部导体21的电极部的部分及其周边部形成介质膜31。接着，如图32(a)所示，剥离感光性树脂层84。
接着，如图32(b)所示，用例如溅镀法在整个表面上依次层积膜厚约为30(nm)的钛(Ti)和膜厚约为100(nm)的铜(Cu)，形成上部导体形成用导体73。上部导体形成用导体73也可以用蒸镀法等基于真空成膜装置的成膜方法形成。
接着，在上部导体形成用导体73的整个表面上用旋涂法等涂敷厚度约3(μm)的感光性树脂，形成感光性树脂层83。接着，如图32(c)所示，对感光性树脂层83进行曝光、显影，仅在介质膜31上的上部导体形成用导体73(成为上部导体23的部分)上留有感光性树脂层83。
接着，如图33(a)所示，用干蚀刻或湿蚀刻法将除感光性树脂层83下方以外的上部导体形成用导体73去除。从而，形成由感光性树脂层83下方的上部导体形成用导体73构成的上部导体(第2导体)23。通过上述工序，形成由下部导体21、介质膜31及上部导体23构成的电容元件11。
接着，如图33(b)所示，剥离上部导体23上的感光性树脂层83。接着，在整个表面上涂敷半导体用感光性树脂等，形成膜厚约为7～8(μm)的绝缘膜33。接着，在绝缘膜33上进行预烘焙。接着，如图33(c)所示，对绝缘膜33进行曝光、显影，在绝缘膜33上形成露出线圈导体12的内周侧的端部的接触孔开口部33a。另外，在上部导体23上的绝缘膜33上同时形成露出部分上部导体23的开口部33b。接着，在绝缘膜33上进行后烘焙。接着，用CMP法研磨绝缘膜33的表面。
接着，如图34(a)所示，同样的形成方法形成导体25和导体61用和下部导体21及线圈导体12。若进行详细说明(图示略)，就是用例如溅镀法在整个表面上依次层积膜厚约为30(nm)的Ti和膜厚约为100(nm)的Cu，形成基底导体。接着，在基底导体的整个表面上用旋涂法涂敷厚度约8(μm)的感光性树脂，形成感光性树脂层。
接着，对该感光性树脂层进行曝光、显影，在感光性树脂层上形成与导体25及导体61相同形状的开口部。
接着，在露出于该开口部内的基底导体上用电镀法形成9～10(μm)厚的Cu导体，接下来，用CMP法对该导体的表面进行研磨，形成约8(μm)厚的导体25b及导体61b。接着，剥离感光性树脂层。
接着，如图34(a)所示，用干蚀刻或湿蚀刻法去除露出在导体25b、61b的周围及导体25b、61b之间的基底导体，形成由导体25b下方的基底导体构成的基底导体25a和由导体61b下方的基底导体构成的基底导体61a。从而，在开口部33b内的上部导体23上及绝缘膜33上形成具有由基底导体25a和导体25b层叠而成的层叠结构的导体(第3导体)25，在接触孔开口部33a内和绝缘膜33上形成具有由基底导体61a和导体61b层叠而成的层叠结构的导体61。
用上述工序形成由线圈导体12和导体61构成的电感元件13。接着，如图34(b)所示，在整个表面上形成约30(μm)厚的氧化铝的保护膜54。
接着，沿预定的切断线切断晶片，形成在晶片上的多个电子器件701在各器件形成区分离成芯片状。接着，在该断面上形成分别电连接到露出的断面的导体25和导体61的外部电极，图示略。接着，根据需要进行角部的倒角，最后完成电子器件701。使用本实施例的电子器件701的制造方法，能得到和第1实施例的电子器件1的制造方法同样的效果。
本发明不限于上述实施例，可有各种变化。
在上述实施例中，作为电子器件，举出仅包括电容元件11和电感元件13的电子器件的一例，但本发明不局限于此。例如，可适用于由电阻元件替换电感元件13而形成的RC复合型的电子器件。另外，也可适用于在电容元件11、电感元件13及其它元件上设有电阻元件的RLC复合型电子器件。另外，设有电容元件11的电子器件，不限于仅设有被动元件的电子器件，也可适用于设有薄膜晶体管、二极管等有源元件的电子器件。而且，含有电容元件11的电子器件，也可适用于数字模拟混合电路。进而，为得到所需的功能，通过对LCR的任一元件进行多个组合形成的所需电路，能达成该所需的功能。当然，不限于集中参数元件，也可以是与分布参数电路复合的电路结构，将它们与半导体元件组合也行。
另外，衬底51的材料也可以是半导体材料或低温烧结陶瓷(lowtemperature co-fired ceramics；LTCC)。另外，电子器件1也可以设置在电路基板内。
上述第1至第8实施例以设有1层电容元件11的电子器件1为例进行说明，但本发明不限于此。例如，也适用于设有依次反复层叠导体和介质膜31的层叠电容元件的电子器件1。形成层叠电容元件时，可将上述第1至第8实施例的电子器件的电容元件11适当组合。例如，反复层叠同一实施例的电容元件11，在一个实施例的电容元件11上反复层叠其他实施例的电容元件11，或交互层叠2个实施例的电容元件11等。
上述实施例以各导体的剖面形状是长方形的电子器件为例，但是各导体的剖面形状即使为梯形或倒梯形也没关系。
在上述实施例中，一例电子器件的导体25包括形成在开口部33b内的柱状导体部和为与上部导体23及外部电极等(未图示)连接、形成在绝缘膜33上的引出导体，本发明不限于此。本发明也适用于导体25仅由该引出导体构成、该柱状导体部在下部导体21上形成的电子器件。在该电子器件中，该柱状导体部(第3导体)上形成比柱状导体部薄的上部导体(第2导体)23，在上部导体23上形成介质膜31，在介质膜31上形成仅由引出导体构成的引出导体(第1导体)25。导体25形成得比上部导体23厚。在该电子器件中，电容元件由上部导体23、介质膜31及引出导体构成。在该电子器件中，绝缘膜33形成在下部导体21及柱状导体部的周围。而且，在该电子器件中，沿法线方向观察衬底51的衬底表面，可看到上部导体23覆盖柱状导体部而形成。
在上述电子器件中，薄薄地形成上部导体23，所以能得到形状精度高的上部导体23。因此，和导体25相对的上部导体23的面积精度能变成高精度，该电容元件的电极面积能高精度地形成。从而，能高精度得到该电容元件的电容值。另外，如果加厚绝缘膜33，能使下部导体21和导体25之间的寄生电感及寄生电容降低。从而，能提高电容元件11的电容值的精度。

Claims (16)

1.一种电子器件，其特征在于，
具有：形成在衬底上的第1导体；
形成在所述第1导体上的介质膜；及
形成在所述介质膜上且比所述第1导体薄的第2导体，
电容元件由所述第1导体、所述第2导体及所述介质膜构成。
2.如权利要求1所述的电子器件，其特征在于，
所述电容元件的电极面积由所述第2导体的面积规定。
3.如权利要求1或2所述的电子器件，其特征在于，
设所述第1导体的厚度设为t1；
所述第2导体的厚度设为t2；及
所述第2导体的粒径设为x，
则有t1＞t2，
x≤t2。
4.如权利要求1至3中任一项所述的电子器件，其特征在于，
所述第2导体的整个表面是平坦的。
5.如权利要求1至4中任一项所述的电子器件，其特征在于，
还有在所述第2导体上形成的绝缘膜。
6.如权利要求5所述的电子器件，其特征在于，
在所述第2导体上的所述绝缘膜的一部分上，形成所述第2导体表面露出的开口部。
7.如权利要求6所述的电子器件，其特征在于，
还有在所述开口部内形成的、比所述第2导体厚的第3导体。
8.如权利要求7所述的电子器件，其特征在于，
所述第3导体延伸到所述绝缘膜上。
9.如权利要求8所述的电子器件，其特征在于，
所述第1导体和所述第3导体形成在不同层上。
10.如权利要求5至9中任一项所述的电子器件，其特征在于，
所述绝缘膜的表面是平坦的。
11.如权利要求5至10中任一项所述的电子器件，其特征在于，
所述绝缘膜形成在所述衬底的大致整个表面上。
12.如权利要求11所述的电子器件，其特征在于，
还有与所述第1导体在同一层形成的第4导体，及
隔着绝缘膜与所述第4导体相对配置的第5导体。
13.如权利要求5至12中任一项所述的电子器件，其特征在于，
所述介质膜的膜厚比所述绝缘膜的膜厚薄。
14.如权利要求5至13中任一项所述的电子器件，其特征在于，
所述介质膜的介电常数大于或等于所述绝缘膜的介电常数。
15.如权利要求1至14中任一项所述的电子器件，其特征在于，
所述介质膜仅形成在所述第1导体上。
16.一种电子器件的制造方法，其特征在于，包括如下步骤：
在衬底上形成第1导体；
在所述第1导体上形成介质膜；
在所述介质膜上形成比所述第1导体薄的第2导体；
由所述第1导体、所述第2导体及所述介质膜构成电容元件；
在所述第2导体上形成绝缘膜；
在所述绝缘膜上形成露出所述第2导体表面的开口部；以及
在所述开口部内形成比所述第2导体厚的第3导体。
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