JP2005327932A - 多層配線基板及びその製造方法 - Google Patents

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規良 清水
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智生 山崎
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昭雄 六川
Takahiro Iijima
隆廣 飯島
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Abstract

【課題】 本発明は温度特性を安定するよう構成されたキャパシタ構造を多層配線基板に形成することを課題とする。
【解決手段】 多層配線基板１０は、絶縁性基板１２、多層配線構造１４、下面配線構造１６、スルーホール１８を備えている。多層配線構造１４は、最上部がキャパシタ構造Ｘとして形成される。このキャパシタ構造Ｘの誘電体層Ｙは、高誘電率無機フィラーと常誘電率フィラーとが配合された無機フィラーと、絶縁性樹脂との混合電着層から成る。常誘電率フィラーは、温度係数が負（マイナス）または小さい値を有する常誘電体からなる。これにより、キャパシタ構造Ｘは、誘電体層Yの温度係数を下げることにより温度変化に応じた静電容量温度変化率の変化を抑制して温度特性を安定させることが可能になる。
【選択図】 図２

Description

本発明は、複数の配線パターンが積層された積層構造にキャパシタ構造を形成し、積層構造に半導体素子が搭載される多層配線基板及びその製造方法に関する。
半導体装置においては、あらゆる箇所での高密度化が進められており、それに応じて配線パターン同士を近接させて設ける際に、配線間のクロストークノイズや電源ライン等の電位変動を防止することが重要である。特に、高速のスイッチング動作が要求される高周波用の半導体素子を搭載する多層配線基板の場合は、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速でオンまたはオフすることによってスイッチングノイズも発生し、これによって電源ライン等の電位が変動し易くなる。
従来、このような問題を解消する手段として、信号ラインや電源ラインでの回路間の不要な結合を解除（デカップリング）するためのバイパスコンデンサとして、多層配線基板に別個のチップキャパシタ等の容量素子を搭載していた。
しかしながら、上記従来の構成のものでは、次のような問題があった。
(1)まず、別個のチップキャパシタ等の搭載に伴い配線パターンの設計自由度が低下する。(2)更に、チップキャパシタと半導体素子の電極とを接続する配線距離が長いとインダクタンスが大きくなり、チップキャパシタによるデカップリング効果が十分に得られなくなる。したがって、チップキャパシタ等は半導体素子にできるだけ近接させて搭載することが必要である。
(3)しかし、チップキャパシタ等のサイズによって搭載位置も制限されるため、半導体素子との近接配置にも限界があった。
また、チップキャパシタ等の容量素子を多層配線基板に搭載すると、積層構造が大型化・重量化することが避けられず、現在の趨勢である小型化・軽量化に逆行してしまう。この点についても、チップキャパシタ等の小型化による対処では限界があった。
このような問題を解決する方法として、例えば、絶縁性基材上の第１の配線層上に電着法により形成した樹脂層を誘電体層として利用し、且つ、第１の配線層と、樹脂層上を含めて絶縁性基材上に形成した第２の配線層とをそれぞれ各電極層として利用することにより、キャパシタ部を構成するものがある。
この方法で形成された多層配線基板では、所要のデカップリング効果（配線間のクロストークノイズの発生や電源ラインの電位の変動等の抑制）を奏すると共に、多層配線基板を構成する部材の一部（第１，第２の配線層及び樹脂層）をキャパシタ部の各電極層及び誘電体層として兼用しているので、薄型化及び製造コストの低減化に寄与するものである。
また、樹脂層の形成は、電解槽において溶剤中に有機樹脂をコロイド状に分散させたものを用意し、電解槽中に第１の配線層が形成された絶縁性基材を浸漬し、第１の配線層と電解槽の間に電界をかけ、電界によるコロイドの電気泳動を利用して行なう。そして、有機樹脂に、高誘電率材料からなる無機フィラーを配合したものを用いている。
（例えば、特許文献１参照）。
特開２００３−６８９２３号公報
しかしながら、上記従来の多層配線基板では、高誘電率フィラーが含有された電着ポリイミド液を用いており、電着液は水溶性からなる主成分にコロイド状になったポリイミド樹脂が分散し、同時に無機フィラーである微小径の高誘電材料も液中に均一に分散している。そして、導体上に誘電体膜を析出させ、さらに誘電体上に電極を形成し、キャパシタの静電容量温度変化率を測定すると、図１に示されるように、−５５°Ｃ〜１２５°Ｃの範囲で−１０％〜１８％である。また、誘電体層としての樹脂層は、温度係数が１５５５ｐｐｍ／°Ｃである。
従って、従来の多層配線基板は、温度係数の高い樹脂層で誘電体層を形成すると、静電容量温度変化率が安定せず、高温域での温度変化によらず静電容量温度変化率を一定値に保つことが要望されている。特にキャパシタ構造を有する多層配線基板では、フィルタ回路などに用いる場合に温度特性の改善が要望されている。
そこで、本発明は上記要望に応じた多層配線基板及びその製造方法を提供することを目的とする。
請求項１記載の発明は、樹脂に無機フィラーを混合した誘電体層を一対の電極間に配設したキャパシタ構造を、多層配線構造内に設けた構成の多層配線基板において、前記無機フィラーは、高誘電率無機フィラーと常誘電率フィラーとが配合されてなることを特徴とする。
請求項２記載の発明は、複数の配線パターンが積層された積層構造にキャパシタ構造を形成し、前記積層構造に半導体素子が搭載される多層配線基板において、前記キャパシタ構造は、高誘電率無機フィラーと常誘電率フィラーとが配合されてなる無機フィラーと絶縁性樹脂との混合電着層からなる誘電体層と、該誘電体層の上部に形成された上部電極と、前記誘電体層の下部に形成された下部電極と、を積層してなることを特徴とする。
請求項３記載の発明は、前記常誘電率フィラーは、温度係数が負または１００ｐｐｍ／°Ｃ以下の特性を有することを特徴とする。
請求項４記載の発明は、前記高誘電率無機フィラーは、チタン酸バリウム、チタン・ジルコン酸鉛、チタン酸ストロンチウムの何れかからなることを特徴とする。
請求項５記載の発明は、前記絶縁性樹脂は、ポリイミド樹脂からなることを特徴とする。
請求項６記載の発明は、複数の配線パターンが積層された積層構造にキャパシタ構造を形成する多層配線基板の製造方法において、高誘電率無機フィラーと常誘電率フィラーとが配合されてなる無機フィラーと絶縁性樹脂との混合電着層からなる誘電体層を前記積層構造に形成する処理工程と、前記誘電体層の上部に上部電極を形成する処理工程と、前記誘電体層の下部に下部電極を形成する処理工程と、前記上部電極および前記下部電極と上記半導体素子の電極とを直接接続するための素子接続用パッドを形成する処理工程と、を有することを特徴とする。
本発明によれば、キャパシタ構造の誘電体層が高誘電率無機フィラーと常誘電率フィラーとが配合されてなる無機フィラーと絶縁性樹脂との混合電着層からなるため、誘電体層の温度係数を下げることにより温度変化に応じた静電容量温度変化率の変化を抑制して温度特性を安定させることが可能になる。そのため、温度の影響を受けないキャパシタ構造のフィルタ回路などにも適用することができる。
また、高誘電率無機フィラーに温度係数が負または１００ｐｐｍ／°Ｃ以下とされた常誘電率フィラー、例えば、チタン酸バリウム、チタン・ジルコン酸鉛、チタン酸ストロンチウムの何れかを配合することにより、誘電体層の温度特性を安定化することができる。
以下、図面と共に本発明の一実施例について説明する。
図２に、本発明の一実施例の多層配線基板１０上に半導体素子（半導体チップ）２０を搭載して構成した半導体装置３０の部分断面図を示す。
図２に示されるように、多層配線基板１０は、絶縁性基板１２の上面に積層された多層配線構造１４、絶縁性基板１２の下面に形成された下面配線構造１６、および絶縁性基板１２を貫通して多層配線構造１４の最下層ｄと下面配線構造１６の最上層ｅとを電気的に接続するスルーホール１８を備えている。
下面配線構造１６は、２層の配線層ｅ、ｆが間に絶縁層Ｌを介して積層された構造である。最下層の配線層ｆの所定箇所は外部接続用パッドｆＰとして形成されており、はんだ１５により外部接続端子（ピン）１３が接合されている。図示した４本のピン１３は、例えば左端の１本が接地端子（ＧＲ）、中央の２本が信号端子（Ｓ）、右端の１本が電源端子（Ｐ）である。下面配線構造１６の下面は、はんだ１５の位置を除いて、ソルダレジスト１１によって覆われている。
多層配線構造１４は、４層の配線層ａ、ｂ、ｃ、ｄが間に下記誘電体層Ｙまたは絶縁層Ｍ、Ｎを介して積層されている。各配線層ａ〜ｂは、必要箇所において、誘電体層Ｙまたは絶縁層Ｍ、Ｎを貫通するビアＶにより電気的に接続されている。
多層配線構造１４は、最上部がキャパシタ構造Ｘとして形成されている。このキャパシタ構造Ｘは、配線層ａから成る上部電極層、誘電体層Ｙ、配線層ｂから成る下部電極層で構成されている。そして、誘電体層Ｙは高誘電率無機フィラーと常誘電率フィラーとが配合された無機フィラーと、絶縁性樹脂との混合電着層から成る。
常誘電率フィラーは、温度係数が負（マイナス）または小さい値を有する常誘電体からなる。これにより、誘電体層Ｙは、温度係数を大幅に低下させることができ、誘電体層Yの温度係数を下げることにより温度変化に応じた静電容量温度変化率の変化を抑制して温度特性を安定させることが可能になる。そのため、温度の影響を受けないキャパシタ構造Ｘをフィルタ回路などにも適用することが可能になる。
上部電極層ａの所定箇所は素子接続用パッドａＰとして形成されており、はんだ１７により半導体素子２０の電極バンプ２２に直接接続されている。すなわち、はんだペーストをスクリーン印刷により塗布したり、はんだボールを搭載したりしてはんだ１７を設け、このはんだ１７を溶融させ、半導体素子２０の電極バンプ２２に接続する。電極バンプ２２は半導体素子２０の電極にはんだにより直接形成してあり、電極と実質的に一体である。
また、図示の制約のため図２には示していないが、次に説明するように、上部電極層ａを構成する配線層の他の所定箇所には、周囲から絶縁区画された配線層領域が下部電極ｂのための素子接続用パッドｂＰとして形成されており、他の配線経路を介さずに、半導体素子２０の他の電極バンプ２２と直接接続されている。上部電極ａの上面は、はんだ１７の位置を除いて、ソルダレジスト１９によって覆われている。
ここで、図３の模式的分解図を参照して、半導体装置３０におけるキャパシタＸと半導体チップ２０との接続関係の一形態を説明する。図３には、上から順に、半導体チップ２０、ソルダレジスト層１９、上部電極層ａ、誘電体層Ｙ、下部電極層ｂを示してある。この例では、上部電極層ａが電源層、下部電極層ｂが接地層となる。ただし、これに限定する必要はなく、上部電極層ａを接地層とし、下部電極層ｂを電源層としてもよい。
半導体素子２０は実際には多数の電極バンプ２２を備えているが、図示の便宜上４個の電極バンプのみを示した。このうち、図中左から２番目（半導体チップ２０の中央）の電極バンプ２２は、一点鎖線で示すように、ソルダレジスト層１９の開口１９ｈ内のはんだバンプ１７により、キャパシタＸの上部電極ａの素子接続用パッドａＰに直接接続されている。
半導体素子２０のその他の電極バンプ２２は、図３中それぞれ破線で示すように、上部電極層ａ内に環状絶縁層Ｔで周囲の上部電極層ａから絶縁区画された各素子接続用パッドｂＰに直接接続されている。これらの絶縁区画された素子接続用パッドｂＰは、誘電体層Ｙ内に島状に設けた導体層Ｒを介して、下部電極層ｂの各接続部位ｂＰ’に接続されている。
すなわち、多層配線基板１０上に搭載された半導体チップ２０の各電極バンプ２２と、その直下に形成されているキャパシタＸの素子接続用パッドａＰおよびｂＰとが、両者の外部の配線経路を経由せずに直接接続されている。
このように、多層配線基板１０および半導体装置３０は、多層配線基板１０に内装されたキャパシタＸと、多層配線基板１０上に搭載された半導体チップ２０とが直接接続される構造を備えていることにより、半導体チップ２０とキャパシタＸとの接続距離が最小化される。
これにより、半導体チップ２０とキャパシタＸとの配線に起因するインダクタンスの増大は実質的に発生せず、キャパシタＸによる本来のデカップリング効果を十分に得ることができる。
また、キャパシタＸの誘電体層Ｙは、高誘電率の無機フィラーと絶縁性樹脂との混合電着層で構成したことにより、１０μｍ以下の極めて薄い層として形成できるので、キャパシタＸが全体として極めて薄い構造として多層配線基板１０内に内装できるため、配線パターンの設計自由度に対して実質的に影響せず、同時に、多層配線基板１０の小型化・軽量化を妨げない。
次に、図４〜図１２を参照して、実施例１の多層配線基板１０および半導体装置３０の製造工程について説明する。尚、図４〜図１２は各工程における処理により得られる構造の断面図である。
〔工程１〕基板の準備、スルーホールの形成（図４参照）
絶縁性コア材１２の両面に銅箔ｇを張り付けた両面銅張り積層板に、ドリル加工またはレーザ加工によりスルーホール１８’を開口する。用いる積層板としては、例えばＦＲ−４相当のもの等、ガラス布に絶縁性樹脂（エポキシ樹脂、ポリイミド樹脂、ＢＴ樹脂、ＰＰＥ樹脂等）を含浸させたものを用いる。
〔工程２〕配線層の形成、スルーホールの充填（図５参照）
銅の無電解めっきまたはスパッタによりスルーホール１８’の内壁および銅箔ｇの全面に給電用導体薄層を形成した後、銅の電解めっきによりスルーホール１８’を導体で充填すると共に両面の銅箔ｇ上に導体層を形成した後、両面の銅箔および導体層を一緒にパターニングする。これにより、絶縁性基板１２の上面および下面にそれぞれ配線層ｄおよびｅが形成され、導体で充填されたスルーホール１８により上下両面の配線層ｄ／ｅ間が電気的に接続された図示の構造が得られる。
〔工程３〕絶縁層の形成（図６参照）
図５に示す構造の上下両面に、ポリイミド樹脂、エポキシ樹脂等の樹脂を塗布するか、これらの樹脂のシートを積層貼着することにより、配線層間を絶縁するための絶縁層Ｎ、Ｌを形成した後、配線層間を電気的に接続するためのビアホールＶ’を各絶縁層に開口する。ビアホールＶ’の形成はレーザ加工（ＵＶ−ＹＡＧレーザ、ＣＯ２レーザ、エキシマレーザ等）により行なう。
〔工程４〕導体層の形成、ビアホールの充填（図７参照）
図６に示す構造の上下両面に、銅の無電解めっき、スパッタ等により給電用導体薄層を形成した後、銅の電解めっきによりビアホールＶ’を導体で充填すると共に上面導体層ｃ’および下面導体層ｆ’を形成する。これにより、導体で充填されたビアＶにより上下両面の導体層ｃ’／ｆ’間が電気的に接続された図示の構造が得られる。
〔工程５〕下部電極の形成（図８参照）
エッチングにより上下両面の導体層ｃ’およびｆ’をパターニングする。これにより、２段目の上面配線層ｃおよび２段目の下面配線層ｆが形成される。これらの配線層ｃおよびｆは、それぞれビアＶにより一段目の配線層ｄおよびｅと所定箇所で電気的に接続されている。
その後、配線層の所定積層数に応じて上記工程３〜工程５を所定回数繰り返すことにより多層配線構造１４が形成される。
〔工程６〕誘電体層の形成（図９参照）
工程３〜５をもう１回だけ繰り返して、上記配線層ｃの上に絶縁層Ｍおよび配線層ｂを形成する。これにより、配線層ｂの一部が、最終的に形成するキャパシタの下部電極となる。次いで、表面をアルカリまたは酸により洗浄し、電着法により配線層ｂの上に誘電体層Ｙを形成した。この電着は下記のように行なう。
例えば、イソプロピルアルコール等の溶剤中に、絶縁性樹脂としてのポリイミド樹脂に無機フィラー粉末（高誘電率無機フィラーと常誘電率無機フィラーとが所定の割合で配合）を配合してコロイド状に分散させた電解液を用意する。配線層ｂを形成した基板の上面以外をマスク（図示せず）で覆い上記の電解液に浸漬し、基板を陰極側とし、対向する陽極との間に電界を印加して上記コロイドを電気泳動させ、上記無機フィラーとポリイミド樹脂との混合電着層を基板上面に堆積させ、これを誘電体層Ｙとする。このようにして混合電着層を堆積させる電解処理は、配線層ｂを陰極に接続して行なうことができる。
このように混合電着層が形成されるメカニズムは、次のように考えられる。すなわち、無機フィラーのコロイド粒子は、電気的に中性であり極性を帯びていないが、ポリイミド樹脂のコロイド粒子は、正の極性を帯びており、カチオンとして作用する。また、電解液中に存在するコロイド粒子の形態は、ポリイミド樹脂のコロイド粒子に無機フィラーのコロイド粒子が付着凝集した粒子形態であると考えられる。そのため、ポリイミド樹脂のコロイド粒子が印加電界に駆動されて電気泳動するのに伴い、これと一体になって無機フィラーのコロイド粒子が移動し、陰極側の基板上に到達し、両者の混合層として析出する。
このようにして電着により形成した誘電体層Ｙの厚さは、印加電流値および印加時間によって任意に設定でき、例えば１０μｍ以下のように極めて薄くすることが可能になる。
高誘電率の無機フィラーとしては、ペロブスカイト構造のセラミックの粉末が適しており、例えばチタン酸バリウム（ＢａＴｉＯ３）、チタン・ジルコン酸鉛（Ｐｂ（ＺｒＸＴｉ１−Ｘ）Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）等を用いる。さらに、無機フィラーには、上記高誘電率無機フィラーに温度係数が負（マイナス）または１００ｐｐｍ／°Ｃ以下とされた常誘電率フィラーが配合されている。常誘電率フィラーとしては、例えば、図１３に示すような材質のものが考えられており、本実施例では温度係数が−１５００ｐｐｍ／°Ｃと極めて小さい値を有するチタン酸カルシウム（ＣａＴｉＯ３）、または温度係数が１００ｐｐｍ／°Ｃを有するチタン酸マグネシウム（ＭａＴｉＯ３）を用いる。これにより、誘電体層Ｙは、温度係数を大幅に低下させることができ、誘電体層Yの温度係数を下げることにより温度変化に応じた静電容量温度変化率の変化を抑制して温度特性を安定させることが可能になる。
また、上記常誘電率フィラーを配合することにより誘電体層Ｙは、常誘電体と同様に誘電損失が小さくなり、容量温度特性や歪率にも優れるため、ＤＣバイアス印加時の容量変化も殆どなく、電圧依存性も安定することになる。従って、誘電体層Ｙを有するキャパシタ構造Ｘも常誘電率フィラーを配合することにより常誘電体が有する上記特徴を有することになる。
尚、誘電体層Ｙの配合割合としては、例えば、従来のものでは高誘電率無機フィラー（チタン酸バリウム）を６０％〜６５％、ポリイミド樹脂を３５％〜４０％であるのに対し、本実施例では、高誘電率無機フィラー（チタン酸バリウム）を６０％〜６５％、チタン酸マグネシウム（ＭａＴｉＯ３）を１５％〜２０％、ポリイミド樹脂を２０％とする。
また、上記ポリイミド樹脂は、それ単独でも誘電性を有するが、上記のような高誘電率の無機フィラーを配合することにより、両者の混合電着層から成る誘電体層の誘電率が著しく高まり、薄い誘電体層で大きなキャパシタ容量を実現できる。
〔工程７〕誘電体層のビアホール形成（図１０参照）
レーザ加工により誘電体層ＹにビアホールＶ’を開口する。このビアホールＶ’には、図３に示した島状の導体層Ｒを形成するためのビアホールも含まれる。レーザ加工は、ＵＶ−ＹＡＧレーザ、ＣＯ２レーザ、エキシマレーザ等により行なう。尚、レーザ加工以外の方法としては、ビアホールＶ’の開口を機械的ドリル加工により行なっても良い。
〔工程８〕上部電極の形成（図１１参照）
図１０の構造の上面に、銅の無電解めっき、スパッタ等により給電用導体薄層を形成した後、銅の電解めっきによりビアホールＶ’（図１０参照）を導体で充填すると共に上面導体層を形成し、これをエッチングによりパターニングすることにより、最上部の上面配線層ａを形成する。配線層ａの一部が、キャパシタ構造Ｘの上部電極となる。配線層ａの所定箇所は、導体で充填されたビアＶにより下層の配線層と電気的に接続されている。
また、上面配線層ａの所定箇所には、図３に示したように環状絶縁層Ｔにより周囲から絶縁区画された素子接続用パッドｂＰも形成する。これは、上記パターニングの際に環状絶縁層Ｔの形状に配線層ａをエッチング除去した後、エッチング除去部にソルダレジスト層１９を充填することにより行なう。環状絶縁層Ｔに取り囲まれた配線層ａの部分が素子接続用パッドｂＰとなる。エッチング前に行ったビアホール充填により、素子接続用パッドｂＰの下部は誘電体層Ｙを貫通する導体層Ｒ（ビア）として形成されており、その下端が下部電極層ｂの所定箇所ｂＰ’に接合している。
このようにして、上部電極ａ、誘電体層Ｙ、下部電極ｂで構成されるキャパシタ構造Ｘが完成する。
〔工程９〕ソルダレジスト層の形成（図１２参照）
上下面に、それぞれ外部接続用パッドａＰおよびｆＰの部分を除いて、保護層としてソルダレジスト層１９を形成する。ソルダレジスト層１９の形成は、印刷法、熱圧着法（真空熱プレス等も可）により全面に形成した後、パターニングしてパッドａＰおよびｆＰの箇所を開口させることにより行なう。
その後、図２に示したように、下面のパッドｆＰにはんだ１５により外部接続端子（ピン）１３を接合することにより、本発明による多層配線基板１０が完成する。
更に、多層配線基板１０の上面に半導体チップ２０を搭載すれば、半導体装置３０が完成する。これは、上面のパッドａＰおよびｂＰに、はんだ１７により半導体チップ２０の各電極バンプ２２を接合することにより行なう。
以上説明した例では、配線層の形成をサブトラクティブ法（全面に層を形成後パターニングにより不要箇所除去）により行なったが、アディティブ法（マスキング成膜により必要箇所のみ形成）により行なっても良い。
従来のキャパシタの静電容量温度変化率を示すグラフである。 本発明による多層配線基板に半導体素子を搭載した半導体装置を示す断面図である。 図２の多層配線基板における内装キャパシタの層構成を示す分解図である。 多層配線基板および半導体装置を製造する工程１を示す断面図である。 多層配線基板および半導体装置を製造する工程２を示す断面図である。 多層配線基板および半導体装置を製造する工程３を示す断面図である。 多層配線基板および半導体装置を製造する工程４を示す断面図である。 多層配線基板および半導体装置を製造する工程５を示す断面図である。 多層配線基板および半導体装置を製造する工程６を示す断面図である。 多層配線基板および半導体装置を製造する工程７を示す断面図である。 多層配線基板および半導体装置を製造する工程８を示す断面図である。 多層配線基板および半導体装置を製造する工程９を示す断面図である。 温度係数の低い常誘電体材料の一覧を示す図である。
符号の説明
１０ 多層配線基板
２０ 半導体素子（半導体チップ）
３０ 半導体装置
１２ 絶縁性基板
１４ 多層配線構造
１６ 下面配線構造
１８ スルーホール
ａ、ｂ、ｃ、ｄ 上面配線層
ｅ、ｆ 下面配線層
Ｘ キャパシタ構造
Ｙ 誘電体層
Ｍ、Ｎ、Ｌ、 絶縁層

Claims (6)

  1. 樹脂に無機フィラーを混合した誘電体層を一対の電極間に配設したキャパシタ構造を、多層配線構造内に設けた構成の多層配線基板において、
    前記無機フィラーは、高誘電率無機フィラーと常誘電率フィラーとが配合されてなることを特徴とする多層配線基板。
  2. 複数の配線パターンが積層された積層構造にキャパシタ構造を形成し、前記積層構造に半導体素子が搭載される多層配線基板において、
    前記キャパシタ構造は、
    高誘電率無機フィラーと常誘電率フィラーとが配合されてなる無機フィラーと絶縁性樹脂との混合電着層からなる誘電体層と、
    該誘電体層の上部に形成された上部電極と、
    前記誘電体層の下部に形成された下部電極と、
    を積層してなることを特徴とする多層配線基板。
  3. 前記常誘電率フィラーは、温度係数が負または１００ｐｐｍ／°Ｃ以下の特性を有することを特徴とする請求項１または２に記載の多層配線基板。
  4. 前記高誘電率無機フィラーは、チタン酸バリウム、チタン・ジルコン酸鉛、チタン酸ストロンチウムの何れかからなることを特徴とする請求項１または２に記載の多層配線基板。
  5. 前記絶縁性樹脂は、ポリイミド樹脂からなることを特徴とする請求項２に記載の多層配線基板。
  6. 複数の配線パターンが積層された積層構造にキャパシタ構造を形成する多層配線基板の製造方法において、
    高誘電率無機フィラーと常誘電率フィラーとが配合されてなる無機フィラーと絶縁性樹脂との混合電着層からなる誘電体層を前記積層構造に形成する処理工程と、
    前記誘電体層の上部に上部電極を形成する処理工程と、
    前記誘電体層の下部に下部電極を形成する処理工程と、
    前記上部電極および前記下部電極と上記半導体素子の電極とを直接接続するための素子接続用パッドを形成する処理工程と、
    を有することを特徴とする多層配線基板の製造方法。
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