KR101563433B1 - 커패시터 및 이의 제조 방법 - Google Patents

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서수정
신진하
박화선
이창형
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성균관대학교산학협력단
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Abstract

본 발명에 따른 커패시터는 알루미늄으로 형성된 제1 전극, 제1 전극과 마주하는 제2 전극 및 제1 전극과 제2 전극 사이에 개재되고, 알루미늄 산화물을 포함하고, 제2 전극과 접하는 표면에 다수의 기공들이 형성된 제1 유전층을 포함한다.

Description

커패시터 및 이의 제조 방법{CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 커패시터 및 이의 제조 방법에 관한 것으로, 특히 고체 방식의 알루미늄 커패시터 및 이의 제조 방법에 관한 것이다.
일반적으로, 알루미늄 전해 커패시터는 크기에 비해 큰 전하용량을 갖고 있어 다양한 분야에 이용되고 있으나 고온, 고압에 대한 안정성이 낮은 단점이 있다. 최근에는 이를 해결하기 위한 고온, 고압에 대한 안정성이 향상된 고체 방식의 알루미늄 커패시터가 주로 이용되고 있다.
고체 방식의 알루미늄 커패시터는, 알루미늄을 양극 산화시킨 다공성 구조의 유전층을 포함한다. 상기 유전층은 수화 처리한 후 양극 산화 공정을 수행하고 열처리시킴으로써 형성할 수 있다. 상기 양극 산화 공정에서 전해액이 알루미늄과 반응하는 반응 시간을 늘림에 따라 유전층을 두께를 증가시킬 수 있다.
그러나 실제 제조 공정에서는 다공성 구조의 측벽면에서의 유전층의 두께를 증가시킬 수 있으나 측벽면들과 연결되어 포어를 형성하는 바닥면에서의 유전층의 두께는 반응 시간이 길어지더라도 실질적으로 증가하지 않고 얇은 두께로 유지되어 유전층을 두껍게 형성하기 어려운 문제가 있다. 이에 따라, 고체 방식의 알루미늄 커패시터는 작동 전압이 낮은 한계를 갖고 있다.
또한, 유전층은 세라믹 알루미나로 이루어져 취성이 있어 유전층이 파괴되기 쉽고, 취급이 어려우며, 양극 산화 공정을 위한 전처리 및 후처리가 수반되므로 공정 단가가 높은 단점이 있다.
본 발명은 위에서 언급한 문제점을 해결하기 위한 발명으로서, 본 발명의 일 목적은 유전층의 취성을 최소화하고 작동 전압을 높인 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 양극 산화 공정을 위한 전처리 및 후처리 단계 없이 내전압이 높은 유전층을 하는 커패시터의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 커패시터는 알루미늄으로 형성된 제1 전극, 상기 제1 전극과 마주하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 개재되고, 알루미늄 산화물을 포함하고, 상기 제2 전극과 접하는 표면에 다수의 기공들이 형성된 제1 유전층을 포함한다.
일 실시예에서, 상기 제1 유전층은 상기 제1 전극과 접촉하는 치밀층 및 상기 치밀층과 상기 제2 전극에 배치되고 상기 기공들을 포함하는 기공층을 포함하고, 이때의 상기 제1 유전층의 전체 두께와 상기 치밀층의 두께의 비율은 1:0.05 내지 1:0.15 일 수 있다.
일 실시예에서, 상기 제1 유전층이 형성된 제1 전극의 표면은 요철 구조를 가질 수 있다.
일 실시예에서, 상기 커패시터는 상기 제2 전극과 함께 상기 제1 전극을 개재시키도록 상기 제1 전극과 대향하는 제3 전극, 및 상기 제1 전극과 상기 제3 전극 사이에 개재되고, 알루미늄 산화물을 포함하며, 상기 제3 전극과 접하는 표면에 다수의 기공들이 형성된 제2 유전층을 더 포함할 수 있다.
일 실시예에서, 상기 제1 전극의 양면 각각은 요철 구조를 가질 수 있다.
일 실시예에서, 상기 제1 내지 제3 전극들과 상기 제1 및 제2 유전층들이 하나의 단위 구조체를 형성하고, 상기 커패시터는 적어도 2개의 단위 구조체들이 접착층에 의해서 연결된 구조를 가질 수 있다.
일 실시예에서, 상기 커패시터는 상기 제1 전극의 반대면에 배치되고, 알루미늄 산화물을 포함하며, 표면에 다수의 기공들이 형성된 제2 유전층을 더 포함할 수 있고, 상기 제1 및 제2 전극들과 상기 제1 및 제2 유전층들이 하나의 단위 구조체를 형성할 수 있다. 이때, 적어도 2개의 단위 구조체들이 전극층을 가운데 두고 상기 전극층의 양측에 각각 배치되되, 상기 커패시터는 상기 제1 및 제2 유전층들의 기공들이 상기 전극층과 접하도록 적층된 구조를 가질 수 있다.
일 실시예에서, 상기 커패시터는 상기 제1 전극과 함께 상기 제2 전극을 개재시키도록 상기 제2 전극과 대향하는 제3 전극 및 상기 제2 전극과 상기 제3 전극 사이에 개재되고, 알루미늄 산화물을 포함하며, 상기 제3 전극과 접하는 표면에 다수의 기공들이 형성된 제2 유전층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 커패시터의 제조 방법에서, 먼저 알루미늄막을 1차 양극 산화시켜, 표면에 다수의 기공들이 형성된 제1 산화막을 형성하고, 상기 제1 산화막이 형성된 알루미늄막을 2차 양극 산화시켜, 상기 제1 산화막의 기공들 각각의 일부가 알루미늄 산화물로 채워진 제1 유전층을 형성한 후, 상기 제1 유전층 상에 금속층을 형성한다.
일 실시예에서, 상기 제1 산화막은 기공들을 포함하는 제1 기공층 및 상기 제1 기공층과 연결된 제1 두께의 제1 치밀층을 포함하고, 상기 제1 유전층은 상기 제1 기공층의 기공보다 작은 크기의 기공들을 포함하는 제2 기공층 및 상기 제2 기공층과 연결되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 치밀층을 포함할 수 있다.
일 실시예에서, 상기 제1 유전층의 기공들의 크기는 상기 제1 산화막의 기공들의 크기의 20% 내지 90%일 수 있다.
일 실시예에서, 상기 제1 산화막은 인산, 황산 및/또는 옥살산 등의 전해액으로 양극 산화시킴으로써 형성할 수 있다.
일 실시예에서, 상기 제1 유전층은 구연산 및/또는 붕산 등의 전해액으로 양극 산화시킴으로써 형성할 수 있다.
일 실시예에서, 상기 제1 산화막을 형성하는 단계 이전에, 상기 알루미늄막의 표면에 요철 구조를 형성할 수 있다.
일 실시예에서, 상기 금속층을 1차 양극 산화시켜, 표면에 다수의 기공들이 형성된 제2 산화막을 형성할 수 있다. 이어서, 상기 제2 산화막이 형성된 금속층을 2차 양극 산화시켜, 상기 제2 산화막의 기공들 각각의 일부가 알루미늄 산화물로 채워진 제2 유전층을 형성한 후, 상기 제2 유전층 상에 전극을 형성할 수 있다.
일 실시예에서, 상기 제1 산화막을 형성하는 단계 및 상기 제1 유전층을 형성하는 단계 각각은, 전해액에 침지시켜 상기 알루미늄막 양측면에 각각 산화막 및 유전층이 형성되도록 수행할 수 있다. 즉, 상기 제1 산화막을 형성하는 단계에서, 전해액에 침지시켜 상기 알루미늄막 양측면에 각각 제1 산화막을 형성하고, 상기 제1 유전층을 형성하는 단계에서, 상기 제1 산화막이 양측면에 각각 형성된 알루미늄막을 전해액에 침지시켜 양측면에 각각 제1 유전층을 형성할 수 있다.
본 발명에 따르면, 외부의 충격을 흡수하는 기공을 포함하되, 기공의 바닥부의 두께가 후박한 유전층을 형성함으로써 유전층의 취성, 나아가 커패시터의 취성을 최소화시킬 수 있다. 상기 유전층에 의해서 높은 전압에 대한 내성이 향상되므로 커패시터의 작동 전압을 증가시킬 수 있다.
1차 양극 산화 공정 이후, 상기 1차 양극 산화 공정에서 이용한 제1 전해액과 다른 종류의 제2 전해액을 이용하여 2차 양극 산화 공정을 수행함으로써 기공을 포함하면서도 기공의 바닥부의 두께를 증가시킨 유전층을 형성할 수 있다. 상기 1차 및 2차 양극 산화 공정 각각의 전/후 처리 공정 없이 안정적인 구조의 유전층을 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터를 설명하기 위한 단면도이고, 도 2는 도 1의 A 부분을 확대한 확대 단면도이다.
도 3a 및 도 3b는 도 2에 도시된 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이고, 도 6은 도 5의 B 부분을 확대한 확대 단면도이다.
도 7 및 8은 본 발명의 또 다른 실시예에 따른 커패시터를 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 도 8에 도시된 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 또 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들에 대해서만 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 구성요소 등이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 구성요소 등이 존재하지 않거나 부가될 수 없음을 의미하는 것은 아니다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 커패시터를 설명하기 위한 단면도이고, 도 2는 도 1의 A 부분을 확대한 확대 단면도이다.
도 1 및 도 2를 참조하면, 커패시터(501)는 제1 전극(110), 유전층(120) 및 제2 전극(SE)을 포함한다. 제1 전극(110), 유전층(120) 및 제2 전극(SE)은 베이스 기판(WA) 상에 형성될 수 있다. 베이스 기판(WA)은 실리콘 웨이퍼일 수 있다. 이때, 실리콘 웨이퍼 상에는 실리카층이 형성될 수 있고, 상기 실리카층 상에는 제1 전극(110)과의 접착력을 향상시키는 티타늄층이 더 형성될 수 있다.
제1 전극(110)은 알루미늄을 포함한다. 예를 들어, 제1 전극(110)은 고순도 알루미늄 또는 다른 금속이 부분적으로 함유된 알루미늄 합금으로 형성될 수 있다. 제1 전극(100) 및 유전층(120)은 고순도 알루미늄 또는 알루미늄 합금으로 이루어진 알루미늄층의 양극산화를 통하여 형성하는데, 상기 알루미늄층의 일부는 양극산화 공정을 통하여 유전층(120)으로 변환되고, 나머지는 잔류하여 제1 전극(110)이 된다.
유전층(120)은 제1 전극(110) 상에 배치되고 표면에 형성된 다수의 기공(EP)을 포함한다. 다수의 기공(EP)은 제2 전극(SE)과 접하는 유전층(120)의 표면에 형성될 수 있다. 유전층(120)은 알루미늄산화물로 형성된다.
유전층(120)은 상기 알루미늄층이 부분적으로 양극 산화되어 형성된 층으로서, 구조적으로 치밀층(122a)과 기공층(122b)으로 구분할 수 있다. 치밀층(122a)은 제1 전극(110)과 직접 접촉하고 제1 전극(110)을 전체적으로 커버하는 하부층이다. 기공층(122b)은 치밀층(122a)의 상부에 배치된 상부층으로서, 다수의 기공(EP) 및 그 사이에 배치되고 치밀층(122a)과 연결된 격벽들을 포함한다. 상기 격벽들과 치밀층(122a)이 형성하는 빈 공간이 기공(EP)이고, 치밀층(122a)이 기공(EP)의 바닥부에 해당한다. 기공층(122b)의 다수의 기공(EP)이 외부 충격을 흡수할 수 있으므로, 유전층(120)의 취성이 최소화될 수 있다.
유전층(120)의 두께는 치밀층(122a)의 두께(Hf)와 기공(EP)의 깊이(Df)의 합과 동일하다. 기공(EP)의 깊이(Df)는 상기 격벽의 높이인 기공층(122b)의 두께와 실질적으로 동일하다. 유전층(120) 전체 두께를 100이라고 할 때, 치밀층(122a)의 두께(Hf)는 5 이상 100 미만일 수 있다. 즉, 유전층(120)의 전체 두께와 치밀층(122a)의 두께의 비율은 1:0.05 이상 1:1 미만일 수 있다. 일례로, 유전층(120) 전체 두께를 100이라고 할 때, 치밀층(122a)의 두께(Hf)는 50 내지 80일 수 있다. 제조 공정에서 이와 같이 치밀층(122a)의 두께(Hf)를 두껍게 제어함으로써 유전층(120)의 취성이 최소화되고 작동 전압을 높일 수 있다.
치밀층(122a)의 두께(Hf)는 상기 격벽의 너비(Wf)보다 큰 값을 갖는다. 상기 격벽의 너비(Wf)와 치밀층(122a)의 두께(Hf)의 비율은 약 1:1 내지 1:20일 수 있다.
제2 전극(SE)은 유전층(120) 상에 형성되고, 상기 측벽들과 접촉한다. 제2 전극(SE)은 고순도 알루미늄 또는 알루미늄 합금으로 형성되거나 알루미늄이 아닌 도전성 물질, 예를 들면, 니켈, 구리, 은 등의 금속 또는 전도성 고분자로 형성될 수 있다.
도 3a 및 도 3b는 도 2에 도시된 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 알루미늄막(AH)을 준비하고, 제1 전해액 내에서 알루미늄막(AH)에 제1 전압을 인가하여 상기 알루미늄막에 대한 1차 양극 산화 공정을 수행한다.
알루미늄막(AH)은 고순도 알루미늄 또는 알루미늄 합금을 포함할 수 있다. 알루미늄막(AH)의 표면은 평탄면이다. 상기 제1 전해액의 예로서는, 황산, 인산, 옥살산 등을 들 수 있다.
상기 1차 양극 산화 공정에서 상기 제1 전해액이 알루미늄막(AH)에 침투함으로써 표면에 다수의 기공(121b)이 형성된 산화막(121a)이 형성된다. 제1 전해액에 노출된 알루미늄막(AH)의 일부가 산화되어 알루미늄산화물로 이루어지고 산화막(121a)을 형성한다. 산화막(121a)은 제1 치밀층과 기공(121b)을 포함하는 제1 기공층을 포함한다. 이때, 산화막(121a)에서, 기공(121b)의 바닥부인 제1 치밀층은 제1 두께(H1)를 갖는다. 제1 치밀층의 제1 두께(H1)는 산화막(121a) 전체 두께를 100이라고 할 때, 약 5 이상 15 미만일 수 있다. 또한, 산화막(121a)의 측벽의 너비(W1)는 제1 두께(H1)의 약 1 내지 5 배일 수 있다. 산화막(121a)의 절대적인 두께는 1차 양극 산화 공정에서 인가되는 전압에 따라 조절될 수 있다.
도 3b를 참조하면, 제2 전해액 내에서 산화막(121a)이 형성된 알루미늄막(AH)에 제2 전압을 인가하여 2차 양극 산화 공정을 수행한다.
상기 제2 전해액의 예로서는, 붕산, 구연산 등을 들 수 있다.
상기 2차 양극 산화 공정에서 알루미늄막(AH)으로부터 확산된 알루미늄 원자들이 산화됨으로써 산화막(121a)의 기공(121b)은 바닥부로부터 알루미늄산화물이 채워지고, 그 결과, 산화막(121a)의 제1 치밀층의 두께가 증가하게 된다. 이에 따라, 산화막(121a)의 기공(121b)의 바닥부의 제1 두께(H1)가 증가하여 제2 두께(H2)를 갖는 제2 치밀층(122a)을 형성하고, 산화막(121a)의 기공(121b)보다 작은 기공(EP)을 형성함으로써 상기 제1 기공층의 기공(121b)보다 작은 기공(EP)을 갖는 제2 기공층(122b)이 형성된다. 즉, 유전층(120)의 기공(EP)의 바닥부에 해당하는 제2 치밀층(122a)은 제1 두께(H1)보다 두꺼운 제2 두께(H2)를 갖는다. 이때, 유전층(120) 이외에 알루미늄막(AH)로 잔류하는 부분이 도 1에서 설명한 커패시터(501)의 제1 전극(110)이 된다. 도 3b에서 설명한 제2 치밀층(122a)이 도 2의 "치밀층(122a)에 해당하고, 도 3b의 제2 기공층(122b)이 도 2의 "기공층(122b)"에 해당하며, 산화막(121a)을 양극산화시켜 형성한 유전층(120)은 제2 치밀층(122a) 및 제2 기공층(122b)을 포함한다.
상기 2차 양극 산화 공정에 의해서, 알루미늄막(AH)이 다시 양극 산화되므로 제2 치밀층(122a)의 제2 두께(H2)와 제2 기공층(122b)의 기공(EP)의 깊이(D2)의 합이, 산화막(121a)의 제1 치밀층의 제1 두께(H1)와 제1 기공층의 기공(121b)의 깊이(D1)의 합보다 클 수 있다. 이때, 제2 두께(H2)는 제1 두께(H1)보다 크고 제2 치밀층(122a)에 형성된 기공(EP)의 깊이(D2)는 산화막(121a)의 제1 기공층에 형성된 기공(121b)의 깊이(D1)보다 작다. 일례로, 제2 기공층(122b)에 형성된 기공(EP)의 깊이(D2)는 산화막(121a)의 제1 기공층의 기공(121b)의 깊이(D1)의 약 20 내지 90 %일 수 있다. 제2 치밀층(122a)에 형성된 기공(EP)의 깊이(D2)가 적어도 0 nm를 초과하도록 상기 2차 양극 산화 공정에서 인가되는 전압을 조절할 수 있다. 이때, 상기 2차 양극 산화 공정으로, 제2 기공층(122b)의 측벽의 너비(W2)는 산화막(121a)의 측벽의 너비(W1)와 실질적으로 동일하거나 클 수 있다. 이에 따라, 제2 기공층(122b)은 산화막(121a)의 제1 기공층의 기공(121b)보다 작은 기공(EP)을 포함하고, 제2 치밀층(122a)은 산화막(121a)의 제1 치밀층의 제1 두께보다 두꺼운 제2 두께를 갖게 된다.
상기와 같은 상기 2차 양극 산화 공정을 통해서 유전층(120)을 형성한 후, 유전층(120) 상에 제2 전극(SE)을 형성한다. 이에 따라, 도 1 및 도 2에서 설명한 커패시터(501)를 제조할 수 있다.
상기에서 설명한 바에 따르면, 상기 1차 양극 산화 공정으로 다공성 구조의 산화막(121a)을 형성한 후, 상기 2차 양극 산화 공정을 통해서 산화막(121a)의 두께, 특히, 기공(121b)의 바닥부인 제1 치밀층의 두께를 증가시킴으로써 유전층(120)의 제2 치밀층(122a)을 후박하게 형성할 수 있다. 유전층(120)의 기공(EP)의 바닥부, 즉 치밀층(122a)의 두께를 증가시키고 유전층(120)은 외부 충격을 흡수하는 다수의 기공(EP)을 포함하는 기공층(122b)을 포함함으로써 유전층(120)의 취성을 최소화할 수 있고, 높은 전압에 대한 내성이 향상되므로 커패시터(501)의 작동 전압을 증가시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 4를 참조하면, 커패시터(502)는 베이스 기판(WA), 제1 전극(112), 유전층(120) 및 제2 전극(SE)을 포함한다. 도 4에 도시된 커패시터(502)는 유전층(120)과 접하는 제1 전극(112)의 표면이 요철 구조를 갖는 것을 제외하고는 도 1 및 도 2에서 설명한 커패시터(501)와 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
제1 전극(112)의 표면은 요철 구조를 갖고, 그 위에 유전층(120) 및 제2 전극(SE)이 순차적으로 적층된다. 따라서, 유전층(120) 및 제2 전극(SE)도 제1 전극(112)의 표면 형상을 따라 요철 구조를 갖는데, 유전층(120)의 기공(EP)은 제1 전극(112)의 요철 구조를 따라 형성된다. 제1 전극(112)의 표면이 요철 구조를 가짐에 따라 평탄면을 갖는 제1 전극(110)에 비해 표면적이 증가한다. 이에 따라, 커패시터(502)의 정전 용량을 증가시킬 수 있다.
도 4에 도시된 커패시터(502)의 제조 방법도, 도 3a 및 도 3b에서 설명한 것과 실질적으로 동일하나, 1차 양극 산화 공정을 수행하기 전에 알루미늄막(AH)의 표면에 요철 구조를 형성한다. 알루미늄막(AH)의 표면에 샌딩(sanding), 폴리싱(polishing), 임프린팅(imprinting) 등의 물리적 방법으로 요철 구조를 형성하거나, 표면 에칭 등의 화학적 방법으로 요철 구조를 형성할 수 있다.
그 이후에 유전층(120) 및 제2 전극(SE)을 형성하는 공정은 도 3a 및 도 3b에서 설명한 것과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
도 5는 본 발명의 또 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이고, 도 6은 도 5의 B 부분을 확대한 확대 단면도이다.
도 5 및 도 6을 참조하면, 커패시터(503)는 제1 전극(110), 제2 전극(SE), 제3 전극(TE) 및 2개의 유전층들(130, 140)을 포함한다. 이하에서는, 제1 전극(110)과 제2 전극(SE) 사이에 개재된 유전층을 "제1 유전층(130)"으로 지칭하고, 제1 전극(110)과 제3 전극(TE) 사이에 개재된 유전층을 "제2 유전층(140)"으로 지칭하여 설명한다.
제1 유전층(130)은 도 1 및 도 2에서 설명한 "유전층(120)"과 실질적으로 동일하고, 제1 전극(110) 및 제2 전극(SE)은 도 1 및 도 2에서 설명한 것과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다. 또한, 제2 유전층(140)은 제1 전극(110)과 제3 전극(TE) 사이에 개재된 것을 제외하고는 제1 유전층(130)과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
제1 유전층(130)은 제1 전극(110)과 제2 전극(SE) 사이에 개재되고, 제3 전극(TE)은 제1 전극(110)과 마주하여 배치되어 제2 전극(SE)과 함께 제1 전극(110)을 개재시킨다.
제1 유전층(130)의 치밀층(132a)은 제1 전극(110)의 일 면에 형성되고 제1 유전층(130)의 기공(EP)은 제2 전극(SE)과 접촉한다. 또한, 제2 유전층(140)의 치밀층(142a)은 제1 전극(110)의 타면에 형성되고 제2 유전층(140)의 기공(EP)은 제3 전극(TE)과 접촉한다.
도면으로 도시하지 않았으나, 제2 전극(SE) 또는 제3 전극(TE) 상에 도 1 및 도 2에서 설명한 베이스 기판(WA)이 배치될 수 있다.
상기에서 설명한 도 5 및 도 6에 도시된 커패시터(503)는 서로 이격된 제2 전극(SE) 및 제3 전극(TE) 사이에, 제1 유전층(130), 제1 전극(110) 및 제2 유전층(140)이 순차적으로 적층된 알루미늄산화물-알루미늄-알루미늄산화물의 3중층 구조가 배치되고 제1 유전층(130) 및 제2 유전층(140) 각각의 기공(EP)의 바닥부를 후박하게 형성할 수 있으므로 취성을 최소화시키는 동시에 커패시터(503)의 정전 용량이 향상될 수 있다. 도 5 및 도 6에 도시된 커패시터(503)는 알루미늄막을 전해액에 침지시켜 알루미늄막 양측면에 각각 산화막 및 유전층이 형성되도록 함으로써 제조할 수 있다. 즉, 1차적으로 전해액에 침지시켜 알루미늄막 양측면에 각각 산화막을 형성하고, 산화막이 형성된 상태에서 2차적으로 전해액에 침지시켜 산화막을 이용하여 유전층을 형성할 수 있다. 이와 관련한 구체적인 설명은 후술한다.
도 6을 도 3a와 함께 참조하여 커패시터(503)의 제조 방법을 간단히 설명하면, 먼저 알루미늄막(AH)을 준비하고 알루미늄막(AH)을 1차 전해액이 수용된 용기에 담지시켜 1차 양극 산화 공정을 수행한다. 1차 전해액에 담지된 상태에서 1차 양극 산화 공정이 수행되므로 알루미늄막(AH)의 양측면 각각에 도 2a에서 설명한 산화막(121a)이 형성된다. 상기 1차 양극 산화 공정은 도 3a에서 설명한 것과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
이어서, 양측면 각각에 산화막(121a)이 형성된 알루미늄막(AH)을 2차 전해액이 수용된 용기에 담지시켜 2차 양극 산화 공정을 수행한다. 이에 따라, 제1 유전층(130)과 제2 유전층(140)이 알루미늄막(AH)의 양측면에 각각에 형성되고 잔류하는 알루미늄막(AH)이 제1 전극(110)이 된다. 상기 2차 양극 산화 공정은 도 3b에서 설명한 것과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
제1 및 제2 유전층(120, 130)을 형성한 후, 각각의 상부에 제2 전극(SE) 및 제3 전극(TE)을 형성함으로 써 도 5 및 도 6에 도시된 커패시터(503)를 제조할 수 있다.
도 7 및 8은 본 발명의 또 다른 실시예에 따른 커패시터를 설명하기 위한 단면도들이다.
도 7을 참조하면, 커패시터(504)는 제1 전극(114), 제2 전극(SE), 제3 전극(TE) 및 2개의 유전층들(120, 130)을 포함한다. 도 7에 도시된 커패시터(504)는 제1 전극(114)의 양측면 각각이 요철 구조를 갖는 것을 제외하고는 도 5 및 도 6에서 설명한 커패시터(503)와 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.
제1 전극(114)의 양측면 각각이 요철 구조를 가지므로 그 위에 순차적으로 적층되는 층들도 제1 전극(114)의 표면 형상을 따라 요철 구조를 갖는다. 제1 전극(114)에 유전층들(120, 130)이 형성됨에 따라 수반되는 구조는, 상기 요철 구조를 따라서 형성된다.
제1 전극(114)의 표면이 요철 구조를 가짐에 따라 표면적을 증가시킬 수 있고, 1개의 유전층을 갖는 단일 구조의 커패시터에 비해서 2개의 유전층들(120, 130)을 포함하는 적층 구조를 가짐으로써 커패시터(504)의 정전 용량을 최대화시킬 수 있다.
도 7에 도시된 커패시터(504)의 제조 방법도, 도 6에 도시된 커패시터(503)의 제조 방법과 실질적으로 동일하나, 1차 양극 산화 공정을 수행하기 전에 알루미늄막(AH)의 양측면 각각에 요철 구조를 형성하고, 요철 구조가 형성된 알루미늄막(AH)을 제1 전해액이 수용된 용기에 침지시킨다. 상기 요철 구조를 형성하는 공정은 도 4에서 설명한 것과 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
도 8을 참조하면, 커패시터(505)는 제1 전극(110), 제1 유전층(130), 제2 전극(SE), 제2 유전층(150) 및 제3 전극(TE)을 포함한다.
제1 전극(110) 및 제1 유전층(130)은 도 1 및 도 2에서 설명한 제1 전극(110) 및 유전층(120)과 실질적으로 동일하다. 제1 유전층(130)의 치밀층(122a)이 제1 전극(110) 상에 형성되고 제1 유전층(130)의 기공(EP)이 제2 전극(SE)의 평탄면과 접촉한다.
제2 유전층(150)은 제2 전극(SE) 상에 형성된다. 제2 유전층(150)의 치밀층(152a)이 제2 전극(SE) 상에 형성되고, 제2 유전층(150)의 기공은 제3 전극(TE)과 접하여 제2 유전층(150) 상에 형성된다.
도 9a 및 도 9b는 도 8에 도시된 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 제1 전극(110) 및 제1 유전층(130)을 순차적으로 형성한 후, 제1 유전층(130) 상에 전극층(160)을 형성한다. 제1 전극(110) 및 제1 유전층(130)을 형성하는 공정은 도 3a 및 도 3b에서 알루미늄막(AH)을 이용하여 제1 전극(110) 및 유전층(120)을 형성하는 공정과 실질적으로 동일하다. 제1 유전층(130)은 알루미늄막(AH)을 1차 및 2차 양극 산화시켜 형성함으로써 제1 유전층(130)의 기공(EP)의 바닥부를 후박하게 형성할 수 있다.
전극층(160)은 고순도 알루미늄 또는 알루미늄 합금으로 형성될 수 있다. 전극층(160)은 제1 유전층(130) 상에 알루미늄을 진공증착 함으로써 형성될 수 있다. 예를 들면, 전극층(160)은 스퍼터링의 방법으로 형성될 수 있다.
도 9b를 참조하면, 전극층(160)에 제1 전해액을 제공하여 다수의 기공(151b)이 형성된 산화막(151a)을 형성한다. 상기 제1 전해액은 도 3a에서 설명한 제1 전해액과 실질적으로 동일하다. 전극층(160)에 상기 제1 전해액이 공급됨에 따라, 전극층(140)의 일부가 산화막(151a)으로 1차 양극 산화되면서 전극층(160)의 표면이 오목 구조 패턴이 된다.
이어서, 산화막(151a)에 제2 전해액을 제공하여 다수의 기공(EP)이 형성된 제2 유전층(150)을 형성한다. 상기 제2 전해액은 도 3b에서 설명한 제2 전해액과 실질적으로 동일하다. 산화막(151a)에 상기 제2 전해액이 공급됨에 따라, 2차 양극 산화 공정이 수행되어 산화막(151a)의 두께, 특히 기공(151b)의 바닥부를 후박하게 형성할 수 있다. 제2 유전층(150)으로 양극 산화된 후 잔류하는 전극층(160)이 도 8의 제2 전극(SE)이 된다.
제2 유전층(150)을 형성한 후, 제3 전극(TE)을 형성함으로써 도 8에 도시된 커패시터(505)를 제조할 수 있다.
상기에서 설명한 바에 따르면, 제1 및 제2 유전층들(130, 150) 각각의 치밀층들(132a, 142a)의 두께를 증가시키고 외부 충격을 흡수하는 다수의 기공(EP)이 형성됨으로써 제1 및 제2 유전층들(130, 150)의 취성을 최소화하고 작동 전압을 높일 수 있다. 또한, 커패시터(505)는 서로 이격된 제1 전극(110) 및 제3 전극(TE) 사이에 제1 유전층(130), 제2 전극(SE) 및 제2 유전층(140)이 순차적으로 적층된 알루미나-알루미늄-알루미나의 3중층 구조가 배치됨에 따라 커패시터(505)의 정전 용량이 향상될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 커패시터를 설명하기 위한 단면도이다.
도 10을 참조하면, 커패시터(506)는 2개의 구조체들(UT1, UT2)을 포함한다.
제1 및 제2 구조체들(UT1, UT2) 각각은 도 5 및 도 6에서 설명한 커패시터(503)의 구조와 실질적으로 동일하다. 제1 및 제2 구조체들(UT1, UT2) 사이에는 접착층(ATL)이 배치되어, 제1 및 제2 구조체들(UT1, UT2)을 하나로 연결한다. 접착층(ATL)은 에폭시계 수지나 폴리이미드계 수지 등을 포함할 수 있다.
도 10에서는 제1 및 제2 구조체들(UT1, UT2)을 연결한 것을 일례로 도시하였으나, 3개 이상의 구조체들을 적층시킬 수도 있다.
또한, 도 10의 제1 및 제2 구조체들(UT1, UT2) 각각은 도 5 및 도 6에서 설명한 커패시터(503)의 구조와 동일하게 도시하였으나, 도 7에 도시된 커패시터(504)나 도 8에 도시된 커패시터(505)를 단위 구조체로 하여 2 이상을 접착층(ATL)을 이용하여 연결할 수도 있다.
뿐만 아니라, 도 1 및 도 2에 도시된 커패시터(501)나 도 4에 도시된 커패시터(502)를 단위 구조체로 하여 2 이상을 접착층(ATL)을 이용하여 연결할 수도 있고, 이들 중에서 서로 다른 적층 구조를 갖는 단위 구조체를 2 이상 선택하여 접착층(ATL)을 이용하여 연결할 수도 있다.
도면으로 도시하지 않았으나, 다른 실시예에 따른 커패시터는 도 5의 커패시터에서 제3 전극(TE)을 생략한 구조체를 단위 구조체로 하여 2개의 단위 구조체를 금속층을 이용하여 연결할 수 있다. 이때, 상기 금속층은 금속 페이스트로 형성될 수 있다. 즉, 도 5의 커패시터에서 제3 전극(TE)을 생략한 구조체 2개가 상기 금속층을 하나의 전극으로 공유하고 있는 구조의 커패시터를 제조할 수 있다.
커패시터의 제조 및 특성 평가
1.5 ㎛ 두께의 알루미늄층과 20 nm 두께의 티타늄층이 순차적으로 형성된 실리콘 웨이퍼를, 약 5 ℃ 온도 조건에서 1차 전해액으로 0.3 M 농도의 옥살산을 이용하여 40 V의 전압을 인가하여 약 13 분 동안 1차 양극 산화시켰다.
이어서, 약 25 ℃ 온도 조건에서 2차 전해액으로 1 중량%의 시트르산을 이용하여 10 mA/㎠의 전류로 100 V, 150 V, 200 V, 250 V 및 300 V 각각의 전압을 인가하여 2차 양극 산화시켰다.
2차 양극 산화 공정 후 제조된 유전층 상에 알루미늄 전극을 형성하여 5개의 커패시터 샘플을 제조한 후, 각각에 대한 정전 용량, 절연 강도 등을 측정하였다. 그 결과를 하기 표 1에 나타낸다.
2차 양극산화 전압 정전용량
(단위 nF)		 d(%) BDV
(단위 V)		 k 전체유전층 두께와 기공 바닥부(치밀층)의 두께 비율
x - - - - 1:0.08
100 V 14 1.2 110 8.7 1:0.26
150 V 14 1.1 170 8.4 1:0.36
200 V 13 1 220 8.8 1:0.50
250 V 13 0.9 270 8.0 1:0.60
300 V 12 0.7 320 8.0 1:0.70
표 1에서, BDV는 파괴 전압을 의미하고, d(%)는 커패시터의 손실률을 나타낸다.
표 1을 참조하면, 2차 양극 산화 공정을 수행함에 따라 전체 유전층 두께에 대한 기공 바닥부의 두께 비율이 1:0.08에서, 1:0.26 내지 1:0.70 수준으로 현저하게 증가하는 것을 알 수 있다. 즉, 2차 양극 산화 공정에 의해서 기공 바닥부의 두께, 즉 치밀층의 두께가 증가한다는 것을 알 수 있고, 2차 양극산화 전압의 크기가 증가할수록 기공 바닥부의 두께가 두꺼운 것을 알 수 있다.
또한, 2차 양극산화 전압의 크기가 증가할수록 BDV가 증가하는 것을 알 수 있다. 즉, 치밀층의 두께가 증가함에 따라서 취성이 저하되는 것을 알 수 있다.
커패시터의 손실률(d(%))은 1.2 % 이하의 값을 나타내므로 상용화에 용이함을 알 수 있다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.
501, 502, 503, 504, 505, 506: 커패시터
WA: 베이스 기판 110, 112: 제1 전극
SE: 제2 전극 120: 유전층
130: 제1 유전층 140, 150: 제2 유전층
TE: 제3 전극 122a, 132a, 142a: 치밀층
122b: 기공층 EP, 121b, 151b: 기공
121a, 151a: 산화막 AH: 알루미늄막

Claims (16)

  1. 알루미늄으로 형성된 제1 전극;
    상기 제1 전극과 마주하는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 개재되고, 알루미늄 산화물을 포함하고, 상기 제2 전극과 접하는 표면에 다수의 기공들이 형성된 제1 유전층;
    상기 제1 전극과 마주하여 상기 제2 전극과 함께 상기 제1 전극이 개재되도록 배치시키는 제3 전극; 및
    상기 제1 전극과 상기 제3 전극 사이에 개재되고, 알루미늄 산화물을 포함하며, 상기 제3 전극과 접하는 표면에 다수의 기공들이 형성된 제2 유전층을 포함하고,
    상기 제1 유전층은 상기 제1 전극과 접촉하는 치밀층 및 상기 치밀층과 상기 제2 전극에 배치되고 상기 기공들을 포함하는 기공층을 포함하고,
    상기 제1 유전층의 전체 두께와 상기 치밀층의 두께의 비율은 1:0.05 이상 1:1 미만 인 것을 특징으로 하는 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 유전층이 형성된 제1 전극의 표면은 요철 구조를 갖는 것을 특징으로 하는 커패시터.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 전극의 양면 각각은 요철 구조를 갖는 것을 특징으로 하는 커패시터.
  6. 제1항에 있어서,
    상기 제1 내지 제3 전극들과 상기 제1 및 제2 유전층들이 하나의 단위 구조체를 형성하고,
    적어도 2개의 단위 구조체들이 접착층에 의해서 연결된 것을 특징으로 하는 커패시터.
  7. 제1항에 있어서,
    상기 제3 전극에서 상기 제2 유전층이 형성된 면의 반대면과 마주하여 배치된 제4 전극;
    상기 제4 전극에서 상기 제3 전극과 마주하는 면에 형성되어 상기 제3 전극과 접하고, 알루미늄 산화물을 포함하며, 상기 제3 전극과 접하는 표면에 다수의 기공들이 형성된 제3 유전층;
    상기 제4 전극에서 상기 제3 유전층이 형성된 면의 반대면과 마주하는 제5 전극; 및
    상기 제4 전극과 제5 전극 사이에 개재되고, 알루미늄 산화물을 포함하며, 상기 제5 전극과 접하는 표면에 다수의 기공들이 형성된 제4 유전층을 더 포함하는 것을 특징으로 하는 커패시터.
  8. 삭제
  9. 알루미늄막을 1차 양극 산화시켜, 표면에 다수의 기공들이 형성된 제1 산화막을 형성하는 단계;
    상기 제1 산화막이 형성된 알루미늄막을 2차 양극 산화시켜, 상기 제1 산화막의 기공들 각각의 일부가 알루미늄 산화물로 채워진 제1 유전층을 형성하는 단계; 및
    상기 제1 유전층 상에 금속층을 형성하는 단계를 포함하고,
    상기 제1 산화막은 기공들을 포함하는 제1 기공층 및 상기 제1 기공층과 연결된 제1 두께의 제1 치밀층을 포함하고,
    상기 제1 유전층은 상기 제1 기공층의 기공보다 작은 크기의 기공들을 포함하는 제2 기공층 및 상기 제2 기공층과 연결되고 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 치밀층을 포함하는 것을 특징으로 하는,
    커패시터의 제조 방법.
  10. 삭제
  11. 제9항에 있어서,
    상기 제1 유전층의 기공들의 크기는
    상기 제1 산화막의 기공들의 크기의 20% 내지 90%인 것을 특징으로 하는 커패시터의 제조 방법.
  12. 제9항에 있어서,
    상기 제1 산화막을 형성하는 단계는,
    인산, 황산 및 옥살산으로 이루어진 군으로부터 선택된 적어도 하나의 전해액으로 양극 산화시키는 것을 특징으로 하는 커패시터의 제조 방법.
  13. 제9항에 있어서,
    상기 제1 유전층을 형성하는 단계는,
    구연산 및 붕산 중 적어도 어느 하나의 전해액으로 양극 산화시키는 것을 특징으로 하는 커패시터의 제조 방법.
  14. 제9항에 있어서,
    상기 제1 산화막을 형성하는 단계 이전에,
    상기 알루미늄막의 표면에 요철 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 제조 방법.
  15. 제9항에 있어서,
    상기 금속층을 1차 양극 산화시켜, 상기 제2 유전층과 접하는 면의 반대면인 표면에 다수의 기공들이 형성된 제2 산화막을 형성하는 단계;
    상기 제2 산화막이 형성된 금속층을 2차 양극 산화시켜, 상기 제2 산화막의 기공들 각각의 일부가 알루미늄 산화물로 채워진 제2 유전층을 형성하는 단계; 및
    상기 제2 유전층 상에 전극을 형성하는 단계를 더 포함하는 커패시터의 제조 방법.
  16. 제9항에 있어서,
    상기 제1 산화막을 형성하는 단계에서, 전해액에 침지시켜 상기 알루미늄막 양측면에 각각 제1 산화막을 형성하고,
    상기 제1 유전층을 형성하는 단계에서, 상기 제1 산화막이 양측면에 각각 형성된 알루미늄막을 전해액에 침지시켜 양측면에 각각 제1 유전층을 형성하는 것을 특징으로 하는 커패시터의 제조 방법.
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