CN102881640A - 一种双大马士革铜互连结构的制造方法 - Google Patents
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Abstract
本发明提供的一种双大马士革铜互连结构的制造方法,包括在硅片或前层上依次沉积刻蚀阻挡层、第一氧化硅层、第一超低介电常数薄膜、第二氧化硅层和第二超低介电常数薄膜;刻蚀第二超低介电常数薄膜、第二氧化硅层和部分第一超低介电常数薄膜,形成底部尚未开通的通孔;刻蚀第二超低介电常数薄膜形成沟槽,所述沟槽的位置对应于所述通孔且其大小大于或等于所述通孔的大小;同时,同步刻蚀底部尚未开通的通孔下方的第一超低介电常数薄膜、第一氧化硅层和刻蚀停止层,形成通孔;进行填充淀积工艺以形成金属层。本发明使得不同结构刻蚀后的沟槽形状能够比较容易地控制,并且能较大幅度提高其均匀性;较易地得到所需的通孔与沟槽交界处的形状。
Description
技术领域
本发明涉及一种双大马士革铜互连结构的制造方法,尤其涉及一种改善超低介电常数薄膜沟槽刻蚀均匀性的双大马士革铜互连结构的制造方法。
背景技术
对于45nm以及更高技术节点的超大规模集成电路的工艺技术,采用超低介电常数(ultra-low k)薄膜材料,减小金属互连层之间的寄生电容,因而减小互连造成的RC延迟,已经成为业界必然的趋势。相比传统的二氧化硅等的致密材料,为了大幅度地降低材料的介电常数,超低介电常数材料一般会被引入孔洞,做成多孔的、疏松的结构。然而多孔、疏松结构的超低介电常数材料给工艺整合带来很多的挑战。这些材料极易受到等离子体以及灰化等工艺的损伤,刻蚀以及湿法清洗后的形状非常不容易控制,超低介电常数薄膜和铜以及与其它介电材料之间的黏附性,等等问题,同时互连层的可靠性问题和封装极具挑战性。
现有技术中的超低介电常数材料大马士革工艺制作铜互连层,随着关键尺寸的不断减小,控制不同结构刻蚀以及湿法清洗后的形状,并且均匀性良好,满足工艺集成的要求尤其困难。现有技术中,其工艺主要包括以下步骤:在硅片或前层上依次沉积刻蚀阻挡层、超低介电常数薄膜。通过在超低介电常数薄膜上进行两次不同深度和大小的刻蚀形成沟槽和通孔。再在通孔和沟槽内溅形成金属层,最终形成铜的互连结构。
基于现有技术中的工艺整合技术,由于沟槽与通孔的主体涉及同一种超低介电常数薄膜材料,对于不同的结构,例如密集区(dense area)以及相对独立的区域(ISO area),在刻蚀沟槽时,最终沟槽与通孔交界的地方的形状以及沟槽/通孔深度会有明显的差异。
因此,本领域的技术人员致力于开发一种改善超低介电常数薄膜沟槽刻蚀均匀性的双大马士革铜互连结构的制造方法。
发明内容
鉴于上述的现有技术中的问题,本发明所要解决的技术问题是现有的技术的沟槽形状不易控制。
本发明提供的一种双大马士革铜互连结构的制造方法,包括以下步骤:
步骤1,在硅片或前层上依次沉积刻蚀阻挡层、第一氧化硅层、第一超低介电常数薄膜、第二氧化硅层和第二超低介电常数薄膜;
步骤2,刻蚀第二超低介电常数薄膜、第二氧化硅层和部分第一超低介电常数薄膜,形成底部尚未开通的通孔;
步骤3,刻蚀第二超低介电常数薄膜形成沟槽,所述沟槽的位置对应于所述通孔且其大小大于或等于所述通孔的大小;同时,同步刻蚀底部尚未开通的通孔下方的第一超低介电常数薄膜、第一氧化硅层和刻蚀停止层,形成通孔;
步骤4,进行填充淀积工艺以形成金属层。
在本发明的一个较佳实施方式中,所述沉积第一超低介电常数薄膜和第二超低介电常数薄膜在同一腔体中完成。
在本发明的另一较佳实施方式中,所述第二氧化硅层厚度为100-700 Å。
在本发明的另一较佳实施方式中,所述步骤1中还包括在所述第二超低介电常数薄膜上沉积超低介电常数薄膜保护膜和金属硬模。
在本发明的另一较佳实施方式中,所述金属硬模的材料为Ta、Ti、W、TaN、TiN或WN。
在本发明的另一较佳实施方式中,所述步骤2中包括:
步骤2.1,在金属硬模上沉积第一底部抗反射涂层,在第一底部抗反射涂层上涂覆光刻胶并通过光刻形成第一刻蚀窗口,刻蚀第一刻蚀窗口内的第一底部抗反射涂层和金属硬模,刻蚀停留在超低介电常数薄膜保护膜上;去除光刻胶和第一底部抗反射涂层,在金属硬模中形成第二刻蚀窗口,所述第二刻蚀窗口用于在后续步骤中作为刻蚀沟槽的窗口;
步骤2.2,沉积第二底部抗反射涂层,在第二底部抗反射涂层上涂覆光刻胶并通过光刻形成第三刻蚀窗口,所述第三刻蚀窗口用于在后续步骤中作为刻蚀通孔的窗口,所述第三刻蚀窗口与第二刻蚀窗口位置对应且第三刻蚀窗口大小小于或等于第二刻蚀窗口;刻蚀第二底部抗反射涂层、超低介电常数薄膜保护膜、第二超低介电常数薄膜、第二氧化硅层和部分第一超低介电常数薄膜,形成底部尚未开通的通孔。
在本发明的另一较佳实施方式中,所述步骤3中包括去除光刻胶和第二底部抗反射涂层,暴露出第二刻蚀窗口;刻蚀第二刻蚀窗口内的超低介电常数薄膜保护膜和第二超低介电常数薄膜形成沟槽。
在本发明的另一较佳实施方式中,所述步骤4包括在所述通孔和沟槽内溅射沉积金属势垒层和铜的籽晶层,采用电镀工艺进行铜填充淀积,形成金属层。
在本发明的另一较佳实施方式中,还包括步骤5,所述步骤5包括化学机械研磨除去金属层、金属势垒层、铜的籽晶层、金属硬模、超低介电常数薄膜保护膜和部分第二超低介电常数薄膜,形成铜的互连结构。
在本发明的另一较佳实施方式中,所述第一和/或第二超低介电常数薄膜的介电常数为2.2~2.8。
本发明的铜互连结构的制造方法通过改变现有技术中的双大马士革铜互连的薄膜组成,使得不同结构刻蚀后的沟槽形状能够比较容易地控制,并且能较大幅度提高其均匀性;较易地得到所需的通孔与沟槽交界处的形状;并且由于中间的富氧的氧化硅的厚度很薄,对最终的有效k值影响不大;同时,超低介电常数薄膜在同一腔体(chamber)中完成,不会对cost产生明显影响。
附图说明
图1是本发明的实施例形成第一刻蚀窗口的结构示意图;
图2是本发明的实施例形成第二刻蚀窗口的结构示意图;
图3是本发明的实施例形成第三刻蚀窗口的结构示意图;
图4是本发明的实施例形成底部尚未开通的通孔的结构示意图;
图5是本发明的实施例去除第二底部抗反射涂层的结构示意图;
图6是本发明的实施例形成沟槽和通孔的结构示意图;
图7是本发明的实施例形成金属层的结构示意图。
具体实施方式
以下将结合附图对本发明做具体阐释。
现有技术中超低介电常数薄膜的沉积,会先沉积一层初始富氧的氧化硅(initial oxide),以增强超低介电常数薄膜(ULK)与下层刻蚀阻挡层之间的黏附性。在实际应用中,这层初始富氧的氧化硅和其基体的(bulk)超低介电常数薄膜是在同一腔体(chamber)中完成的。由于富氧的氧化硅和超低介电常数薄膜的刻蚀速率之比较大,在刻蚀底部通孔的同时,对不同结构的沟槽的刻蚀,能够很好地利用这层富氧的氧化硅当作沟槽的刻蚀的刻蚀阻挡层。
本发明的实施例的一种双大马士革铜互连结构的制造方法,包括以下步骤:
步骤1,如图1中所示,在硅片或前层上依次沉积刻蚀阻挡层1、第一氧化硅层2、第一超低介电常数薄膜3、第二氧化硅层4、第二超低介电常数薄膜5、超低介电常数薄膜保护膜6和金属硬模7。
优选第一和/或第二超低介电常数薄膜的介电常数为2.2~2.8;优选金属硬模的材料为Ta、Ti、W、TaN、TiN或WN;并优选第二氧化硅层厚度为100-700 Å。富氧的第二氧化硅层的厚度很薄,对最终的有效k值影响不大;
步骤2.1,另如图1中所示,在金属硬模7上沉积第一底部抗反射涂层,在第一底部抗反射涂层8上涂覆光刻胶9并通过光刻形成第一刻蚀窗口10,刻蚀第一刻蚀窗口10内的第一底部抗反射涂层8和金属硬模7,刻蚀停留在超低介电常数薄膜保护膜6上;如图2中所示,去除光刻胶9和第一底部抗反射涂层8,在金属硬模7中形成第二刻蚀窗口11,所述第二刻蚀窗口11用于在后续步骤中作为刻蚀沟槽的窗口;
步骤2.2,如图3中所示,沉积第二底部抗反射涂层12,在第二底部抗反射涂层12上涂覆光刻胶并通过光刻形成第三刻蚀窗口13,所述第三刻蚀窗口13用于在后续步骤中作为刻蚀通孔的窗口,所述第三刻蚀窗口13与第二刻蚀窗口11位置对应且第三刻蚀窗口13大小小于或等于第二刻蚀窗口11;如图4中所示,刻蚀第二底部抗反射涂层12、超低介电常数薄膜保护膜6、第二超低介电常数薄膜5、第二氧化硅层4和部分第一超低介电常数薄膜3,形成底部尚未开通的通孔;
步骤3,如图5和6中所示,去除光刻胶和第二底部抗反射涂层,暴露出第二刻蚀窗口11;刻蚀第二刻蚀窗口11内的超低介电常数薄膜保护膜6和第二超低介电常数薄膜5形成沟槽15。同时,同步刻蚀底部尚未开通的通孔14下方的第一超低介电常数薄膜3、第一氧化硅层2和刻蚀停止层1,形成通孔16;
步骤4,在所述通孔16和沟槽15内溅射沉积金属势垒层和铜的籽晶层,采用电镀工艺进行铜填充淀积,形成金属层17。
步骤5包括化学机械研磨除去多余的金属层、金属势垒层、铜的籽晶层、金属硬模、超低介电常数薄膜保护膜和部分第二超低介电常数薄膜,形成铜的互连结构。
本发明的铜互连结构的制造方法通过改变现有技术中的双大马士革铜互连的薄膜组成,使得不同结构刻蚀后的沟槽形状能够比较容易地控制,并且能较大幅度提高其均匀性;较易地得到所需的通孔与沟槽交界处的形状;并且由于中间的富氧的氧化硅的厚度很薄,对最终的有效k值影响不大;同时,超低介电常数薄膜在同一腔体(chamber)中完成,不会对cost产生明显影响。
此外,在本发明的实施例中,沉积第一超低介电常数薄膜和第二超低介电常数薄膜在同一腔体中完成。不会对cost产生明显影响。
以上对本发明的具体实施例进行了详细描述,但其只是作为范例,本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言,任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此,在不脱离本发明的精神和范围下所作的均等变换和修改,都应涵盖在本发明的范围内。
Claims (10)
1.一种双大马士革铜互连结构的制造方法,其特征在于,包括以下步骤:
步骤1,在硅片或前层上依次沉积刻蚀阻挡层、第一氧化硅层、第一超低介电常数薄膜、第二氧化硅层和第二超低介电常数薄膜;
步骤2,刻蚀第二超低介电常数薄膜、第二氧化硅层和部分第一超低介电常数薄膜,形成底部尚未开通的通孔;
步骤3,刻蚀第二超低介电常数薄膜形成沟槽,所述沟槽的位置对应于所述通孔且其大小大于或等于所述通孔的大小;同时,同步刻蚀底部尚未开通的通孔下方的第一超低介电常数薄膜、第一氧化硅层和刻蚀停止层,形成通孔;
步骤4,进行填充淀积工艺以形成金属层。
2.如权利要求1所述的双大马士革铜互连结构的制造方法,其特征在于,所述沉积第一超低介电常数薄膜和第二超低介电常数薄膜在同一腔体中完成。
3.如权利要求1所述的双大马士革铜互连结构的制造方法,其特征在于,所述第二氧化硅层厚度为100-700
Å。
4.如权利要求1所述的双大马士革铜互连结构的制造方法,其特征在于,所述步骤1中还包括在所述第二超低介电常数薄膜上沉积超低介电常数薄膜保护膜和金属硬模。
5.如权利要求4所述的双大马士革铜互连结构的制造方法,其特征在于,所述金属硬模的材料为Ta、Ti、W、TaN、TiN或WN。
6.如权利要求4所述的双大马士革铜互连结构的制造方法,其特征在于,所述步骤2中包括:
步骤2.1,在金属硬模上沉积第一底部抗反射涂层,在第一底部抗反射涂层上涂覆光刻胶并通过光刻形成第一刻蚀窗口,刻蚀第一刻蚀窗口内的第一底部抗反射涂层和金属硬模,刻蚀停留在超低介电常数薄膜保护膜上;去除光刻胶和第一底部抗反射涂层,在金属硬模中形成第二刻蚀窗口,所述第二刻蚀窗口用于在后续步骤中作为刻蚀沟槽的窗口;
步骤2.2,沉积第二底部抗反射涂层,在第二底部抗反射涂层上涂覆光刻胶并通过光刻形成第三刻蚀窗口,所述第三刻蚀窗口用于在后续步骤中作为刻蚀通孔的窗口,所述第三刻蚀窗口与第二刻蚀窗口位置对应且第三刻蚀窗口大小小于或等于第二刻蚀窗口;刻蚀第二底部抗反射涂层、超低介电常数薄膜保护膜、第二超低介电常数薄膜、第二氧化硅层和部分第一超低介电常数薄膜,形成底部尚未开通的通孔。
7.如权利要求6所述的双大马士革铜互连结构的制造方法,其特征在于,所述步骤3中包括去除光刻胶和第二底部抗反射涂层,暴露出第二刻蚀窗口;刻蚀第二刻蚀窗口内的超低介电常数薄膜保护膜和第二超低介电常数薄膜形成沟槽。
8.如权利要求7所述的双大马士革铜互连结构的制造方法,其特征在于,所述步骤4包括在所述通孔和沟槽内溅射沉积金属势垒层和铜的籽晶层,采用电镀工艺进行铜填充淀积,形成金属层。
9.如权利要求8所述的双大马士革铜互连结构的制造方法,其特征在于,还包括步骤5,所述步骤5包括化学机械研磨除去金属层、金属势垒层、铜的籽晶层、金属硬模、超低介电常数薄膜保护膜和部分第二超低介电常数薄膜,形成铜的互连结构。
10.如权利要求1所述的双大马士革铜互连结构的制造方法,其特征在于,所述第一和/或第二超低介电常数薄膜的介电常数为2.2~2.8。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108565216A (zh) * | 2018-05-31 | 2018-09-21 | 上海华力集成电路制造有限公司 | 双大马士革通孔工艺的返工方法 |
CN111952242A (zh) * | 2019-05-16 | 2020-11-17 | 芯恩(青岛)集成电路有限公司 | 双大马士革沟槽结构及制备方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6391757B1 (en) * | 2001-06-06 | 2002-05-21 | United Microelectronics Corp. | Dual damascene process |
CN1536660A (zh) * | 2003-03-25 | 2004-10-13 | ��ʽ���������Ƽ� | 半导体器件及其制造方法 |
CN1913128A (zh) * | 2005-08-06 | 2007-02-14 | 三星电子株式会社 | 双金属镶嵌金属布线图案的形成方法和形成的布线图案 |
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6391757B1 (en) * | 2001-06-06 | 2002-05-21 | United Microelectronics Corp. | Dual damascene process |
CN1536660A (zh) * | 2003-03-25 | 2004-10-13 | ��ʽ���������Ƽ� | 半导体器件及其制造方法 |
CN1913128A (zh) * | 2005-08-06 | 2007-02-14 | 三星电子株式会社 | 双金属镶嵌金属布线图案的形成方法和形成的布线图案 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108565216A (zh) * | 2018-05-31 | 2018-09-21 | 上海华力集成电路制造有限公司 | 双大马士革通孔工艺的返工方法 |
CN108565216B (zh) * | 2018-05-31 | 2020-11-24 | 上海华力集成电路制造有限公司 | 双大马士革通孔工艺的返工方法 |
CN111952242A (zh) * | 2019-05-16 | 2020-11-17 | 芯恩(青岛)集成电路有限公司 | 双大马士革沟槽结构及制备方法 |
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