KR20030045938A - 본딩패드들을 갖는 반도체소자 및 그 제조방법 - Google Patents

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Abstract

본딩 패드들을 갖는 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자는 서로 중첩된 제1 및 제2 금속패드들 사이에 개재된 제1 및 제2 도전성 플러그들을 구비한다. 제1 도전성 플러그는 메쉬형태를 갖는 하나의 비아 콘택 플러그로 구성되거나 2차원적으로 배열된 복수개의 비아 콘택 플러그들로 구성될 수 있다. 제2 도전성 플러그는 제1 도전성 플러그에 비하여 상대적으로 넓은 면적을 갖는다. 제1 도전성 플러그는 제1 금속패드의 가장자리와 접촉되고 제2 도전성 플러그는 제1 금속패드의 중심부와 접촉될 수 있다.

Description

본딩패드들을 갖는 반도체소자 및 그 제조방법{Semiconductor device having bonding pads and fabrication method thereof}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 본딩패드들을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자는 그 내부에 도전성 물질, 예컨대 금속으로 이루어진 본딩패드들을 구비한다. 이러한 본딩패드들은 반도체소자의 전기적인 특성을 측정하는 데 사용된다. 이에 더하여, 상기 본딩패드들은 반도체소자를 밀봉(seal)시키기 위한 패키지 공정을 실시하는 동안 반도체소자를 리드(lead)에 전기적으로 연결시키기 위한 와이어 본딩에 사용된다.
도 1은 종래의 본딩패드부의 평면도이고, 도 2 및 도 3은 도 1의 Ⅰ-Ⅰ에 따라 종래의 본딩패드부를 형성하는 방법을 설명하기 위한 단면도들이다.
도 1 내지 도 3을 참조하면, 반도체기판(1) 상에 층간절연막(3)을 형성한다. 상기 층간절연막(3) 상에 제1 금속막을 형성한다. 상기 제1 금속막을 패터닝하여 상기 층간절연막(3)의 소정영역 상에 제1 금속패드(5)를 형성한다. 상기 제1 금속패드(5)를 갖는 반도체기판의 전면에 금속 층간절연막(inter-metal dielectric layer; 7)을 형성한다. 상기 금속 층간절연막(7)을 패터닝하여 상기 제1 금속패드(5)를 노출시키는 메쉬형태의 비아홀(mesh-shaped via hole)을 형성한다. 이에 따라, 상기 제1 금속 패드(5) 상에 2차원적으로 배열된 복수개의 섬 형태의 금속 층간절연막 패턴들(a plurality of island-shaped inter-metal dielectric layer patterns; 7a)이 형성된다. 상기 메쉬형태의 비아홀을 갖는 반도체기판의 전면 상에 텅스텐막을 형성한다. 상기 텅스텐막은 상기 메쉬형태의 비아홀을 채운다. 상기 금속 층간절연막(7)의 상부면 및 상기 섬형태의 금속 층간절연막 패턴들(7a)의 상부면이 노출될때까지 상기 텅스텐막을 평탄화시키어 상기 메쉬형태의 비아홀 내에 텅스텐 플러그(9)를 형성한다.
상기 텅스텐 플러그(9)를 갖는 반도체기판의 전면 상에 제2 금속막을 형성한다. 상기 제2 금속막을 패터닝하여 상기 제1 금속패드(5)와 중첩되는 제2 금속패드(11)를 형성한다. 이에 따라, 상기 제2 금속패드(11)는 상기 텅스텐 플러그(9)를 통하여 상기 제1 금속패드(5)와 전기적으로 접속된다. 상기 제2 금속패드(11)를 포함하는 반도체기판의 전면 상에 패시베이션막(13)을 형성한다. 상기 패시베이션막(13)을 패터닝하여 상기 제2 금속패드(11)를 노출시키는 패드 개구부(pad opening; 13a)을 형성한다. 상기 패드 개구부(13a)를 형성함으로써 상기 반도체기판(1)에 반도체 소자가 완성된다.
상기 반도체소자를 포함하는 반도체기판은 패키지 공정 전에 상기 반도체소자의 전기적인 특성을 측정하기 위하여 테스트 장비 내에 로딩된다. 상기 테스트 장비는 상기 제2 금속패드(11)와 전기적으로 접속시키기 위한 탐침핀(probe pin)을 구비한다. 상기 탐침핀은 전기적인 테스트(electrical die sorting; EDS)를 진행하는 동안 상기 제2 금속패드(11)에 접촉된다. 이때, 도 3에 도시된 바와 같이 상기 제2 금속패드(11)의 일 부분(A)에 손상이 가해진다. 이에 따라, 상기 텅스텐 플러그(9)뿐만 아니라 상기 금속 층간절연막 패턴들(7a)이 노출될 수 있다. 여기서, 상기 금속 층간절연막 패턴들(7a)이 노출되는 것을 방지하기 위하여 상기 제2 금속막의 두께를 증가시킬 수 있다. 그러나, 고집적 반도체소자의 경우에, 상기 제2 금속막의 두께를 증가시키기가 어렵다. 이는 상기 제2 금속막의 두께를 증가시키는 경우에, 상기 제2 금속패드(11)를 형성하기 위한 사진공정 및 식각 공정을 진행하기가 어렵기 때문이다. 결과적으로, 고집적 반도체소자(highly integrated semiconductor device)를 제조하기 위해서는 상기 제2 금속패드(11)의 두께를 감소시키는 것이 요구된다. 따라서, 상기 전기적인 테스트를 진행하는 동안 상기 금속 층간절연막 패턴들(7a)이 노출되는 것을 피할 수가 없다.
상기 전기적인 테스트가 완료되면, 상기 제2 금속패드(11) 상에 범프(bump; 15)를 형성한다. 상기 범프(15)는 플립칩 패키지(flip chip package)를 위한 것이다. 이와는 달리, 에스오피(SOP; small outline package) 또는 티에스오피(TSOP; thin SOP)와 같은 일반적인 패키지를 위해서는 상기 제2 금속패드(11) 상에 상기 범프(15) 대신에 본딩 와이어(bonding wire)가 접촉될 수 있다. 이때, 상기 제2 금속패드(11)가 도 3에 도시된 바와 같이 탐침핀에 의해 손상된 경우에는, 상기 범프(15) 또는 상기 본딩 와이어가 리프팅될 수 있다. 이는, 상기 범프(15) 및 상기 노출된 금속 층간절연막 패턴들(7a) 사이의 접착력 또는 상기 본딩 와이어 및 상기 노출된 금속 층간절연막 패턴들(7a) 사이의 접착력이 약하기 때문이다.
이에 더하여, 본딩 패드부의 구조 및 그 형성방법이 미국특허 제6,034,439호에 "플러그 공정에 의해 본딩패드가 들뜨는 것을 방지하기 위한 방법 및 구조(method and structure for preventing bonding pads from peeling caused by plug process)"라는 제목으로 텡(Teng) 등에 의해 개시되어 있다. 상기 미국특허 제6,034,439호에 따르면, 폴리실리콘 패드 상에 층간절연막을 형성하고, 상기 층간 절연막을 패터닝하여 상기 폴리실리콘 패드의 중심부를 노출시키는 넓은 콘택홀 및 상기 폴리실리콘 패드의 가장자리를 노출시키는 좁은 콘택홀들을 형성한다. 상기 넓은 콘택홀의 측벽 및 상기 좁은 콘택홀들의 측벽들 상에 텅스텐 스페이서를 형성한다. 이어서, 상기 넓은 콘택홀 및 좁은 콘택홀들을 덮는 알루미늄 패드를 형성한다. 이에 따라, 상기 알루미늄 패드는 상기 넓은 콘택홀 및 좁은 콘택홀들을 통하여 상기 폴리실리콘 패드와 직접적으로 접촉한다. 여기서, 상기 알루미늄 패드를 형성하기 전에 통상적으로 세정공정을 실시한다. 이때, 상기 텅스텐 스페이서에 기인하여 파티클들이 발생될 수 있다. 이에 더하여, 상기 알루미늄 패드의 두께가 너무 얇으면, 전기적인 테스트를 진행하는 동안 상기 폴리실리콘 패드에 손상이 가해질 수 있다. 따라서, 상기 알루미늄 패드의 두께를 감소시키기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성 있는 본딩 패드부를 갖는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성 있는 패키지를 구현하기에 적합한 본딩 패드부를 갖는 반도체소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 패키지의 신뢰성을 향상시킬 수 있고 추가공정의 사용없이 콘택 플러그를 형성할 수 있는 본딩 패드부의 제조방법을 제공하는 데 있다.
도 1은 종래기술에 따른 본딩패드부(bonding pad portion)의 평면도이다.
도 2 및 도 3은 도 1의 Ⅰ-Ⅰ에 따라 취해진 종래의 본딩패드부 형성방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체소자의 평면도이다.
도 5는 도 4의 Ⅱ-Ⅱ에 따라 취해진 반도체소자의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체소자의 평면도이다.
도 7은 도 5의 Ⅲ-Ⅲ에 따라 취해진 반도체소자의 단면도이다.
도 8 내지 도 13은 도 4의 Ⅱ-Ⅱ에 따라 취해진 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제 및 다른 기술적 과제를 이루기 위하여 본 발명은 본딩패드부를 갖는 반도체소자를 제공한다. 이 반도체소자는 차례로 적층된 제1 금속패드 및 제2 금속패드를 포함한다. 상기 제1 금속패드 및 상기 제2 금속패드 사이에는 금속 층간절연막이 개재된다. 상기 금속 층간절연막은 상기 제1 금속패드의 제1 영역을 노출시키는 제1 비아홀 및 상기 제1 금속패드의 제2 영역을 노출시키면서 상기 제1 비아홀보다 상대적으로 넓은 적어도 하나의 제2 비아홀을 갖는다. 상기 제1 비아홀은 메쉬형태의 비아 콘택홀로 구성되거나 복수개의 비아 콘택홀들로 구성될 수도 있다. 상기 제1 비아홀이 메쉬형태인 경우에, 상기 제1 비아홀은 상기 제2 비아홀과 연결될 수도 있다. 상기 제1 비아홀은 제1 도전성 플러그로 채워지고, 상기 제2 비아홀은 제2 도전성 플러그로 채워진다. 상기 제1 및 제2 도전성 플러그들을 갖는 반도체기판 상에 제2 금속패드가 배치된다. 상기 제2 금속패드는 상기 제1 금속패드와 중첩된다. 따라서, 상기 제2 금속패드는 상기 제1 및 제2 도전성 플러그들을 통하여 상기 제1 금속패드와 전기적으로 접속된다. 상기 제2 금속패드를 갖는 반도체기판은 패시베이션막으로 덮여질 수 있다. 상기 패시베이션막은 상기 제2 금속패드를 노출시키는 패드 개구부를 갖는다.
본 발명의 일 양태(aspect)에 따르면, 상기 제1 비아홀은 상기 제1 금속패드의 가장자리를 노출시키고, 상기 제2 비아홀은 상기 제1 비아홀에 의해 둘러싸여진 제1 금속패드의 중심부를 노출시킨다.
상기 또 다른 기술적 과제를 이루기 위하여 본 발명은 본딩패드부를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 제1 금속패드를 형성하고, 상기 제1 금속패드를 갖는 반도체기판의 전면 상에 금속 층간절연막을 형성하는 것을 포함한다. 상기 금속 층간절연막을 패터닝하여 상기 제1 금속패드의 가장자리의 소정영역을 노출시키는 제1 비아홀 및 상기 제1 금속패드의 중심부 전체를 노출시키는 제2 비아홀을 형성한다. 상기 제1 비아홀은 메쉬형태를 갖도록 형성된다. 이와는 달리 상기 제1 비아홀은 복수개의 비아 콘택홀들을 갖도록 형성될 수도 있다. 상기 제1 및 제2 비아홀들을 갖는 반도체기판의 전면 상에 도전막을 형성한다.
상기 금속 층간절연막의 상부면이 노출될 때까지 상기 도전막을 평탄화시킨다. 그 결과, 상기 제1 및 제2 비아홀들 내에 각각 제1 및 제2 도전성 플러그들이 형성된다. 상기 제2 비아홀의 크기는 상기 제1 비아홀의 크기에 비하여 상대적으로 크다. 따라서, 상기 도전막을 화학기계적 연마 공정 또는 에치백 공정을 사용하여 평탄화시키는 경우에, 상기 제2 도전성 플러그의 상부면은 디슁 현상 또는 상기 도전막의 증착 프로파일(deposition profile)에 기인하여 상기 금속 층간절연막의 상부면보다 낮을 수 있다. 이어서, 상기 제1 및 제2 도전성 플러그들을 갖는 반도체기판 상에 제2 금속패드를 형성한다. 상기 제2 금속패드는 상기 제1 금속패드와 중첩된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 반도체소자의 본딩패드부의 일 부분을 보여주는 평면도이고, 도 5는 도 4의 Ⅱ-Ⅱ에 따른 단면도이다.
도 4 및 도 5를 참조하면, 반도체기판(51) 상에 층간절연막(53)이 배치된다. 상기 층간절연막(53)의 소정영역 상에 제1 금속패드(55a)가 배치된다. 상기 제1 금속패드(55a)를 포함하는 반도체기판은 금속 층간절연막(inter-metal dielectric layer; 57)에 의해 덮여진다. 상기 제1 금속패드(55a)의 가장자리의 소정영역은 상기 금속 층간절연막(57)을 관통하는 제1 비아홀(58a)에 의해 노출되고, 상기 제1 금속패드(55a)의 중심부 전체는 상기 금속 층간절연막(57)을 관통하는 제2 비아홀(58b)에 의해 노출된다. 상기 제1 비아홀(58a)은 도 4에 도시된 바와 같이 메쉬형태를 갖는다. 이에 따라, 상기 메쉬형태의 제1 비아홀(58a) 내에 복수개의 섬형태의 금속 층간절연막 패턴들(a plurality of island-shaped inter-metal dielectric layer patterns; 57a)이 2차원적으로 배열된다. 상기 제2 비아홀(58b)은 상기 섬 형태의 금속 층간절연막 패턴들(57a) 사이의 간격에 비하여 상대적으로 큰 것이 바람직하다.
상기 제1 비아홀(58a)은 제1 도전성 플러그(59a)로 채워지고, 상기 제2 비아홀(58b)은 제2 도전성 플러그(59b)로 채워진다. 상기 제1 도전성 플러그(59a)는 상기 제2 도전성 플러그(59b)와 동일한 물질로 이루어진 것이 바람직하다. 상기 제2 도전성 플러그(59b)의 상부면은 상기 금속 층간절연막(57)의 상부면보다 낮을 수 있다. 또한, 도시하지는 않았지만, 상기 제1 도전성 플러그(59a)는 상기 제2 도전성 플러그(59b)와 연결될 수도 있다.
상기 제1 및 제2 도전성 플러그들(59a, 59b)을 갖는 반도체기판 상에 제2 금속패드(61a)가 적층된다. 상기 제2 금속패드(61a)는 상기 제1 금속패드(55a)와 중첩된다. 이에 더하여, 상기 제2 금속패드(61a)를 포함하는 반도체기판은 패시베이션막(63)으로 덮여진다. 상기 패시베이션막(63)은 상기 제2 금속패드(61a)를 노출시키는 패드 개구부(pad opening; 63a)을 갖는다.
바람직하게는, 상기 제1 및 제2 금속패드들(55a, 61a)은 알루미늄막, 알루미늄 합금막(aluminum alloy layer), 텅스텐막 또는 텅스텐 실리사이드막으로 이루어진다. 또한, 상기 제1 및 제2 도전성 플러그들(59a, 59b)은 텅스텐 플러그인 것이 바람직하다.
본 실시예의 변형예로서 상기 제1 금속패드(55a)의 중심부는 상기 제1 비아홀(58a) 및 제2 비아홀(58b)에 의해 노출될 수도 있다. 또한, 상기 제1 금속패드(55a)의 가장자리는 상기 제1 및 제2 비아홀들(58a, 58b)에 의해 노출될 수도 있다. 결과적으로, 상기 제1 및 제2 비아홀들(58a, 58b)의 위치는 상기 제1 금속패드(55a) 상에서 다양하게 변화될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체소자의 본딩패드부의 일 부분을 보여주는 평면도이고, 도 7은 도 6의 Ⅲ-Ⅲ에 따른 단면도이다.
도 6 및 도 7을 참조하면, 반도체기판(81) 상에 층간절연막(83)이 배치된다. 상기 층간절연막(83)의 소정영역 상에 앞에서 설명된 제1 실시예와 같이 제1 금속패드(85a)가 배치된다. 상기 제1 금속패드(85a)를 갖는 반도체기판의 전면은 금속 층간절연막(87)으로 덮여진다. 상기 제1 금속패드(85a)의 가장자리의 소정영역은상기 금속 층간절연막(87)을 관통하는 제1 비아홀(88a)에 의해 노출되고, 상기 제1 금속패드(85a)의 중심부 전체는 상기 금속 층간절연막(87)을 관통하는 제2 비아홀(88b)에 의해 노출된다. 상기 제1 비아홀(88a)은 도 6에 도시된 바와 같이 2차원적으로 배열된 복수개의 비아 콘택홀들로 구성된다. 따라서, 본 실시예의 상기 제1 비아홀(88a)은 제1 실시예의 제1 비아홀(58a) 내에 배열된 상기 섬형태의 금속 층간절연막 패턴들(island-shaped inter-metal dielectric layer patterns; 57a)을 포함하지 않는다.
상기 제1 비아홀(88a), 즉 상기 비아 콘택홀들은 제1 도전성 플러그(89a)로 채워지고, 상기 제2 비아홀(88b)은 제2 도전성 플러그(89b)로 채워진다. 상기 제2 비아홀(88b)은 상기 비아 콘택홀(88a)에 비하여 상대적으로 넓은 면적을 갖는 것이 바람직하다. 또한, 상기 제2 도전성 플러그(89b)의 상부면은 상기 금속 층간절연막(87)의 상부면보다 낮을 수 있다.
상기 제1 및 제2 도전성 플러그들(89a, 89b)을 갖는 반도체기판 상에 제2 금속패드(91a)가 적층된다. 상기 제2 금속패드(91a)는 상기 제1 금속패드(85a)와 중첩된다. 이에 더하여, 상기 제2 금속패드(91a)를 포함하는 반도체기판은 패시베이션막(93)으로 덮여진다. 상기 패시베이션막(93)은 상기 제2 금속패드(91a)를 노출시키는 패드 개구부(pad opening; 93a)을 갖는다.
바람직하게는, 상기 제1 및 제2 금속패드들(55a, 61a)은 알루미늄막, 알루미늄 합금막(aluminum alloy layer), 텅스텐막 또는 텅스텐 실리사이드막으로 이루어진다. 또한, 상기 제1 및 제2 도전성 플러그들(59a, 59b)은 텅스텐 플러그인 것이바람직하다.
본 실시예의 변형예로서 상기 제1 금속패드(85a)의 중심부는 상기 제1 비아홀(88a) 및 제2 비아홀(88b)에 의해 노출될 수도 있다. 또한, 상기 제1 금속패드(85a)의 가장자리는 상기 제1 및 제2 비아홀들(88a, 88b)에 의해 노출될 수도 있다. 결과적으로, 상기 제1 및 제2 비아홀들(88a, 88b)의 위치는 상기 제1 금속패드(85a) 상에서 다양하게 변화될 수 있다.
도 8 내지 도 13은 도 4의 Ⅱ-Ⅱ에 따라 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 반도체기판(51) 상에 층간절연막(53)을 형성한다. 상기 층간절연막(53)은 BPSG(borophosphosilicate glass)막과 같은 실리콘 산화막으로 형성한다. 상기 층간절연막(53) 상에 제1 금속막(55)을 형성한다. 상기 제1 금속막(55)은 알루미늄막, 알루미늄 합금막(aluminum alloy layer), 텅스텐막 또는 텅스텐 실리사이드막으로 형성한다. 또한, 상기 제1 금속막(55)은 장벽금속막(barrier metal layer), 알루미늄막 및 반사방지막(anti-reflective layer)을 차례로 적층시키어 형성할 수도 있다.
도 9를 참조하면, 상기 제1 금속막(55)을 패터닝하여 상기 층간절연막(53)의 소정영역 상에 제1 금속패드(55a)를 형성한다. 상기 제1 금속패드(55a)를 갖는 반도체기판의 전면 상에 금속 층간절연막(inter-metal dielectric layer; 57)을 형성한다. 상기 금속 층간절연막(57)을 패터닝하여 상기 제1 금속패드(55a)의 가장자리의 소정영역을 노출시키는 제1 비아홀(58a) 및 상기 제1 금속패드(55a)의 중심부전체를 노출시키는 제2 비아홀(58b)을 형성한다. 상기 제1 비아홀(58a)은 도 4에 도시된 바와 같이 메쉬형태를 갖도록 형성된다. 따라서, 상기 제1 비아홀(58a) 내에 복수개의 섬형태의(island-shaped) 금속 층간절연막 패턴들(57a)이 위치한다. 상기 제1 및 제2 비아홀들(58a, 58b)을 포함하는 반도체기판의 전면 상에 텅스텐막과 같은 도전막(59)을 형성한다.
도 10을 참조하면, 상기 금속 층간절연막(57)의 상부면이 노출될 때까지 상기 도전막을 평탄화시키어 상기 제1 및 제2 비아홀들(58a, 58b) 내에 각각 제1 도전성 플러그(59a) 및 제2 도전성 플러그(59b)를 형성한다. 여기서, 상기 도전막은 화학기계적 연마 공정 또는 에치백 공정을 사용하여 평탄화시키는 것이 바람직하다. 이때, 상기 제2 도전성 플러그(59b)는 도 10에 도시된 바와 같이 화학기계적 연마 공정의 디슁 현상에 기인하여 상기 금속 층간절연막(57)의 상부면보다 낮은 상부면을 가질 수 있다. 이에 더하여, 도시하지는 않았지만, 상기 제1 및 제2 도전성 플러그들(59a, 59b)을 형성하는 동안 내부회로 영역 내에도 비아 플러그들이 형성될 수 있다.
상기 제1 및 제2 도전성 플러그들(59a, 59b)을 갖는 반도체기판의 전면 상에 제2 금속막을 형성한다. 상기 제2 금속막은 알루미늄막, 알루미늄 합금막, 텅스텐막 또는 텅스텐 실리사이드막으로 형성한다. 또한, 상기 제2 금속막은 장벽금속막, 알루미늄막 및 반사방지막을 차례로 적층시키어 형성할 수도 있다. 상기 제2 금속막을 패터닝하여 상기 제1 금속패드(53)의 상부에 제2 금속패드(61a)를 형성한다. 결과적으로, 상기 제2 금속패드(61a)의 가장자리는 상기 제1 도전성 플러그(59a)를통하여 상기 제1 금속패드(55a)의 가장자리와 전기적으로 접속된다. 또한, 상기 제2 금속패드(61a)의 중심부 전체는 상기 제2 도전성 플러그(59b)를 통하여 상기 제1 금속패드(55a)의 중심부 전체와 전기적으로 접속된다.
도 11을 참조하면, 상기 제2 금속패드(61a)가 형성된 결과물의 전면 상에 패시베이션막(63)을 형성한다. 상기 패시베이션막(63)은 실리콘 산화막 및 실리콘 질화막을 차례로 적층시키어 형성할 수 있다. 상기 패시베이션막(63)을 패터닝하여 상기 제2 금속패드(61a)를 노출시키는 패드 개구부(pad opening; 63a)을 형성한다.
도 12를 참조하면, 상기 패드 개구부(63a)를 포함하는 반도체기판은 전기적인 테스트(electrical die sorting test)를 진행하기 위하여 탐침핀(probe pin; 100)을 구비한 테스트 장비 내로 로딩된다. 상기 탐침핀(100)은 도시된 바와 같이 전기적인 테스트를 진행하는 동안 상기 제2 금속패드(61a)와 접촉된다. 이때, 상기 제2 금속패드(61a)는 물리적으로 손상을 입는다. 따라서, 상기 탐침핀(100)은 상기 제2 금속패드(61a)를 관통하여 상기 제2 도전성 플러그(59b)와 접촉될 수 있다. 그럼에도 불구하고, 상기 제2 도전성 플러그(59b)는 텅스텐막과 같이 단단한 물질(hard material)로 형성되므로 상기 제1 금속패드(55a)가 상기 탐침핀(100)에 의해 손상되는 것을 방지할 수 있다. 또한, 상기 제2 도전성 플러그(59b)가 상기 제2 금속패드(61a)의 중심부 전체와 접촉하고 있으므로, 상기 탐침핀(100)에 의해 상기 금속 층간절연막(57)이 노출되는 것을 방지할 수 있다.
도 13을 참조하면, 상기 전기적인 테스트를 완료한 후에, 플립 칩 패키지(flip chip package)를 위하여 상기 제2 금속패드(61a) 상에 범프(bump; 65)를 형성한다. 이때, 상기 범프(65)는 상기 제2 금속패드(61a) 및 상기 제2 도전성 플러그(59b)와 직접적으로 접촉된다. 따라서, 상기 범프(65)가 들뜨는(peeling) 것을 방지할 수 있다. 한편, 상기 제2 금속패드(61a)는 상기 범프(65) 대신에 본딩 와이어(bonding wire)와 접촉될 수도 있다. 이때, 상기 본딩 와이어 역시 들뜨는 것으로부터 방지될 수 있다.
도 6 및 도 7에 도시된 본 발명의 제2 실시예에 따른 반도체소자의 제조방법은 도 8 내지 도 13에서 설명한 반도체소자의 제조방법과 동일하다. 따라서, 이에 대한 설명은 생략한다.
상술한 바와 같이 본 발명에 따르면, 제1 금속패드의 중심부 및 제2 금속패드의 중심부 사이에 넓은 제2 도전성 플러그가 개재된다. 이에 따라, 탐침핀을 사용하여 전기적인 테스트를 실시할지라도, 금속 층간절연막이 노출되는 것을 방지할 수 있다. 결과적으로, 패키지를 위한 범프 또는 본딩 와이어를 제2 금속패드 상에 형성하거나 접촉시킬 때 범프 또는 본딩 와이어가 들뜨는 것을 방지할 수 있다. 또한, 제1 및 제2 도전성 플러그들을 통상의 평탄화 공정을 사용하여 형성할 수 있다. 이에 따라, 추가공정 없이 내부회로 및 패드부에 각각 비아 플러그 및 도전성 플러그들을 동시에 형성할 수 있다.

Claims (22)

  1. 반도체기판;
    상기 반도체기판 상에 형성된 제1 금속패드;
    상기 제1 금속패드를 갖는 반도체기판의 전면 상에 형성되되, 상기 제1 금속패드의 제1 영역을 노출시키는 제1 비아홀 및 상기 제1 금속패드의 제2 영역을 노출시키면서 상기 제1 비아홀보다 넓은 적어도 하나의 제2 비아홀을 갖는 금속 층간절연막;
    상기 제1 비아홀을 채우는 제1 도전성 플러그;
    상기 제2 비아홀을 채우는 제2 도전성 플러그; 및
    상기 제1 및 제2 도전성 플러그들을 갖는 반도체기판 상에 형성된 제2 금속패드를 포함하되, 상기 제2 금속패드는 상기 제1 금속패드와 중첩된 것을 특징으로 하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 제1 비아홀은 메쉬형태를 갖는 것을 특징으로 하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 제1 비아홀은 상기 제2 비아홀과 연결된 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 제1 비아홀은 복수개의 비아 콘택홀들로 구성된 것을 특징으로 하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 제1 금속패드 및 상기 제2 금속패드는 알루미늄막, 알루미늄 합극막, 텅스텐막 또는 텅스텐 실리사이드막인 것을 특징으로 하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 도전성 플러그들은 텅스텐 플러그인 것을 특징으로 하는 반도체소자.
  7. 제 1 항에 있어서,
    상기 반도체기판 및 상기 제1 금속패드 사이에 개재된 층간절연막을 더 포함하는 것을 특징으로 하는 반도체소자.
  8. 반도체기판;
    상기 반도체기판 상에 형성된 제1 금속패드;
    상기 제1 금속패드를 갖는 반도체기판의 전면 상에 형성되고, 상기 제1 금속패드의 가장자리의 소정영역을 노출시키는 제1 비아홀 및 상기 제1 금속패드의 중심부 전체를 노출시키는 제2 비아홀을 갖는 금속 층간절연막;
    상기 제1 비아홀을 채우는 제1 도전성 플러그;
    상기 제2 비아홀을 채우는 제2 도전성 플러그; 및
    상기 제1 및 제2 도전성 플러그들을 갖는 반도체기판 상에 형성된 제2 금속패드를 포함하되, 상기 제2 금속패드는 상기 제1 금속패드와 중첩된 것을 특징으로 하는 반도체소자.
  9. 제 8 항에 있어서,
    상기 제1 비아홀은 메쉬형태를 갖는 것을 특징으로 하는 반도체소자.
  10. 제 9 항에 있어서,
    상기 제1 비아홀은 상기 제2 비아홀과 연결된 것을 특징으로 하는 반도체소자.
  11. 제 8 항에 있어서,
    상기 제1 비아홀은 복수개의 비아 콘택홀들로 구성된 것을 특징으로 하는 반도체소자.
  12. 제 8 항에 있어서,
    상기 제1 금속패드 및 상기 제2 금속패드는 알루미늄막, 알루미늄 합극막, 텅스텐막 또는 텅스텐 실리사이드막인 것을 특징으로 하는 반도체소자.
  13. 제 8 항에 있어서,
    상기 제1 및 제2 도전성 플러그들은 텅스텐 플러그인 것을 특징으로 하는 반도체소자.
  14. 제 8 항에 있어서,
    상기 반도체기판 및 상기 제1 금속패드 사이에 개재된 층간절연막을 더 포함하는 것을 특징으로 하는 반도체소자.
  15. 반도체기판의 소정영역 상에 제1 금속패드를 형성하는 단계;
    상기 제1 금속패드를 갖는 반도체기판의 전면 상에 금속 층간절연막을 형성하는 단계;
    상기 금속 층간절연막을 패터닝하여 상기 제1 금속패드의 가장자리의 소정영역을 노출시키는 제1 비아홀 및 상기 제1 금속패드의 중심부 전체를 노출시키는 제2 비아홀을 형성하는 단계;
    상기 제1 및 제2 비아홀들을 갖는 반도체기판의 전면 상에 도전막을 형성하는 단계;
    상기 금속 층간절연막의 상부면이 노출될 때까지 상기 도전막을 평탄화시키어 상기 제1 비아홀을 채우는 제1 도전성 플러그 및 상기 제2 비아홀을 채우는 제2 도전성 플러그를 형성하는 단계; 및
    상기 제1 및 제2 도전성 플러그들을 갖는 반도체기판 상에 상기 제1 금속패드와 중첩된 제2 금속패드를 형성하는 단계를 포함하는 반도체소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 금속패드를 형성하기 전에, 상기 반도체기판 상에 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 제1 금속패드는 알루미늄막, 알루미늄 합금막, 텅스텐막 또는 텅스텐 실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 제1 비아홀은 메쉬형태를 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 제1 비아홀은 상기 제2 비아홀과 연결되도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 제1 비아홀은 복수개의 비아 콘택홀들을 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 15 항에 있어서,
    상기 도전막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 15 항에 있어서,
    상기 제2 금속패드는 알루미늄막, 알루미늄 합금막, 텅스텐막 또는 텅스텐 실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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