CN108807320A - 芯片及键合垫的形成方法 - Google Patents

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Abstract

本发明提供了一种芯片及键合垫的形成方法，所述键合垫的形成方法包括：形成一内层金属层于一衬底上；形成一图案化的第一钝化层于所述内层金属层上，所述图案化的第一钝化层暴露出所述内层金属层的部分；形成一键合垫于所述图案化的第一钝化层上，所述键合垫与暴露出的所述内层金属层连接。在本发明提供的芯片及键合垫的形成方法中，探针接触键合垫进行测试时，即使穿入键合垫也不会使内层金属暴露，最终提高了芯片的可靠性，并且减少了芯片报废的几率。

Description

芯片及键合垫的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种芯片及键合垫的形成方法。
背景技术
集成电路芯片测试和封装过程中，芯片需要与外部测试单元连接从而对芯片的功能进行测试，芯片上有由顶层金属铝刻蚀制成的铝键合垫，用来测试的探针与铝键合垫接触，继而将芯片内部的电信号传输到外部。现有技术的芯片的键合垫的一种结构如图1，形成铝键合垫的一个方法为，在内层金属层110上沉积第一钝化层120，根据将要形成的键合垫的位置和大小对第一钝化层120进行刻蚀，刻蚀完成之后，再在第一钝化层120和内层金属层110上面沉积铝形成垫金属层130，之后再对垫金属层130进行刻蚀形成铝键合垫，铝键合垫与内层金属层110连接，从而将内层金属层110与外部测试电路连通。然而，铝金属刻蚀形成的铝键合垫在后续测试和封装过程中容易被探针穿透，导致内层金属层110铜裸露，而铜裸露出来可能产生可靠性的问题，甚至可能导致芯片报废。
发明内容
本发明的目的在于提供一种芯片和键合垫的形成方法，可以使得键合垫被探针穿透时，不会漏出内层金属，从而减少可靠性的问题发生，减少芯片报废的几率。
为了达到上述目的，本发明提供了一种键合垫的形成方法，所述键合垫的形成方法包括：
形成一内层金属层于一衬底上；
形成一图案化的第一钝化层于所述内层金属层上，所述图案化的第一钝化层暴露出所述内层金属层的部分；
形成一键合垫于所述图案化的第一钝化层上，所述键合垫与暴露出的所述内层金属层连接。
可选的，在所述的键合垫的形成方法中，形成所述图案化的第一钝化层于所述内层金属层上的步骤包括：
形成一第一钝化层于所述内层金属层上；
刻蚀所述第一钝化层以形成所述图案化的第一钝化层，所述图案化的第一钝化层具有一沟槽，所述沟槽暴露出所述内层金属层的部分。
可选的，在所述的键合垫的形成方法中，所述沟槽呈环形。
可选的，在所述的键合垫的形成方法中，形成所述键合垫于所述图案化的第一钝化层上的步骤包括：
形成一垫金属层于所述图案化的第一钝化层上，所述垫金属层还填充所述沟槽并与暴露出的所述内层金属层连接；
对所述垫金属层进行刻蚀，暴露出部分所述图案化的第一钝化层以形成填充所述沟槽并延伸覆盖部分所述图案化的第一钝化层的键合垫。
可选的，在所述的键合垫的形成方法中，在形成所述键合垫之后，所述键合垫的形成方法还包括形成图案化的第二钝化层，所述图案化的第二钝化层覆盖所述键合垫的边缘部分。
可选的，在所述的键合垫的形成方法中，形成所述图案化的第二钝化层的步骤包括：
在所述键合垫和所述图案化的第一钝化层上沉积一第二钝化层；
对所述第二钝化层进行刻蚀，去除所述第二钝化层中对准所述键合垫中间的部分，暴露出部分所述键合垫以形成所述图案化的第二钝化层。
可选的，在所述的键合垫的形成方法中，所述第一钝化层和第二钝化层的材料均选自氮化硅或氧化硅。
可选的，在所述的键合垫的形成方法中，所述垫金属层的材料选自铝，所述内层金属层的材料选自铜。
本发明还提供了一种芯片，所述芯片包括：衬底；位于所述衬底上的内层金属层；位于所述内层金属层上的图案化的第一钝化层，所述图案化的第一钝化层暴露出所述内层金属层的部分；以及位于所述图案化的第一钝化层上的键合垫，所述键合垫与暴露出的所述内层金属层连接。
可选的，在所述的芯片中，所述芯片还包括位于所述键合垫上的图案化的第二钝化层，所述图案化的第二钝化层覆盖所述键合垫的边缘部分。
发明人发现由于芯片测试和包装的要求，键合垫的厚度一般为8000埃～18000埃，这个厚度的键合垫容易被穿透，而键合垫又是与内层金属层直接连接导通的，因此在键合垫被穿透后就容易漏出内层金属层，从而影响芯片的可靠性。在本发明提供的芯片及键合垫的形成方法中，在内层金属层上形成图案化的第一钝化层，所述图案化的第一钝化层暴露出所述内层金属层的部分；在图案化的第一钝化层上形成键合垫。通过所述图案化的第一钝化层能够一定程度上保护所述内层金属层，降低所述内层金属层漏出的风险。进一步的，所述图案化的第一钝化层具有一沟槽，所述沟槽暴露出所述内层金属层的部分，所述键合垫与所述沟槽内露出的内层金属层连接，通过所述图案化的第一钝化层很好的保护了所述内层金属层，最终提高了芯片的可靠性，并且减少了芯片报废的几率。
附图说明
图1是现有技术的芯片的部分剖面示意图；
图2是本发明实施例的键合垫的形成方法的流程图；
图3至图8是本发明实施例的键合垫的形成方法中所形成的半导体结构的部分剖面示意图；
图中：110-内层金属层、120-第一钝化层、130-垫金属层、210-衬底、220-氧化硅层、230-内层金属层、241-第一钝化层、242-环形沟槽、243-图案化的第一钝化层、251-垫金属层、252-键合垫、260-图案化的第二钝化层、270-第一光刻胶、280-第二光刻胶。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参照图2，本发明提供了一种键合垫的形成方法，所述键合垫的形成方法包括：
S11：形成一内层金属层于一衬底上；
S12：形成一图案化的第一钝化层于所述内层金属层上，所述图案化的第一钝化层暴露出所述内层金属层的部分；
S13：形成一键合垫于所述图案化的第一钝化层上，所述键合垫与暴露出的所述内层金属层连接。
参照图3和图4，首先提供一衬底210，所述衬底210优选为一硅衬底。接着，可在所述衬底210上形成一氧化硅层220，进一步的，在所述氧化硅层220上形成一内层金属层230，所述内层金属层230的材料可以选择铜。
继续参照图3和图4，在所述内层金属层230上形成一第一钝化层241，所述第一钝化层241的材料可以选择氮化硅或者氧化硅或者氧化硅和氮化硅的组合。本实施例的第一钝化层241包括氧化硅和氮化硅，具体的，包括一氮化硅层和氧化硅层的叠层结构，其中，下层材料为氮化硅，上层材料为氧化硅。接着，对所述第一钝化层241进行刻蚀，去掉一部分所述第一钝化层241，形成一环形沟槽242，所述环形沟槽242内暴露出部分所述内层金属层230。具体的，用一图案化的第一光刻胶270遮住所述第一钝化层241，利用干法刻蚀工艺对所述第一钝化层241进行刻蚀得到所述图案化的第一钝化层243。所述图案化的第一钝化层243可以使得所述内层金属层230中的大部分和后续形成的垫金属层(键合垫)相隔离，从而保护所述内层金属层230。所述环形沟槽242可以是方形的环形沟槽或者圆形的环形沟槽，例如，本实施例中，可以选择方形的环形沟槽，方形的环形沟槽的内环到外环的尺寸为1μm～3μm，即所述沟槽的截面宽度为1μm～3μm。
进一步的，参照图5，形成图案化的第一钝化层243后，在图案化的第一钝化层243上形成一垫金属层251，所述垫金属层251的材料可以选择铝，所述垫金属层的厚度可以为8000埃～18000埃。具体的，所述垫金属层251覆盖所述图案化的第一钝化层243上，并填充所述环形沟槽242，所述垫金属层251与所述环形沟槽242内露出的所述内层金属层230连接，使得所述内层金属层230的电信号可以向外转移。在本申请实施例中，由于所述图案化的第一钝化层243的存在，增加了内层金属层230表面与垫金属层251表面之间的距离，使得垫金属层251即使被探针刺入后也不会暴露出所述内层金属层230，从而不会影响芯片的功能。
请参照图6和图7，在本申请实施例中，接着刻蚀垫金属层251以形成键合垫252，所述键合垫252可以是一个规则的正方形形状，尺寸可以为45μm*45μm。具体的，以图示为例，用一图案化的第二光刻胶280遮住垫金属层251中间位置大约45μm*45μm的尺寸，露出的垫金属层251即为垫金属层251的边缘部分，刻蚀并去掉露出的垫金属层251以形成键合垫252，所述键合垫252填充所述沟槽242并延伸覆盖部分所述图案化的第一钝化层243，通过这个键合垫252就可以将芯片内部与外部电路连通，同样，也可以通过探针接触此键合垫252对芯片进行功能测试。本实施例中，刻蚀采用的方法是干法刻蚀，刻蚀所使用的气体是四氟甲烷CF4。
接着，参照图8，在所述键合垫252和所述图案化的第一钝化层243上沉积第二钝化层，并对所述第二钝化层进行刻蚀，刻蚀后形成的图案化的第二钝化层260覆盖所述键合垫252的边缘部分(从键合垫252的最外位置到向内2μm～4μm处的部分)。具体的，在所述键合垫252和没有被所述键合垫252覆盖的图案化的第一钝化层243的上沉积第二钝化层，所述第二钝化层覆盖键合垫252和没有被键合垫252覆盖的图案化的第一钝化层243；对所述第二钝化层进行刻蚀，用光刻胶遮住所述第二钝化层的边缘部分，例如，边缘部分可以是第二钝化层最外位置到向内5μm处的部分，刻蚀去掉所述第二钝化层中间部分以形成图案化的第二钝化层260，所述图案化的第二钝化层260覆盖所述键合垫252的边缘部分。即去除所述第二钝化层260中对准所述键合垫252中间的部分，从而得到图案化的第二钝化层260，所述图案化的第二钝化层260保护所述键合垫252的边缘部分并暴露出所述键合垫252的中间部分。刻蚀可以采用干法刻蚀，刻蚀所使用的气体可以是四氟甲烷CF4。
继续参照图8，本发明还提供了一种芯片，所述芯片包括：衬底210；位于所述衬底210上的内层金属层230；位于所述内层金属层230上的图案化的第一钝化层243，所述图案化的第一钝化层243暴露出所述内层金属层230的部分；以及位于所述图案化的第一钝化层243上的键合垫252，所述键合垫252与暴露出的所述内层金属层230连接。实际上，一个芯片上可以有多个键合垫252，因此衬底210的尺寸远远大于键合垫252的尺寸，衬底210上可以形成多个键合垫252，本实施例中，以键合垫252的数量为一个的情况进行说明。
进一步的，所述芯片还包括位于所述键合垫252上的图案化的第二钝化层260，所述图案化的第二钝化层260覆盖所述键合垫252的边缘部分。键合垫252裸露在空气中容易氧化，特别是键合垫252的边缘一圈经氧化后可能在后续的测试和封装中掉落。通过光刻刻蚀掉第二钝化层的中间区域，露出部分键合垫252，图案化的第二钝化层260用于隔离空气和键合垫252的边缘部分的接触，以使得键合垫252边缘不被氧化，并且，通过图案化的第二钝化层260还可以压住键合垫252边缘，使得键合垫252不容易脱落。
综上，在本发明实施例提供的芯片及键合垫的形成方法中，在本发明提供的芯片及键合垫的形成方法中，在内层金属层上形成第一钝化层，对第一钝化层进行刻蚀，刻蚀出一环形沟槽并形成图案化的第一钝化层；在图案化的第一钝化层上形成键合垫。键合垫与环形沟槽内露出的内层金属层连接，探针接触键合垫进行测试时，即使穿入键合垫也不会使内层金属暴露，最终提高了芯片的可靠性，并且减少了芯片报废的几率。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种键合垫的形成方法，其特征在于，所述键合垫的形成方法包括：
形成一内层金属层于一衬底上；
形成一图案化的第一钝化层于所述内层金属层上，所述图案化的第一钝化层暴露出所述内层金属层的部分；
形成一键合垫于所述图案化的第一钝化层上，所述键合垫与暴露出的所述内层金属层连接。
2.如权利要求1所述的键合垫的形成方法，其特征在于，形成所述图案化的第一钝化层于所述内层金属层上的步骤包括：
形成一第一钝化层于所述内层金属层上；
刻蚀所述第一钝化层以形成所述图案化的第一钝化层，所述图案化的第一钝化层具有一沟槽，所述沟槽暴露出所述内层金属层的部分。
3.如权利要求2所述的键合垫的形成方法，其特征在于，所述沟槽呈环形。
4.如权利要求1所述的键合垫的形成方法，其特征在于，形成所述键合垫于所述图案化的第一钝化层上的步骤包括：
形成一垫金属层于所述图案化的第一钝化层上，所述垫金属层还填充所述沟槽并与暴露出的所述内层金属层连接；
对所述垫金属层进行刻蚀，暴露出部分所述图案化的第一钝化层以形成填充所述沟槽并延伸覆盖部分所述图案化的第一钝化层的键合垫。
5.如权利要求1所述的键合垫的形成方法，其特征在于，在形成所述键合垫之后，所述键合垫的形成方法还包括形成图案化的第二钝化层，所述图案化的第二钝化层覆盖所述键合垫的边缘部分。
6.如权利要求5所述的键合垫的形成方法，其特征在于，形成所述图案化的第二钝化层的步骤包括：
在所述键合垫和所述图案化的第一钝化层上沉积一第二钝化层；
对所述第二钝化层进行刻蚀，去除所述第二钝化层中对准所述键合垫中间的部分，暴露出部分所述键合垫以形成所述图案化的第二钝化层。
7.如权利要求6所述的键合垫的形成方法，其特征在于，所述第一钝化层和第二钝化层的材料均选自氮化硅或氧化硅。
8.如权利要求1所述的键合垫的形成方法，其特征在于，所述垫金属层的材料选自铝，所述内层金属层的材料选自铜。
9.一种采用如权利要求1～8中任一项所述的键合垫的形成方法制得的芯片，其特征在于，所述芯片包括：衬底；位于所述衬底上的内层金属层；位于所述内层金属层上的图案化的第一钝化层，所述图案化的第一钝化层暴露出所述内层金属层的部分；以及位于所述图案化的第一钝化层上的键合垫，所述键合垫与暴露出的所述内层金属层连接。
10.如权利要求9所述的芯片，其特征在于，所述芯片还包括位于所述键合垫上的图案化的第二钝化层，所述图案化的第二钝化层覆盖所述键合垫的边缘部分。
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Citations (3)

* Cited by examiner, † Cited by third party
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CN1399334A (zh) * 2001-07-25 2003-02-26 联华电子股份有限公司 用于铜/低介电常数材料后段制程的接合垫结构
US20030102475A1 (en) * 2001-12-03 2003-06-05 Samsung Electronics Co., Ltd. Semiconductor devices with bonding pads having intermetal dielectric layer of hybrid configuration and methods of fabricating the same
CN1554116A (zh) * 2001-09-14 2004-12-08 ���ɶȰ뵼�幫˾ 形成焊盘的方法以及其结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1399334A (zh) * 2001-07-25 2003-02-26 联华电子股份有限公司 用于铜/低介电常数材料后段制程的接合垫结构
CN1554116A (zh) * 2001-09-14 2004-12-08 ���ɶȰ뵼�幫˾ 形成焊盘的方法以及其结构
US20030102475A1 (en) * 2001-12-03 2003-06-05 Samsung Electronics Co., Ltd. Semiconductor devices with bonding pads having intermetal dielectric layer of hybrid configuration and methods of fabricating the same

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