TW201535641A - 晶片封裝體及其製造方法 - Google Patents

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Chien-Hung Liu
Ho-Yin Yiu
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Abstract

本發明提供一種晶片封裝體包含半導體晶片、第一凹部、第一重佈局線路層、第二凹部、第二重佈局線路層以及封裝層。半導體晶片具有電子元件以及導電墊，導電墊與電子元件電性連接且配置於半導體晶片之上表面。第一凹部自上表面朝半導體晶片之下表面延伸。第一重佈局線路層自上表面朝下表面延伸，其中第一重佈局線路層與導電墊電性連接且部分第一重佈局線路層配置於第一凹部內。第二凹部自下表面朝上表面延伸且與第一凹部透過連通部連通。第二重佈局線路層自下表面朝上表面延伸，部分第二重佈局線路層配置於第二凹部內且第二重佈局線路層透過連通部與第一重佈局線路層電性連接。封裝層配置於下表面。此外，本發明亦提供晶片封裝體之製造方法。

Description

晶片封裝體及其製造方法
本發明係關於一種封裝體及其製造方法，且特別是有關於一種晶片封裝體及其製造方法。
電子產品在功能應用上的需求不斷提高，對應地帶動半導體晶片封裝產業的蓬勃發展。隨著目前電子產品講求輕薄短小又兼具高功能的要求下，半導體晶片封裝技術不斷發展演進，以符合電子產品的需要。其中，晶圓級晶片封裝是半導體晶片封裝方式的一種，係指晶圓上所有晶片生產完成後，直接對整片晶圓上所有晶片進行封裝製程及測試，完成之後才切割製成單顆晶片封裝體的晶片封裝方式。
如前所述，在半導體晶片尺寸微縮化、效能多樣化的情形之下，晶片封裝體在結構設計以及其製造方法上亦漸趨複雜。因此，不僅在晶片封裝體製造過程中所涉及各項製程難度提高，導致製造成本增加之外，亦帶來了製造良率降低的風險。此外，單一晶片封裝體在結構設計上亦需要考量與其他晶片封裝體或電路板等電子元件相互結合的便利性，方能進一步實現效能多樣化之應用需求。
據此，一種能夠有效降低生產成本、具有良好可靠度且易於與其他電子元件相互結合的晶片封裝體及其製造 方法，是當今晶片封裝工藝重要的研發方向之一。
本發明係提供一種晶片封裝體及其製造方法，具有雙面之重佈局線路層，將半導體晶片上表面的導電墊電性連接至下表面的之焊球或焊線。因此，半導體晶片中導電墊之電性連接路徑係以上下兩面重佈局線路層對接完成。據此，可在半導體晶片厚度更高的情況下製作，而無須將半導體晶片薄化或是使用承載基板，可進一步降低生產成本。且厚度更高的半導體晶片具有良好的機械強度，可有效提升晶片封裝體的製造良率，降低製程難度。此外半導體晶片之上表面可以是平坦平面，更能增加其在應用的功能多樣性或是其與其他晶片封裝體之堆疊上的簡便性。
本發明之一態樣係提出一種晶片封裝體，包含半導體晶片、第一凹部、第一重佈局線路層、第二凹部、第二重佈局線路層以及封裝層。半導體晶片具有電子元件以及導電墊，導電墊與電子元件電性連接且配置於半導體晶片之上表面。第一凹部自上表面朝半導體晶片之下表面延伸。第一重佈局線路層自上表面朝下表面延伸，其中第一重佈局線路層與導電墊電性連接且部分第一重佈局線路層配置於第一凹部內。第二凹部自下表面朝上表面延伸且與第一凹部透過連通部連通。第二重佈局線路層自下表面朝上表面延伸，部分第二重佈局線路層配置於第二凹部內且第二重佈局線路層透過連通部與第一重佈局線路層電性連接。封裝層配置於下表面。
在本發明之一實施方式中，晶片封裝體進一步包含第一絕緣層配置於第一凹部內，部分第一重佈局線路層配置 於第一絕緣層上。
在本發明之一實施方式中，上述第一絕緣層具有開口，第二重佈局線路層透過開口與第一重佈局線路層電性連接。
在本發明之一實施方式中，晶片封裝體進一步第一鈍化層填滿第一凹部且覆蓋上表面以及第一重佈局線路層。
在本發明之一實施方式中，上述第一鈍化層之表面係實質上平坦。
在本發明之一實施方式中，晶片封裝體進一步包含第二鈍化層配置於第二凹部內且覆蓋下表面，且第二鈍化層係夾設於半導體晶片與第二重佈局線路層之間。
在本發明之一實施方式中，上述封裝層填滿第二凹部。
在本發明之一實施方式中，晶片封裝體進一步包含第二鈍化層填滿第二凹部且覆蓋下表面以及第二重佈局線路層。
在本發明之一實施方式中，晶片封裝體進一步包含第二絕緣層配置於第二凹部內，第二絕緣層具有開口，第二重佈局線路層透過開口與第一重佈局線路層電性連接。
在本發明之一實施方式中，上述封裝層自下表面朝上表面延伸，部分封裝層配置於第二凹部內。
在本發明之一實施方式中，晶片封裝體進一步包含焊球配置於封裝層下，焊球透過封裝層之開口與第二重佈局線路層電性連接。
在本發明之一實施方式中，上表面至下表面之距離實質上係300~600μm。
本發明之另一態樣係提出一種晶片封裝體的製造方法，包含提供半導體晶片具有電子元件以及導電墊，導電墊與電子元件電性連接且配置於半導體晶片之上表面；形成第一凹部自上表面朝半導體晶片之下表面延伸；形成第一重佈局線路層自上表面朝下表面延伸，其中第一重佈局線路層與導電墊電性連接且部分第一重佈局線路層配置於第一凹部內；形成第二凹部自下表面朝上表面延伸且與第一凹部連通；形成第二重佈局線路層自下表面朝上表面延伸，部分第二重佈局線路層配置於第二凹部內且第二重佈局線路層與第一重佈局線路層電性連接；以及形成一封裝層配置於該下表面。
在本發明之一實施方式中，在形成第一重佈局線路層的步驟之前，進一步包含形成第一絕緣層配置於第一凹部內。
在本發明之一實施方式中，在形成第二凹部的步驟之前，進一步包含形成第一鈍化層填滿第一凹部且覆蓋上表面以及第一重佈局線路層；以及平坦化第一鈍化層，使第一鈍化層之表面係實質上平坦。
在本發明之一實施方式中，在形成第二凹部的步驟與形成第二重佈局線路層的步驟之間，進一步包含形成第二鈍化層配置於第二凹部內且覆蓋下表面。
在本發明之一實施方式中，在形成第二凹部的步驟與形成第二鈍化層的步驟之間，進一步包含形成第二絕緣層配置於第二凹部內。
在本發明之一實施方式中，在形成第二凹部的步驟之前，進一步包含形成第二鈍化層覆蓋下表面。
在本發明之一實施方式中，其中形成第二凹部的步驟係直通矽晶穿孔。
在本發明之一實施方式中，其中形成第二凹部的步驟係雷射鑽孔。
100‧‧‧晶片封裝體
110‧‧‧半導體晶片
112‧‧‧電子元件
113‧‧‧內連線結構
114‧‧‧導電墊
115‧‧‧層間介電層
116‧‧‧上表面
118‧‧‧下表面
120‧‧‧第一凹部
130‧‧‧第一重佈局線路層
140‧‧‧第二凹部
145‧‧‧連通部
150‧‧‧第二重佈局線路層
160‧‧‧封裝層
162‧‧‧開口
170‧‧‧第一絕緣層
172‧‧‧開口
180‧‧‧第一鈍化層
182‧‧‧表面
190‧‧‧第二鈍化層
200‧‧‧晶片封裝體
220‧‧‧焊球
300‧‧‧晶片封裝體
400‧‧‧晶片封裝體
SL‧‧‧切割道
本發明之上述和其他態樣、特徵及其他優點參照說明書內容並配合附加圖式得到更清楚的了解，其中：第1圖係根據本發明一實施方式晶片封裝體的局部剖面示意圖。
第2圖係根據本發明另一實施方式晶片封裝體的局部剖面示意圖。
第3圖係根據本發明另一實施方式晶片封裝體的局部剖面示意圖。
第4圖係根據本發明另一實施方式晶片封裝體的局部剖面示意圖。
第5圖到第9圖係根據本發明一實施方式於製造過程中不同階段之局部剖面示意圖。
第10圖到第11圖係根據本發明另一些實施方式於製造過程中不同階段之局部剖面示意圖。
第12圖係根據本發明另一實施方式於製造過程中一階段之局部剖面示意圖。
第13圖係根據本發明又一實施方式於製造過程中一階段之局部剖面示意圖。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本發明的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本發明具體實施例的唯一形式。以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。在以下描述中，將詳細敘述許多特定細節以使讀者能夠充分理解以下的實施例。然而，可在無此等特定細節之情況下實踐本發明之實施例。
第1圖係根據本發明一實施方式晶片封裝體100的局部剖面示意圖。請參照第1圖，晶片封裝體100包含半導體晶片110、第一凹部120、第一重佈局線路層130、第二凹部140、第二重佈局線路層150以及封裝層160。半導體晶片110具有至少一電子元件112以及至少一導電墊114,導電墊114與電子元件112電性連接且配置於半導體晶片110之上表面116。半導體晶片110例如可以是在矽(silicon)、鍺(germanium)或III-V族元素基材上製作電子元件112以及導電墊114。在本發明的一些實施方式中，電子元件係感光元件。然而本發明並不以此為限，電子元件112例如可以是主動元件(active element)或被動元件(passive elements)、數位電路或類比電路等積體電路的電子元件(electronic components)、微機電系統(Micro Electro Mechanical Systems,MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(physical sensor)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件、壓力感測器(pressure sensors)， 但本發明亦不以此為限。如第1圖所示，導電墊114配置於半導體晶片110之上表面116，而電子元件112則配置於半導體晶片110之內部。半導體晶片110例如可進一步包含內連線結構113以及層間介電層115，內連線結構113與層間介電層115亦配置於半導體晶片110之上表面116，導電墊114例如可以透過層間介電層115中的內連線結構113電性連接於電子元件112。導電墊114作為晶片封裝體100中電子元件112信號控制的輸入(input)/輸出(output)端，導電墊114的材質例如可以是鋁(aluminum)、銅(copper)或鎳(nickel)或其他合適的導電材料。
繼續參照第1圖，第一凹部120自上表面116朝半導體晶片110之下表面118延伸。第一凹部120的製作方式例如可以是由半導體晶片110之上表面116，對應半導體晶片110的邊界處(即預定切割道SL)，朝半導體晶片110之下表面118以微影蝕刻的方式所形成。第一重佈局線路層130自上表面116朝下表面118延伸，其中第一重佈局線路層130與導電墊114電性連接且部分第一重佈局線路層130配置於第一凹部120內。第一重佈局線路層130所使用的材料可以是鋁、銅或其它合適之導電材料。第一重佈局線路層130的形成方式例如可以是以上述導電材料沉積導電薄膜，再將導電薄膜以微影蝕刻的方式形成具有預定重佈局線路圖案的第一重佈局線路層130。如第1圖所示，在本發明的一些實施方式中，晶片封裝體100進一步包含第一絕緣層170配置於第一凹部120內，部分第一重佈局線路層130配置於第一絕緣層170上。第一絕緣層170所使用的材料可以是氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料，將上 述材料以化學氣相沉積法(chemical vapor deposition)順應地(conformally)沿著半導體晶片110之上表面116以及第一凹部120形成絕緣薄膜，再以微影蝕刻的方式，保留位於第一凹部120內之部分絕緣薄膜，而形成第一絕緣層170。第一絕緣層170可有效降低第一凹部120內表面於蝕刻製程中造成的表面粗糙度，使得後續第一重佈局線路層130形成於第一凹部120內時，發生斷線的風險進一步降低。
繼續參照第1圖，第二凹部140自下表面118朝上表面116延伸且與第一凹部120透過連通部145連通。第二凹部140的製作方式例如可以是由半導體晶片110之下表面118，對應半導體晶片110的邊界處(即預定切割道SL)，朝半導體晶片110之上表面116以微影蝕刻的方式所形成。值得注意的是，第二凹部140自下表面118朝上表面116延伸的深度與前述第一凹部120自上表面116朝下表面118延伸的深度之總和大於半導體晶片110自上表面116和下表面118之間的距離d。換言之，第二凹部140與第一凹部120之間具有連通部145。第二凹部140自下表面118朝上表面延伸116且與第一凹部120透過連通部145連通。第二重佈局線路層150自下表面118朝上表面116延伸，部分第二重佈局線路層150配置於第二凹部140內且第二重佈局線路層150透過連通部145與第一重佈局線路層130電性連接。如第1圖所示，在本發明的一些實施方式中，第二重佈局線路層與第一重佈局線路層130在連通部145係形成T型接觸(T contact)。第二重佈局線路層150所使用的材料可以是鋁、銅或其它合適之導電材料，第二重佈局線路層150的形成方式例如可以是以上述導電材料沉積導電薄膜，再將導電薄膜 以微影蝕刻的方式形成具有預定重佈局線路圖案的第二重佈局線路層150。如第1圖所示，在本發明的一些實施方式中，封裝層160填入第二凹部140。封裝層160配置於118下表面。封裝層160所使用的材料可以是綠漆(solder mask)或其它合適之封裝材料，以塗佈方式順應地沿著半導體晶片110的下表面118以及第二重佈局線路層150形成。
在此值得注意的是，本發明之晶片封裝體100係藉由自上表面116朝下表面118延伸之第一重佈局線路層130以及自下表面118朝上表面116延伸之第二重佈局線路層150兩者之電性連接，使位於半導體晶片110之上表面116的導電墊114電性連接路徑延伸至半導體晶片110之下表面118。換言之，半導體晶片110之上表面116以及下表面118均各自具有第一重佈局線路層130以及第二重佈局線路層150。因此可在半導體晶片厚度更高的情況下製作，而無須將半導體晶片薄化或是使用承載基板，據此，可進一步降低晶片封裝體的生產成本。如第1圖所示，在本發明的一些實施方式中，半導體晶片110之上表面至下表面之距離d實質上係300~600μm。厚度更高的半導體晶片具有良好的機械強度，可有效增加製程邊際(process margin)並提升晶片封裝體的製造良率(process yield)。
如第1圖所示，在本發明的一些實施方式中，晶片封裝體100進一步包含焊球220於下表面118下，焊球220透過封裝層160之開口162與第二重佈局線路層150電性連接。焊球220的材料例如可以是錫或其他適合於焊接的金屬或合金，焊球220作為晶片封裝體100外接於印刷電路板或其他中介片(interposer)之連接橋樑，據此由印刷電路板或其 他中介片的輸入/輸出的電流訊號即可透過焊球220、第二重佈局線路層150、第一重佈局線路層130以及與電子元件112電性連接之導電墊114，對晶片封裝體100內的電子元件112進行訊號輸入/輸出控制。然而本發明並不以此為限。在本發明另一些實施方式中，晶片封裝體100亦可進一步包含焊接墊以及連接於焊接墊的焊線，其中焊接墊與第二重佈局線路層150電性連接，而焊線作為晶片封裝體100外接於印刷電路板或其他中介片之連接橋樑，據此由印刷電路板或其他中介片的輸入/輸出的電流訊號即可透過焊接墊以及連接於焊接墊的焊線、第二重佈局線路層150、第一重佈局線路層130以及與電子元件112電性連接之導電墊114，對晶片封裝體100內的電子元件112進行訊號輸入/輸出控制。
如第1圖所示，在本發明的一些實施方式中，晶片封裝體100進一步包含第一鈍化層180填滿第一凹部120且覆蓋上表面116以及第一重佈局線路層130。第一鈍化層180例如可以是氮化矽(silicon nitride)或氮氧化矽(silicon ox/nitride)，但不以此為限。第一鈍化層180可提供隔絕空氣或是應力緩衝等功能，以保護半導體晶片110內電子元件112、導電墊114以及內連線結構113等元件。第一鈍化層180的形成方式例如可以是以化學氣相沉積法(chemical vapor deposition)順應地(conformally)沿著半導體晶片110之上表面116以及第一凹部120沉積形成絕緣薄膜，再搭配化學機械平坦化(chemical-mechanical polishing,CMP)將絕緣薄膜平坦化，形成如第1圖所示之第一鈍化層180。在本發明的一些實施方式中，第一鈍化層180之表面182係實質上平坦。因此，半導體晶片封裝體100之一面可以是平坦 平面，如此便更能增加半導體晶片封裝體100之應用功能性，或是其與其他晶片封裝體之堆疊上的簡便性。特別是當電子元件112是感光元件時，平坦平面更可作為一接收光訊號之表面。此外，第一鈍化層180尚可以是針對不同濾光波段所製作的薄膜，用以搭配感光元件。第一鈍化層180更可以較高硬度的薄膜製作使其具有耐磨性，以進一步保護半導體晶片110內電子元件112、導電墊114以及內連線結構113。如第1圖所示，在本發明的一些實施方式中，晶片封裝體100進一步包含第二鈍化層190配置於第二凹部140內且覆蓋下表面118，且第二鈍化層190係夾設於半導體晶片110與第二重佈局線路層110之間。第二鈍化層190例如可以是氮化矽或氮氧化矽，但不以此為限。第二鈍化層190可提供隔絕空氣或是應力緩衝等功能，以保護半導體晶片110內電子元件112、導電墊114以及內連線結構113等元件。
第2圖係根據本發明另一實施方式晶片封裝體200的局部剖面示意圖。請參照第2圖，晶片封裝體200包含半導體晶片110、第一凹部120、第一重佈局線路層130、第二凹部140、第二重佈局線路層150以及封裝層160。有關半導體晶片110、第一凹部120、第一重佈局線路層130、第二凹部140、第二重佈局線路層150以及封裝層160等相關細節與前述實施方式之晶片封裝體100相似，在此即不重複贅述。如第2圖所示，晶片封裝體200與第1圖中晶片封裝體100不同之處在於：晶片封裝體200進一步包含第二絕緣層210配置於第二凹部140內，第二絕緣層210具有開口212，第二重佈局線路層150透過開口212與第一重佈局線路層130電性連接。開口212的位置係對應於第二凹部140 與第一凹部120之間的連通部145。第二絕緣層210所使用的材料可以是氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料，將上述材料以化學氣相沉積法順應地沿著半導體晶片110之下表面118以及第二凹部140，再以微影蝕刻的方式製作開口212形成如第2圖所示之第二絕緣層210。第二絕緣層210可有效降低第二凹部140內表面於蝕刻製程中造成的表面粗糙度，使得後續第二重佈局線路層150形成於第二凹部140內時，發生斷線的風險進一步降低。另如第2圖所示，在本發明的一些實施方式中，封裝層160填滿第二凹部140且覆蓋下表面118以及第二重佈局線路層150。據此，封裝層160所提供之隔絕空氣或應力緩衝等功能，不僅保護半導體晶片110內電子元件112、導電墊114以及內連線結構113等元件，尚可保護第二重佈局線路層150。在此值得注意的是，本發明之晶片封裝體200亦係藉由自上表面116朝下表面118延伸之第一重佈局線路層130以及自下表面118朝上表面116延伸之第二重佈局線路層150兩者之電性連接，使位於半導體晶片110之上表面116的導電墊114電性連接路徑延伸至半導體晶片110之下表面118。因此可在半導體晶片厚度更高的情況下製作，而無須將半導體晶片薄化或是使用承載基板，據此，可進一步降低晶片封裝體的生產成本。厚度更高的半導體晶片具有良好的機械強度，可有效提升晶片封裝體的製造良率，降低製程難度。
第3圖係根據本發明另一實施方式晶片封裝體300的局部剖面示意圖。請參照第3圖，晶片封裝體300包含半導體晶片110、第一凹部120、第一重佈局線路層130、第二凹部140、第二重佈局線路層150以及封裝層160。有關 半導體晶片110、第一凹部120、第一重佈局線路層130、第二凹部140、第二重佈局線路層150以及封裝層160等相關細節與前述實施方式之晶片封裝體100相似，在此即不重複贅述。如第3圖所示，晶片封裝體300與第1圖中晶片封裝體100不同之處在於：晶片封裝體300中第一絕緣層170具有開口172，第二重佈局線路層150透過開口172與第一重佈局線路層130電性連接。開口172的位置係對應於第二凹部140與第一凹部120之間的連通部145。明確言之，晶片封裝體300之第二凹部140、連通部145與開口172可以一步或多步乾蝕刻方式形成。如第3圖所示，在本發明的一些實施方式中，封裝層160填滿第二凹部140。第4圖係根據本發明另一實施方式晶片封裝體400的局部剖面示意圖。請參照第4圖，晶片封裝體400包含半導體晶片110、第一凹部120、第一重佈局線路層130、第二凹部140、第二重佈局線路層150以及封裝層160。有關半導體晶片110、第一凹部120、第一重佈局線路層130、第二凹部140、第二重佈局線路層150以及封裝層160等相關細節與前述實施方式之晶片封裝體300相似，在此即不重複贅述。如第4圖所示，晶片封裝體400與第3圖中晶片封裝體300不同之處在於：晶片封裝體400之第二凹部140、連通部145與開口172可以一步或多步雷射鑽孔方式形成。如第4圖所示，在本發明的一些實施方式中，封裝層160填滿第二凹部140。在此值得注意的是，本發明之晶片封裝體300以及晶片封裝體400亦係藉由自上表面116朝下表面118延伸之第一重佈局線路層130以及自下表面118朝上表面116延伸之第二重佈局線路層150兩者之電性連接，使位於半導體晶片110之 上表面116的導電墊114電性連接路徑延伸至半導體晶片110之下表面118。因此可在半導體晶片厚度更高的情況下製作，而無須將半導體晶片薄化或是使用承載基板，據此，可進一步降低晶片封裝體的生產成本。厚度更高的半導體晶片具有良好的機械強度，可有效提升晶片封裝體的製造良率，降低製程難度。
第5圖到第9圖係根據本發明一實施方式於製造過程中不同階段之局部剖面示意圖。請先參照第5圖，提供半導體晶片110，半導體晶片110具有電子元件112以及導電墊114，導電墊114與電子元件112電性連接且配置於半導體晶片110之上表面116。半導體晶片110例如可進一步包含內連線結構113以及層間介電層115，內連線結構113與層間介電層115亦配置於半導體晶片110之上表面116，導電墊114例如可以透過層間介電層115中的內連線結構113電性連接於電子元件112。導電墊114作為晶片封裝體100中電子元件112信號控制的輸入/輸出端。關於電子元件112、導電墊114、內連線結構113以及層間介電層115的材料以及連接關係已如前述，在此即不重複。接著，形成第一凹部120自上表面116朝半導體晶片110之下表面118延伸。形成第一凹部120的方式例如可以是由半導體晶片110之上表面116，對應半導體晶片110的邊界處(即預定切割道SL)，朝半導體晶片110之下表面118以微影蝕刻的方式所形成。
接著請參照第6圖，形成第一重佈局線路層130自上表面116朝下表面118延伸，其中第一重佈局線路層130與導電墊114電性連接且部分第一重佈局線路層130配置於 第一凹部120內。形成第一重佈局線路層130的方式例如可以是以鋁、銅或其它合適之導電材料先沉積導電薄膜，再將導電薄膜以微影蝕刻的方式形成具有預定重佈局線路圖案的第一重佈局線路層130。如第6圖所示，在本發明的一些實施方式中，在形成第一重佈局線路層130的步驟之前，進一步包含形成第一絕緣層170配置於第一凹部120內。第一絕緣層170所使用的材料可以是氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料，將上述材料以化學氣相沉積法順應地沿著半導體晶片110之上表面116以及第一凹部120形成絕緣薄膜，再以微影蝕刻的方式，保留位於第一凹部120內之部分絕緣薄膜，而形成第一絕緣層170。第一絕緣層170可有效降低第一凹部120內表面於蝕刻製程中造成的表面粗糙度，使得後續第一重佈局線路層130形成於第一凹部120內時，發生斷線的風險進一步降低。
接著請參照第7圖，在本發明的一些實施方式中，在形成第二凹部140的步驟之前，進一步包含形成第一鈍化層180填滿第一凹部120且覆蓋上表面116以及第一重佈局線路層130。接著，平坦化第一鈍化層180，使第一鈍化層180之表面182係實質上平坦。第一鈍化層180的形成方式例如可以是以化學氣相沉積法順應地沿著半導體晶片110之上表面116以及第一凹部120沉積形成絕緣薄膜，再搭配化學機械平坦化將絕緣薄膜平坦化。因此，半導體晶片封裝體100之一面可以是平坦平面，如此便更能增加半導體晶片封裝體100之應用功能性，或是其與其他晶片封裝體之堆疊上的簡便性。特別是當電子元件112是感光元件時，平坦平面更可作為一接收光訊號之表面。接著請參照第8圖，形成 第二凹部140自下表面118朝上表面116延伸且與第一凹部120連通。如第8圖所示，在本發明的一些實施方式中，在形成第二凹部140的步驟與後續形成第二重佈局線路層的步驟之間，進一步包含形成第二鈍化層190配置於第二凹部140內且覆蓋下表面118。接著請參照第9圖，形成第二重佈局線路層150自下表面118朝上表面116延伸，部分第二重佈局線路層150配置於第二凹部140內且第二重佈局線路層150與第一重佈局線路層130電性連接。第二重佈局線路層150的形成方式例如可以是以鋁、銅或其它合適之導電材料積導電薄膜，再將導電薄膜以微影蝕刻的方式形成具有預定重佈局線路圖案的第二重佈局線路層150。最後請參照第1圖，形成封裝層160配置於118下表面。封裝層160形成的方式例如可以是將綠漆或其它合適之封裝材料，以塗佈方式順應地沿著半導體晶片110的下表面118以及第二重佈局線路層150形成。此外，在本發明的一些實施方式中，進一步包含形成焊球220於下表面118下，焊球220透過封裝層160之開口162與第二重佈局線路層150電性連接。焊球220的材料例如可以是錫或其他適合於焊接的金屬或合金，焊球220作為晶片封裝體100外接於印刷電路板或其他中介片之連接橋樑，據此由印刷電路板或其他中介片的輸入/輸出的電流訊號即可透過焊球220、第二重佈局線路層150、第一重佈局線路層130以及與電子元件112電性連接之導電墊114，對晶片封裝體100內的電子元件112進行訊號輸入/輸出控制。
第10圖到第11圖係根據本發明另一些實施方式於製造過程中不同階段之局部剖面示意圖。第二絕緣層210具 有開口212，第二重佈局線路層150透過開口212與第一重佈局線路層130電性連接。開口212的位置係對應於第二凹部140與第一凹部120之間的連通部145。第二絕緣層210的製作方式例如可以是以化學氣相沉積法順應地沿著半導體晶片110之下表面118以及第二凹部140，沉積氧化矽、氮化矽、氮氧化矽或其它合適之絕緣材料形成絕緣薄膜，再以微影蝕刻的方式形成開口212，即形成如第10圖所示之第二絕緣層210。第二絕緣層210可有效降低第二凹部140內表面於蝕刻製程中造成的表面粗糙度，使得後續第二重佈局線路層150形成於第二凹部140內時，發生斷線的風險進一步降低。接著請參照第11圖，形成第二重佈局線路層150自下表面118朝上表面116延伸，部分第二重佈局線路層150配置於第二凹部140內且第二重佈局線路層150與第一重佈局線路層130電性連接。最後請參照第2圖，形成封裝層160配置於118下表面。封裝層160形成的方式例如可以是將綠漆或其它合適之封裝材料，以塗佈方式順應地沿著半導體晶片110的下表面118以及第二重佈局線路層150形成。
第12圖係根據本發明另一實施方式於製造過程中一階段之局部剖面示意圖。請參照第12圖，在形成第二凹部140的步驟之前，進一步包含形成第二鈍化層190覆蓋下表面118。接著，以直通矽晶穿孔(Through-Silicon Via)方式形成第二凹部140。如第12圖所示，直通矽晶穿孔之蝕刻終點即可設定在蝕刻至第一重佈局線路層130暴露出來為止，據此，第二凹部140與第一凹部120之間即形成連通部145。再如第3圖所示，後續形成之第二重佈局線路層150 即可透過連通部145與第一重佈局線路層130電性連接。而封裝層160以及焊球220等製作方式如同前述，在此不重複贅述。
第13圖係根據本發明又一實施方式於製造過程中一階段之局部剖面示意圖。請參照第13圖，在形成第二凹部140的步驟之前，進一步包含形成第二鈍化層190覆蓋下表面118。接著，以雷射鑽孔(Laser Drill)方式形成第二凹部140。如第13圖所示，雷射鑽孔可能將第一重佈局線路層130打穿並暴露出來，據此，第二凹部140與第一凹部120之間亦形成連通部145。再如第4圖所示，後續形成之第二重佈局線路層150即可透過連通部145與第一重佈局線路層130電性連接。而封裝層160以及焊球220等製作方式如同前述，在此不重複贅述。如第1~4圖所示，在以上本發明各實施方式之製造方法完成後，可沿切割道SL分割各晶片封裝體，其中切割道SL位於各半導體晶片110之間，分割的方式例如可以是以切割刀沿切割道SL劃過，以分開相鄰兩晶片封裝體。
最後要強調的是，本發明所提供之晶片封裝體及其製造方法，具有雙面之重佈局線路層，將半導體晶片上表面的導電墊電性連接至下表面的之焊球或焊線。因此，半導體晶片中導電墊之電性連接路徑係以上下兩面重佈局線路層對接完成。據此，可在半導體晶片厚度更高的情況下製作，而無須將半導體晶片薄化或是使用承載基板，具有可顯著地降低製作成本的特殊功效。如此一來，由於厚度更高的半導體晶片具有良好的機械強度，半導體晶片之製程邊際亦可被提升，進而提高晶片封裝體的製造良率。此外半導體晶片之 上表面可以是平坦平面，更能增加其在應用的功能多樣性或是其與其他晶片封裝體之堆疊上的簡便性。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧晶片封裝體
110‧‧‧半導體晶片
112‧‧‧電子元件
113‧‧‧內連線結構
114‧‧‧導電墊
115‧‧‧層間介電層
145‧‧‧連通部
150‧‧‧第二重佈局線路層
160‧‧‧封裝層
162‧‧‧開口
170‧‧‧第一絕緣層
180‧‧‧第一鈍化層
116‧‧‧上表面
118‧‧‧下表面
120‧‧‧第一凹部
130‧‧‧第一重佈局線路層
140‧‧‧第二凹部
182‧‧‧表面
190‧‧‧第二鈍化層
220‧‧‧焊球
SL‧‧‧切割道

Claims (20)

  1. 一種晶片封裝體，包含：一半導體晶片具有至少一電子元件以及至少一導電墊，該導電墊與該電子元件電性連接且配置於該半導體晶片之一上表面；一第一凹部自該上表面朝半導體晶片之一下表面延伸；一第一重佈局線路層自該上表面朝該下表面延伸，其中該第一重佈局線路層與該導電墊電性連接且部分該第一重佈局線路層配置於該第一凹部內；一第二凹部自該下表面朝該上表面延伸且與該第一凹部透過一連通部連通；一第二重佈局線路層自該下表面朝該上表面延伸，部分該第二重佈局線路層配置於該第二凹部內且該第二重佈局線路層透過該連通部與該第一重佈局線路層電性連接；以及一封裝層配置於該下表面。
  2. 如請求項1所述之晶片封裝體，進一步包含一第一絕緣層配置於該第一凹部內，部分該第一重佈局線路層配置於該第一絕緣層上。
  3. 如請求項1所述之晶片封裝體，其中該第一絕緣層具有一開口，該第二重佈局線路層透過該開口與該第一重佈局線路層電性連接。
  4. 如請求項1所述之晶片封裝體，進一步包含一第一 鈍化層填滿該第一凹部且覆蓋該上表面以及該第一重佈局線路層。
  5. 如請求項4所述之晶片封裝體，其中該第一鈍化層之一表面係實質上平坦。
  6. 如請求項1所述之晶片封裝體，進一步包含一第二鈍化層配置於該第二凹部內且覆蓋該下表面，且該第二鈍化層係夾設於該半導體晶片與該第二重佈局線路層之間。
  7. 如請求項1所述之晶片封裝體，其中該封裝層填滿該第二凹部。
  8. 如請求項1所述之晶片封裝體，進一步包含一第二鈍化層填滿該第二凹部且覆蓋該下表面以及該第二重佈局線路層。
  9. 如請求項8所述之晶片封裝體，其中該封裝層配置於該第二鈍化層下。
  10. 如請求項1所述之晶片封裝體，進一步包含一第二絕緣層配置於該第二凹部內，該第二絕緣層具有一開口，該第二重佈局線路層透過該開口與該第一重佈局線路層電性連接。
  11. 如請求項1所述之晶片封裝體，進一步包含一焊球配置於該封裝層下，該焊球透過該封裝層之一開口與該第二重佈局線路層電性連接。
  12. 如請求項1所述之晶片封裝體，其中該上表面至該下表面之距離實質上係300~600μm。
  13. 一種晶片封裝體的製造方法，包含：提供一半導體晶片具有至少一電子元件以及至少一導電墊，該導電墊與該電子元件電性連接且配置於該半導體晶片之一上表面；形成一第一凹部自該上表面朝該半導體晶片之一下表面延伸；形成一第一重佈局線路層自該上表面朝該下表面延伸，其中該第一重佈局線路層與該導電墊電性連接且部分該第一重佈局線路層配置於該第一凹部內；形成一第二凹部自該下表面朝該上表面延伸且與該第一凹部連通；形成一第二重佈局線路層自該下表面朝該上表面延伸，部分該第二重佈局線路層配置於該第二凹部內且該第二重佈局線路層與該第一重佈局線路層電性連接；以及形成一封裝層配置於該下表面。
  14. 如請求項13所述之晶片封裝體的製造方法，在形成該第一重佈局線路層的步驟之前，進一步包含形成一第一 絕緣層配置於該第一凹部內。
  15. 如請求項13所述之晶片封裝體的製造方法，在形成該第二凹部的步驟之前，進一步包含：形成一第一鈍化層填滿該第一凹部且覆蓋該上表面以及該第一重佈局線路層；以及。平坦化該第一鈍化層，使第一鈍化層之一表面係實質上平坦。
  16. 如請求項13所述之晶片封裝體的製造方法，在形成該第二凹部的步驟與形成該第二重佈局線路層的步驟之間，進一步包含形成一第二鈍化層配置於該第二凹部內且覆蓋該下表面。
  17. 如請求項16所述之晶片封裝體的製造方法，在形成該第二凹部的步驟與形成該第二鈍化層的步驟之間，進一步包含形成一第二絕緣層配置於該第二凹部內。
  18. 如請求項13所述之晶片封裝體的製造方法，在形成該第二凹部的步驟之前，進一步包含形成一第二鈍化層覆蓋該下表面。
  19. 如請求項13所述之晶片封裝體的製造方法，其中形成該第二凹部的步驟係直通矽晶穿孔(Through-Silicon Via)。
  20. 如請求項13所述之晶片封裝體的製造方法，其中形成該第二凹部的步驟係雷射鑽孔。
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