TWI491002B - 半導體元件及其製造方法及半導體封裝結構 - Google Patents

半導體元件及其製造方法及半導體封裝結構 Download PDF

Info

Publication number
TWI491002B
TWI491002B TW101107397A TW101107397A TWI491002B TW I491002 B TWI491002 B TW I491002B TW 101107397 A TW101107397 A TW 101107397A TW 101107397 A TW101107397 A TW 101107397A TW I491002 B TWI491002 B TW I491002B
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor
metal
semiconductor substrate
redistribution
Prior art date
Application number
TW101107397A
Other languages
English (en)
Other versions
TW201338116A (zh
Inventor
Bin Hong Cheng
Chih Pin Hung
Original Assignee
Advanced Semiconductor Eng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Eng filed Critical Advanced Semiconductor Eng
Priority to TW101107397A priority Critical patent/TWI491002B/zh
Publication of TW201338116A publication Critical patent/TW201338116A/zh
Application granted granted Critical
Publication of TWI491002B publication Critical patent/TWI491002B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

半導體元件及其製造方法及半導體封裝結構
本發明係關於一種半導體元件及其製造方法，以及一種具有該半導體元件之半導體封裝結構，詳言之，係關於一種具有二層聚合物層之半導體元件及其製造方法，以及一種具有該半導體元件之半導體封裝結構。
習知半導體元件包含一矽基材、一佈線層、複數個銅柱(Copper Pillar)及一聚合物層。該矽基材具有一主動面及一背面。該佈線層係位於該矽基材之主動面，且具有複數個銲墊。該等銅柱係位於銲墊上。由於該等銅柱具有高的高寬比(High Aspect Ratio)，因此會有容易斷裂及倒塌的風險。此外，該聚合物層係位於該矽基材之背面，由於該聚合物層與該矽基材之熱膨脹係數(CTE)並不匹配，因此容易形成翹曲。
本發明提供一半導體元件，其包括一半導體基板、一佈線層、至少一導通柱(Conductive Via)、一鈍化層(Passivation Layer)、至少一金屬柱(Metal Pillar)、一第一聚合物層(Polymer Layer)及一第二聚合物層。該半導體基板具有一第一表面及一第二表面。該佈線層係位於該半導體基板之第一表面。該導通柱貫穿該半導體基板，且電性連接至該佈線層。該鈍化層覆蓋該佈線層且顯露部分該佈線層。該金屬柱鄰接該半導體基板之第一表面，且電性連接至該顯露之部分該佈線層。該第一聚合物層覆蓋該鈍化層，且該至少一金屬柱凸出於該第一聚合物層之外。該第二聚合物層鄰接該半導體基板之第二表面。
在本發明中，該第一聚合物層係包覆該等該金屬柱之下半部，因此可以支撐該等該金屬柱，降低該等該金屬柱斷裂及倒塌的風險。此外，該第一聚合物層及該第二聚合物層分別位於該半導體基板之二側，其熱膨脹時會互相抵銷，因此可避免該半導體基板發生翹曲。
本發明另提供一種半導體元件之製造方法，其包括以下步驟：(a)提供一晶圓，該晶圓包括一半導體基板、一佈線層、至少一導通柱(Conductive Via)及一鈍化層(Passivation Layer)，該半導體基板具有一第一表面及一第二表面，該佈線層位於該半導體基板之第一表面，該至少一導通柱係位於該半導體基板內，且電性連接至該佈線層，該鈍化層覆蓋該佈線層且顯露部分該佈線層；(b)形成至少一金屬柱，其中該至少一金屬柱鄰接該半導體基板之第一表面，且電性連接至該顯露之部分該佈線層；(c)形成一第一聚合物層(Polymer Layer)以覆蓋該鈍化層，其中該至少一金屬柱凸出於該第一聚合物層之外；及(d)形成一第二聚合物層於該半導體基板之第二表面。
本發明另提供一種半導體封裝結構，其包括一下基板、一半導體元件、一上半導體元件及一封膠材料。該半導體元件係與上述之該半導體元件相同，且位於該下基板上。該半導體元件之金屬柱係電性連接至該下基板。該上半導體元件係位於該半導體元件上，且電性連接至該至少一導通柱。該封膠材料包覆該下基板、該半導體元件及該上半導體元件。
參考圖1，顯示本發明半導體元件之一實施例之示意圖。該半導體元件1包括一半導體基板11、一佈線層12、至少一導通柱(Conductive Via)13、至少一阻絕層(Liner)131、一鈍化層(Passivation Layer)14、至少一金屬柱(Metal Pillar)15、一第一聚合物層(Polymer Layer)16、一第二聚合物層17及一保護蓋(Protection Cap)2。
該半導體基板11具有一第一表面111及一第二表面112。在本實施例中，該半導體基板11係為一矽基材。該佈線層12位於該半導體基板11之第一表面111。該佈線層12包括至少一介電層(未繪示)、至少一導線(未繪示)及至少一銲墊121。該導線係位於該介電層內。該導線係可為銅、銅合金或其他導電金屬所製成，且係可使用廣為人知的鑲嵌製程(Damascene Process)製成。此外，該佈線層12係可包括俗稱的層間介電層(Inter-layer Dielectric,ILD)及金屬間介電層(Inter-metal Dielectric,IMD)。
該導通柱13係貫穿該半導體基板11，且電性連接至該佈線層12。在本實施例中，該導通柱13係接觸該佈線層12。該阻絕層131係圍繞該導通柱13。較佳地，該阻絕層131包括一層或多層之氮化矽、氧化物、高分子或相似物，且該導通柱13包括銅、鎢、鋁、銀及其組合物或相似物。其他材料，包括導電擴散阻隔層，例如氮化鉭、鉭、氮化鈦、鈦、鎢化鈷或相似物，亦可被使用。
該鈍化層14覆蓋並直接接觸該佈線層12且顯露部分該佈線層12(即該銲墊121)。在本實施例中，該鈍化層14之材質係為氮化物或氧化物。該金屬柱15係鄰接該半導體基板11之第一表面111，且電性連接至該顯露之部分該佈線層12。在本實施例中，該金屬柱15係位於該銲墊121上。較佳地，該半導體元件1更包括一第一晶種層151、一阻隔層(Barrier Layer)152及一銲料153。該第一晶種層151係位於該銲墊121上，且該金屬柱15係位於該第一晶種層151上。該阻隔層152係位於該金屬柱15上，且該銲料153係位於該阻隔層152上。在本實施例中，該第一晶種層151之材質係為鈦銅(TiCu)或鈦鎢(TiW)，該金屬柱15之材質係為銅，該阻隔層152之材質係為鎳。
該第一聚合物層16覆蓋且直接接觸該鈍化層14，且該金屬柱15凸出於該第一聚合物層16之外。該第二聚合物層17鄰接該半導體基板11之第二表面112，且該導通柱13及該阻絕層131係凸出於該第二聚合物層17之外。在本實施例中，該導通柱13之頂面係與該阻絕層131之頂面共平面。該第一聚合物層16及該第二聚合物層17之材質係為非感光性高分子聚合物，例如：苯環丁烯(Benzocyclobutene,BCB)、聚醯亞胺(polyimide，PI)或環氧樹脂(epoxy)。
該保護蓋2係覆蓋該導通柱13之一頂面及該阻絕層131之凸出部分。如果僅有該導通柱13凸出於該第二聚合物層17之外，則該保護蓋2係直接覆蓋該導通柱13之凸出部分。在本實施例中，該保護蓋2具有一第二晶種層21及一第一球下金屬層(Under Ball Metal,UBM)22。該第二晶種層21覆蓋該凸出的導通柱13及阻絕層131以及部分該第二聚合物層17。該第一球下金屬層22係位於該第二晶種層21上。該第二晶種層21之材質係為鈦銅(TiCu)。
該第一球下金屬層22之頂部係寬於該第一球下金屬層22之底部。在本實施例中，該第一球下金屬層22包括一第一層23、一第二層24、一第三層25及一第四層26。該第一層23係位於該第二晶種層21上，該第二層24係位於該第一層23上，該第三層25係位於該第二層24上，且該第四層26係位於該第三層25上。該第一層23係為銅，該第二層24係為鎳，該第三層25係為鈀，且該第四層26係為金。然而，在其他實施例中，該等第一球下金屬層22包括一第一層、一第二層及一第三層。該第一層係為銅，該第二層係為鎳，且該第三層係為錫/銀合金。
參考圖2至圖15，顯示本發明半導體元件之製造方法之一實施例之示意圖。參考圖2，提供一半導體晶圓10。該晶圓10包括一半導體基板11、一佈線層12、至少一導通柱(Conductive Via)13、至少一阻絕層(Liner)131及一鈍化層(Passivation Layer)14。
該半導體基板11具有一第一表面111及一第二表面112。該佈線層12位於該半導體基板11之第一表面111。該佈線層12包括至少一介電層(未繪示)、至少一導線(未繪示)及至少一銲墊121。該導線係位於該介電層內。該導線係可為銅、銅合金或其他導電金屬所製成，且係可使用廣為人知的鑲嵌製程(Damascene Process)製成。此外，該佈線層12係可包括俗稱的層間介電層(Inter-layer Dielectric,ILD)及金屬間介電層(Inter-metal Dielectric,IMD)。
該導通柱13係位於該半導體基板11內，且電性連接至該佈線層12。在本實施例中，該導通柱13係接觸該佈線層12。該阻絕層131係圍繞該導通柱13。該導通柱13及該阻絕層131係可以任何適當的方法形成。例如，在形成該佈線層12之前或之後，藉由，例如，一次或多次的蝕刻製程、銑削(Milling)、雷射技術或其他相似方法形成開口，使其延伸至該半導體基板11內。較佳地，該阻絕層131包括一層或多層之氮化矽、氧化物、高分子或相似物，且該導通柱13包括銅、鎢、鋁、銀及其組合物或相似物。其他材料，包括導電擴散阻隔層，例如氮化鉭、鉭、氮化鈦、鈦、鎢化鈷或相似物，亦可被使用。
該鈍化層14覆蓋該佈線層12且顯露部分該佈線層12(即該銲墊121)。在本實施例中，該鈍化層14之材質係為氮化物或氧化物。
參考圖3，形成一第一晶種層151以覆蓋該鈍化層14及顯露之部分該佈線層12(即該銲墊121)。在本實施例中，該第一晶種層151之材質係為鈦銅(TiCu)或鈦鎢(TiW)並以濺鍍(sputtering)之方式覆蓋於該鈍化層14及該顯露之部分該佈線層12(即該銲墊121)上。
參考圖4，形成一光阻層3於該第一晶種層151上，其中該光阻層3具有至少一光阻開口31，以顯露部分該第一晶種層151。該光阻開口31之位置係對應該顯露之部分該佈線層12(即該銲墊121)。
參考圖5，形成一金屬柱15於該光阻開口31內，使得該金屬柱15鄰接該半導體基板11之第一表面111，且電性連接至該顯露之部分該佈線層12(即該銲墊121)。在本實施例中，該金屬柱15係直接位於該顯露之部分該佈線層12(即該銲墊121)上。接著，形成一阻隔層152於該金屬柱15上。接著，形成一銲料153於該阻隔層152上。在本實施例中，該金屬柱15之材質係為銅，該阻隔層152之材質係為鎳，皆以電鍍之方式形成於該光阻開口31內。
參考圖6，移除該光阻層3。接著，利用蝕刻方式移除未被該至金屬柱15蓋住之部分第一晶種層151。接著，形成一第一聚合物層(Polymer Layer)16以覆蓋該鈍化層14，其中該金屬柱15係凸出於該第一聚合物層16之外。在本實施例中，該第一聚合物層16材質係為苯環丁烯(Benzocyclobutene,BCB)、聚醯亞胺(polyimide，PI)或環氧樹脂(epoxy)。接著，加熱該銲料153使其形成半球狀。
參考圖7，提供一第一載體32。該半導體基板11之第一表面111係利用一第一黏接層33附著於該第一載體32。
參考圖8，從該半導體基板11之第二表面112薄化該半導體基板11，以顯露出該導通柱13之頂端。該薄化製程包括一研磨或化學機械研磨(Chemical Mechanical Polishing,CMP)之步驟及/或一接續的蝕刻步驟。應注意的是，在該薄化製程中，僅移除該阻絕層131之頂部，因此該導通柱13之一頂面係被顯露，且大致與該阻絕層131之剩餘部分之一頂面共平面。
參考圖9，一第二聚合物層17，例如，苯環丁烯(Benzocyclobutene,BCB)、聚醯亞胺(polyimide，PI)或環氧樹脂(epoxy)，係形成於該第二表面112上，且覆蓋該導通柱13及該阻絕層131之顯露部分。在本實施例中，該第二聚合物層17與該第一聚合物層16較佳為同一種高分子材料。在其他實施例中，該第二聚合物層17與該第一聚合物層16可不同高分子材料之搭配。
參考圖10，移除(例如，藉由顯影或蝕刻)部分該第二聚合物層17，因此該導通柱13及該阻絕層131之末端部分凸出於該第二聚合物層17之外。應注意的是，該阻絕層131之末端部分並未被移除，且該導通柱13之頂面係大致與該阻絕層131之頂面共平面。
參考圖11，形成複數個保護蓋2於該導通柱13之頂面及該阻絕層131之凸出部分上。在本實施例中，形成該保護蓋2之方法如下所述。
參考圖12，顯示圖10之局部放大圖。參考圖13，濺鍍一第二晶種層21於該第二聚合物層17、該導通柱13及該阻絕層131上。
參考圖14，形成一光阻層34於該第二晶種層21上，且形成複數個開口341於該光阻層34。該等開口341之位置對應該等導通柱13，且每一該等開口341之頂部係寬於每一該等開口341之底部。
參考圖15，形成複數個第一球下金屬層(Under Ball Metal,UBM)22於該等開口341內。在本實施例中，該第一球下金屬層22包括一第一層23、一第二層24、一第三層25及一第四層26。該第一層23係為銅，該第二層24係為鎳，該第三層25係為鈀，且該第四層26係為金。然而，在其他實施例中，該第一球下金屬層22包括一第一層、一第二層及一第三層。該第一層係為銅，該第二層係為鎳，且該第三層係為錫/銀合金。接著，移除該光阻層34，並移除位於該等第一球下金屬層22以外之部分該第二晶種層21，以形成該等保護蓋2。
接著，移除該第一載體32，並切割該半導體晶圓10，以形成複數個如圖1所示之半導體元件1。
在該半導體元件1中，該第一聚合物層16係包覆該等該金屬柱15之下半部，因此可以支撐該等該金屬柱15，降低該等該金屬柱15斷裂及倒塌的風險。此外，該第一聚合物層16及該第二聚合物層17分別位於該半導體基板11之二側，其因溫度影響所產生之形變會互相抵銷，因此可避免該半導體基板11發生翹曲。
參考圖16，顯示本發明半導體封裝結構之一實施例之示意圖。該半導體封裝結構4包括一下基板41、一半導體元件1、一上半導體元件42及一封膠材料43。該下基板41係為，例如，一有機基板。該半導體元件1係與圖1之半導體元件1相同，且位於該下基板41上。該半導體元件1係利用該金屬柱15及該銲料153電性連接至該下基板41。
該上半導體元件42係位於該半導體元件1上，且利用該保護蓋2電性連接至該導通柱13。該封膠材料43包覆該下基板41、該半導體元件1及該上半導體元件42。
較佳地，該半導體封裝結構4更包括一第一底膠44、一第二底膠45及複數個銲球46。該第一底膠44係位於該半導體元件1及該下基板41之間，以保護該等金屬柱15及該等銲料153。該第二底膠45係位於該上半導體元件42及該半導體元件1之間。該等銲球46係位於該下基板41之底面。
參考圖17至圖19，顯示本發明半導體封裝結構之製造方法之一實施例之示意圖。參考圖17，於切割步驟後，該半導體元件1被設置於一膠帶36上，其中該半導體基板11之第二表面112係面對該膠帶36。
參考圖18，提供一第二載體51及一下基板41。該下基板41係利用一第二黏接層52附著於該第二載體51。接著，將該半導體元件1係連結至該下基板41。一第一底膠44係形成於該半導體元件1及該下基板41之間，以保護該等金屬柱15及該等銲料153。接著，移除該膠帶36。
參考圖19，形成一第二底膠45於該第二聚化物層17上，且一上半導體元件42係堆疊於該半導體元件1上。同時，該保護蓋2接觸且電性連接該上半導體元件42。接著，形成一封膠材料43，以包覆該下基板41、該半導體元件1及該上半導體元件42。
接著，移除該第二載體51及該第二黏接層52，且形成複數個銲球46於該下基板41之底面，以製得如圖16所示之半導體封裝結構4。
參考圖20，顯示本發明半導體元件之另一實施例之示意圖。本實施例之半導體元件1a與圖1之半導體元件1大致相同，其中相同之元件賦予相同之編號，且其差異如下所述。該半導體元件1a更包括一第一重佈層(Redistribution Layer,RDL)18，其位於該鈍化層14上，且電性連接至該顯露之部分該佈線層12(即該銲墊121)。該金屬柱15係位於該第一重佈層18上，且該第一聚合物層16係覆蓋該鈍化層14及該第一重佈層18。
參考圖21至圖25，顯示本發明半導體元件之製造方法之另一實施例之示意圖。參考圖21，提供一半導體晶圓10。該晶圓10係與圖2之晶圓10相同。接著，形成一第一重佈層18於該鈍化層14上，其中該第一重佈層18係電性連接至該顯露之部分該佈線層12(即該銲墊121)。
參考圖22，形成一第一晶種層151以覆蓋該鈍化層14及該第一重佈層18。
參考圖23，形成一光阻層3於該第一晶種層151上，其中該光阻層3具有至少一光阻開口31，以顯露部分該第一晶種層151。該光阻開口31之位置係對應該第一重佈層18。
參考圖24，依序形成一金屬柱15、一阻隔層152及一銲料153於該光阻開口31內，使得該金屬柱15位於位於該第一重佈層18上。
參考圖25，移除該光阻層3。接著，加熱該銲料153使其形成半球狀。接著，利用蝕刻方式移除未被該至金屬柱15蓋住之部分第一晶種層151。接著，形成一第一聚合物層(Polymer Layer)16以覆蓋該鈍化層14及該第一重佈層18，其中該金屬柱15係凸出於該第一聚合物層16之外。
接著，該保護蓋2之製造方法如圖7至圖15所示，以製得如圖21所示之半導體元件1a。
可以理解的是，圖16之半導體封裝結構4中之半導體元件1可以被圖21所示之半導體元件1a所取代。
參考圖26，顯示本發明半導體元件之另一實施例之示意圖。本實施例之半導體元件1b與圖20之半導體元件1a大致相同，其中相同之元件賦予相同之編號，且其差異如下所述。該半導體元件1b包括一第二重佈層28、複數個阻隔層152、複數個銲料153及複數個第二球下金屬層(Under Ball Metal,UBM)29。該半導體元件1b的複數個(圖26繪示2個)該等導通柱13彼此之間係透過該第二晶種層21及該第二重佈層28電性連接。該等阻隔層152及該等銲料153係形成於該第二重佈層28上，且該等阻隔層152係位於第二重佈層28及該等銲料153之間。該第一聚合物層16具有複數個開口161以顯露部分該第一重佈層18。該等第二球下金屬層29係位於該等開口161中顯露之部分該第一重佈層18上，在本實施例中，該第二球下金屬層29包含一鎳(Ni)金屬層(未繪示)、一鈀(Pd)金屬層(未繪示)及一金(Au)金屬層(未繪示)。
參考圖27，顯示本發明半導體封裝結構之另一實施例之示意圖。本實施例之半導體封裝結構4a與圖16之半導體封裝結構4大致相同，其中相同之元件賦予相同之編號，且其差異如下所述。在半導體封裝結構4a中，該下基板41及該上半導體元件42之間係夾設圖26之該半導體元件1b。該半導體元件1b係利用該等銲料153電性連接至該下基板41。該上半導體元件42係位於該半導體元件1b上，且利用該第二球下金屬層29及該第一重佈層18電性連接至該導通柱13。
惟上述實施例僅為說明本發明之原理及其功效，而非用以限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
1．．．本發明半導體元件之一實施例
1a．．．本發明半導體元件之另一實施例
1b．．．本發明半導體元件之另一實施例
2．．．保護蓋
3．．．光阻層
4．．．本發明半導體封裝結構之一實施例
4a．．．本發明半導體封裝結構之另一實施例
10．．．半導體晶圓
11．．．半導體基板
12．．．佈線層
13．．．導通柱
14．．．鈍化層
15．．．金屬柱
16．．．第一聚合物層
17．．．第二聚合物層
18．．．第一重佈層
21．．．第二晶種層
22．．．第一球下金屬層
23．．．第一層
24．．．第二層
25．．．第三層
26．．．第四層
28．．．第二重佈層
29．．．第二球下金屬層
31．．．光阻開口
32．．．第一載體
33．．．第一黏接層
34．．．光阻層
36．．．膠帶
41．．．下基板
42．．．上半導體元件
43．．．封膠材料
44．．．第一底膠
45．．．第二底膠
46．．．銲球
51．．．第二載體
52．．．第二黏接層
111．．．半導體基板之第一表面
112．．．半導體基板之第二表面
121．．．銲墊
131．．．阻絕層
151．．．第一晶種層
152．．．阻隔層
153．．．銲料
161．．．開口
341．．．開口
圖1顯示本發明半導體元件之一實施例之示意圖；
圖2至圖15顯示本發明半導體元件之製造方法之一實施例之示意圖；
圖16顯示本發明半導體封裝結構之一實施例之示意圖；
圖17至圖19顯示本發明半導體封裝結構之製造方法之一實施例之示意圖；
圖20顯示本發明半導體元件之另一實施例之示意圖；
圖21至圖25顯示本發明半導體元件之製造方法之另一實施例之示意圖；
圖26顯示本發明半導體元件之另一實施例之示意圖；及
圖27顯示本發明半導體封裝結構元件之另一實施例之示意圖。
1．．．本發明半導體元件之一實施例
2．．．保護蓋
11．．．半導體基板
12．．．佈線層
13．．．導通柱
14．．．鈍化層
15．．．金屬柱
16．．．第一聚合物層
17．．．第二聚合物層
21．．．第二晶種層
22．．．第一球下金屬層
23．．．第一層
24．．．第二層
25．．．第三層
26．．．第四層
111．．．半導體基板之第一表面
112．．．半導體基板之第二表面
121．．．銲墊
131．．．阻絕層
151．．．第一晶種層
152．．．阻隔層
153．．．銲料

Claims (17)

  1. 一種半導體元件，包括：一半導體基板，具有一第一表面及一第二表面；一佈線層，位於該半導體基板之第一表面；至少一導通柱(Conductive Via)，貫穿該半導體基板，且電性連接至該佈線層；一鈍化層(Passivation Layer)，覆蓋並直接接觸該佈線層且顯露部分該佈線層；至少一金屬柱(Metal Pillar)，鄰接該半導體基板之第一表面，且電性連接至該顯露之部分該佈線層；一第一聚合物層(Polymer Layer)，覆蓋且直接接觸該鈍化層，且該至少一金屬柱凸出於該第一聚合物層之外；及一第二聚合物層，鄰接該半導體基板之第二表面。
  2. 如請求項1之半導體元件，其中該至少一導通柱係凸出於該第二聚合物層之外。
  3. 如請求項2之半導體元件，更包括至少一保護蓋(Protection Cap)，覆蓋該導通柱之凸出部分。
  4. 如請求項3之半導體元件，其中該保護蓋包括一第二晶種層及一第一球下金屬層(Under Ball Metal,UBM)，該第一球下金屬層包括一銅層、一鎳層、一鈀層及一金層，該銅層係位於該第二晶種層上，該鎳層係位於該銅層上，該鈀層係位於該鎳層上，該金層係位於該鈀層上。
  5. 如請求項1之半導體元件，其中該佈線層包括至少一銲墊，該鈍化層係顯露該至少一銲墊，該至少一金屬柱係位於該至少一銲墊上。
  6. 如請求項1之半導體元件，更包括一第一重佈層(Redistribution Layer,RDL)，位於該鈍化層上，且電性連接至該顯露之部分該佈線層，該至少一金屬柱係位於該第一重佈層上，且該第一聚合物層係覆蓋該鈍化層及該第一重佈層。
  7. 如請求項1之半導體元件，更包括至少一銲料，位於該至少一金屬柱上及至少一阻隔層，位於該至少一銲料及該至少一金屬柱之間。
  8. 如請求項1之半導體元件，更包括一第二重佈層、複數個阻隔層、複數個銲料及複數個第二球下金屬層(Under Ball Metal,UBM)，該至少一導通柱彼此之間係透過該第二重佈層電性連接，該等阻隔層及該等銲料係位於該第二重佈層上，且該等阻隔層係位於第二重佈層及該等銲料之間，該第一聚合物層具有複數個開口，該等第二球下金屬層係位於該等開口中。
  9. 一種半導體元件之製造方法，包括以下步驟：(a)提供一晶圓，該晶圓包括一半導體基板、一佈線層、至少一導通柱(Conductive Via)及一鈍化層(Passivation Layer)，該半導體基板具有一第一表面及一第二表面，該佈線層位於該半導體基板之第一表面，該至少一導通柱係位於該半導體基板內，且 電性連接至該佈線層，該鈍化層覆蓋並直接接觸該佈線層且顯露部分該佈線層；(b)形成至少一金屬柱，其中該至少一金屬柱鄰接該半導體基板之第一表面，且電性連接至該顯露之部分該佈線層；(c)形成一第一聚合物層(Polymer Layer)以覆蓋且直接接觸該鈍化層，其中該至少一金屬柱凸出於該第一聚合物層之外；及(d)形成一第二聚合物層於該半導體基板之第二表面。
  10. 如請求項9之製造方法，其中該步驟(b)包括：(b1)形成一第一晶種層於該鈍化層上；(b2)形成一光阻層於該第一晶種層上，其中該光阻層具有至少一光阻開口，以顯露部分該第一晶種層；(b3)形成該至少一金屬柱於該至少一光阻開口內；(b4)移除該光阻層；及(b5)移除未被該至少一金屬柱蓋住之部分第一晶種層。
  11. 如請求項10之製造方法，其中該步驟(b1)之前更包括一形成一第一重佈層(Redistribution Layer,RDL)於該鈍化層上之步驟，其中該第一重佈層係電性連接至該顯露之部分該佈線層；該步驟(b1)中，該第一晶種層係形成於該鈍化層及該第一重佈層上；該步驟(b2)中，該至少一光阻開口之位置係對應該第一重佈層；且該步驟(c)中，該第一聚合物層係覆蓋該鈍化層及該第一重佈層。
  12. 如請求項9之製造方法，其中該步驟(c)之後更包括一從 該半導體基板之第二表面薄化該半導體基板，以顯露出該至少一導通柱，且該步驟(d)中，該至少一導通柱係凸出於該第二聚合物層。
  13. 如請求項12之製造方法，其中該步驟(d)之後更包括一形成至少一保護蓋(Protection Cap)以覆蓋該導通柱之凸出部分之步驟。
  14. 一種半導體封裝結構，包括：一下基板；一半導體元件，位於該下基板上，且包括：一半導體基板，具有一第一表面及一第二表面；一佈線層，位於該半導體基板之第一表面；至少一導通柱(Conductive Via)，貫穿該半導體基板，且電性連接至該佈線層；一鈍化層(Passivation Layer)，覆蓋並直接接觸該佈線層且顯露部分該佈線層；至少一金屬柱(Metal Pillar)，鄰接該半導體基板之第一表面，且電性連接至該顯露之部分該佈線層及該下基板；一第一聚合物層(Polymer Layer)，覆蓋且直接接觸該鈍化層，且該至少一金屬柱凸出於該第一聚合物層之外；及一第二聚合物層，鄰接該半導體基板之第二表面，其中該至少一導通柱係凸出於該第二聚合物層之外；一上半導體元件，位於該半導體元件上，且電性連接 至該至少一導通柱；及一封膠材料，包覆該下基板、該半導體元件及該上半導體元件。
  15. 如請求項14之半導體封裝結構，其中該半導體元件更包括至少一保護蓋(Protection Cap)，覆蓋該導通柱之凸出部分。
  16. 如請求項14之半導體封裝結構，更包括一第一重佈層(Redistribution Layer,RDL)，位於該鈍化層上，且電性連接至該顯露之部分該佈線層，該至少一金屬柱係位於該第一重佈層上，且該第一聚合物層係覆蓋該鈍化層及該第一重佈層。
  17. 如請求項14之半導體封裝結構，其中該半導體元件更包括一第二重佈層、複數個阻隔層、複數個銲料及複數個第二球下金屬層，該至少一導通柱彼此之間係透過該第二重佈層電性連接，該等阻隔層及該等銲料係位於該第二重佈層上，且該等阻隔層係位於第二重佈層及該等銲料之間，該第一聚合物層具有複數個開口，該等第二球下金屬層係位於該等開口中，該半導體元件係利用該等銲料電性連接至該下基板，該上半導體元件係利用該等第二球下金屬層及該第一重佈層電性連接至該導通柱。
TW101107397A 2012-03-06 2012-03-06 半導體元件及其製造方法及半導體封裝結構 TWI491002B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW101107397A TWI491002B (zh) 2012-03-06 2012-03-06 半導體元件及其製造方法及半導體封裝結構

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101107397A TWI491002B (zh) 2012-03-06 2012-03-06 半導體元件及其製造方法及半導體封裝結構

Publications (2)

Publication Number Publication Date
TW201338116A TW201338116A (zh) 2013-09-16
TWI491002B true TWI491002B (zh) 2015-07-01

Family

ID=49628009

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101107397A TWI491002B (zh) 2012-03-06 2012-03-06 半導體元件及其製造方法及半導體封裝結構

Country Status (1)

Country Link
TW (1) TWI491002B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI560829B (en) 2014-03-07 2016-12-01 Xintec Inc Chip package and method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101582397A (zh) * 2008-05-16 2009-11-18 精材科技股份有限公司 半导体装置及其制造方法
CN102176431A (zh) * 2010-10-12 2011-09-07 日月光半导体制造股份有限公司 半导体组件及具有该半导体组件的半导体封装结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101582397A (zh) * 2008-05-16 2009-11-18 精材科技股份有限公司 半导体装置及其制造方法
CN102176431A (zh) * 2010-10-12 2011-09-07 日月光半导体制造股份有限公司 半导体组件及具有该半导体组件的半导体封装结构

Also Published As

Publication number Publication date
TW201338116A (zh) 2013-09-16

Similar Documents

Publication Publication Date Title
TWI429037B (zh) 半導體元件及具有該半導體元件之半導體封裝結構
US11417610B2 (en) Post-passivation interconnect structure
US10665565B2 (en) Package assembly
US9698028B2 (en) Semiconductor package and method of manufacturing the same
TWI550787B (zh) 晶粒中的環狀結構
TWI584435B (zh) 封裝及其製造方法
TWI597813B (zh) 晶片封裝體及其製造方法
TWI567900B (zh) 半導體裝置及封裝組件
US9275924B2 (en) Semiconductor package having a recess filled with a molding compound
TWI470756B (zh) 半導體結構及形成半導體裝置的方法
US10068844B2 (en) Integrated fan-out structure and method of forming
TWI435425B (zh) 半導體裝置及具有該半導體裝置之半導體封裝結構
TWI735992B (zh) 半導體裝置及其製造方法
TW202101715A (zh) 具有導電柱的半導體封裝及其製造方法
US10777431B2 (en) Post-passivation interconnect structure and method of forming the same
TWI491002B (zh) 半導體元件及其製造方法及半導體封裝結構
CN102543926B (zh) 半导体元件及其制造方法及半导体封装结构