TWI603407B - 晶片封裝體及其製造方法 - Google Patents
晶片封裝體及其製造方法 Download PDFInfo
- Publication number
- TWI603407B TWI603407B TW105112467A TW105112467A TWI603407B TW I603407 B TWI603407 B TW I603407B TW 105112467 A TW105112467 A TW 105112467A TW 105112467 A TW105112467 A TW 105112467A TW I603407 B TWI603407 B TW I603407B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- chip package
- hole
- laser
- conductive
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010410 layer Substances 0.000 claims description 194
- 230000000903 blocking effect Effects 0.000 claims description 30
- 230000004888 barrier function Effects 0.000 claims description 22
- 239000011241 protective layer Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 238000009713 electroplating Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000003822 epoxy resin Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 229920000647 polyepoxide Polymers 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 3
- 238000000465 moulding Methods 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 33
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 230000001680 brushing effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/145—Organic substrates, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electromagnetism (AREA)
- Laser Beam Processing (AREA)
Description
本發明是有關一種晶片封裝體及其製造方法。
指紋感測裝置(finger print sensor)或射頻感測裝置(RF sensor)需利用平坦的感測面來偵測訊號。若感測面不平整,會影響感測裝置偵測時的準確度。舉例來說,當指頭按壓於指紋感測裝置的感測面時,若感測面不平整,將難以偵測到完整的指紋。
此外,上述的感測裝置在製作時,會先於晶圓中形成矽穿孔(Through Silicon Via;TSV),使焊墊從矽穿孔裸露。接著,會以化學氣相沉積法(Chemical Vapor Deposition;CVD)在焊墊上與矽穿孔的壁面上形成絕緣層。之後,還需透過圖案化製程於焊墊上的絕緣層形成開口。一般而言圖案化製程包含曝光、顯影與蝕刻製程。在後續製程中,重佈線層便可形成在絕緣層上並電性連接絕緣層開口中的焊墊。
然而,化學氣相沉積與圖案化製程均需耗費大量的製程時間與機台的成本。
本發明之一態樣係提供一種晶片封裝體,包含一晶片。晶片具有一導電墊,以及相對之一第一表面與一第二表面,其中導電墊位於第一表面。一雷射阻擋層,位於第一表面上並覆蓋該導電墊,而一第一穿孔自第二表面朝第一表面延伸,並暴露雷射阻擋層。一絕緣層,位於第二表面下與第一穿孔中,且絕緣層具有相對於第二表面的一第三表面。一第二穿孔自第三表面朝第一表面延伸,並通過第一穿孔以暴露雷射阻擋層,而一導電層位於第三表面下並延伸至第二穿孔中接觸雷射阻擋層。
根據本發明部分實施方式,更包含一保護層位於第三表面與導電層下,保護層具有一開口暴露出導電層,以及一外部導電連結,位於開口中並接觸導電層。
根據本發明部分實施方式,第二穿孔的孔徑小於第一穿孔的孔徑。
根據本發明部分實施方式,導電層包含一晶種層以及一金屬層。
根據本發明部分實施方式,第二穿孔的一孔壁為一粗糙面。
根據本發明部分實施方式,雷射阻擋層之材質為銅。
根據本發明部分實施方式,雷射阻擋層之厚度為3微米至20微米。
根據本發明部分實施方式,絕緣層之材質為環氧樹脂。
根據本發明部分實施方式,導電層在絕緣層之第三表面下的厚度大於導電層在第二穿孔的一孔壁上的厚度。
根據本發明部分實施方式,導電層在第二穿孔的孔壁上的厚度大於導電層在雷射阻檔層下的厚度。
本發明之另一態樣係提供一種晶片封裝體的製造方法,包含下述步驟。提供一晶圓,晶圓包含一導電墊、以及相對之一第一表面與一第二表面,其中導電墊位於該第一表面下。接著形成一雷射阻擋層於第一表面上並覆蓋導電墊,之後再形成一支撐件於第一表面上並覆蓋雷射阻擋層。然後形成一第一穿孔自第二表面朝第一表面延伸,以暴露雷射阻擋層,並形成一絕緣層於第二表面下並填滿第一穿孔,其中絕緣層具有相對第二表面的一第三表面。再使用一雷射移除部分絕緣層以形成一第二穿孔,其中雷射通過第一穿孔並停止於雷射阻擋層,最後形成一導電層於第三表面與第二穿孔中的雷射阻擋層下。
根據本發明部分實施方式,更包含形成一保護層於絕緣層的第三表面與導電層下,更圖案化保護層以形成一開口暴露導電層。
根據本發明部分實施方式,更包含形成一外部導電連結於開口中並接觸導電層。
根據本發明部分實施方式,更包含移除支撐件,並沿著一切割道切割晶圓、絕緣層與保護層,以形成一晶片封裝體。
根據本發明部分實施方式,使用雷射移除絕緣層時,雷射對準第一穿孔。
根據本發明部分實施方式,形成導電層包含先形成一晶種層於第三表面下與第二穿孔中,接著形成一金屬層於晶種層下。
根據本發明部分實施方式,係以電鍍形成雷射阻擋層。
根據本發明部分實施方式,係以印刷、塗佈形成絕緣層。
根據本發明部分實施方式,形成支撐件於第一表面上後,更包含研磨晶圓之第二表面。
根據本發明部分實施方式,形成絕緣層於第二表面下並填滿第一穿孔更包含塗佈、壓印、製模或研磨絕緣層之第三表面。
100‧‧‧晶片封裝體
110‧‧‧晶片
112‧‧‧第一表面
114‧‧‧第二表面
116‧‧‧導電墊
118‧‧‧第一穿孔
120‧‧‧雷射阻擋層
130‧‧‧絕緣層
132‧‧‧第三表面
134‧‧‧第二穿孔
135‧‧‧孔壁
136‧‧‧底部
140‧‧‧導電層
142‧‧‧晶種層
144‧‧‧金屬層
150‧‧‧保護層
152‧‧‧開口
160‧‧‧外部導電連結
D1、D2‧‧‧孔徑
T1、T2、T3‧‧‧厚度
410~480‧‧‧步驟
500‧‧‧晶圓
510‧‧‧支撐件
520‧‧‧切割道
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂,所附圖式之詳細說明如下:第1圖繪示根據本發明部分實施方式之一種晶片封裝體的上視圖;
第2圖繪示根據本發明部分實施方式中,第1圖之晶片封裝體沿線段A-A的剖面圖;第3圖繪示根據本發明部分實施方式中,第2圖之晶片封裝體的局部放大圖;第4圖繪示根據本發明部分實施方式中晶片封裝體的製造方法流程圖;以及第5A-5H繪示本發明部分實施方式中,第2圖的晶片封裝體在製程各個階段的剖面圖。
以下將以圖式揭露本發明之複數個實施方式,為明確說明起見,許多實務上的細節將在以下敘述中一併說明。然而,應瞭解到,這些實務上的細節不應用以限制本發明。也就是說,在本發明部分實施方式中,這些實務上的細節是非必要的。此外,為簡化圖式起見,一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
請先參閱第1圖,第1圖繪示根據本發明部分實施方式之一種晶片封裝體的上視圖,而第2圖繪示第1圖之晶片封裝體沿線段A-A的剖面圖。請同時參閱第1圖與第2圖,晶片封裝體100包含一晶片110、一雷射阻擋層120、一絕緣層130、一導電層140、一保護層150與一外部導電連結160。晶片110為一感測晶片,具有相對的一第一表面112與一第二表面114,其中第一表面112係作為感測面。在本發明之部分實施例中,晶片110之材質為矽(silicon)、鍺(Germanium)或III-V
族元素,但不以此為限。一導電墊116位於晶片110的第一表面114下,雷射阻擋層120位於第一表面114上並覆蓋導電墊116。晶片的第二表面114具有一第一穿孔118自第二表面114朝第一表面112延伸,並暴露雷射阻擋層120。
請繼續參閱第1圖與第2圖,絕緣層130位於第二表面114上與第一穿孔118中,並覆蓋在第一穿孔118中暴露出來的雷射阻擋層120。其中,絕緣層130之材質為環氧樹脂(epoxy)。絕緣層130更具有相對於第二表面114的一第三表面132,一第二穿孔134自第三表面132朝第一表面112延伸,且第二穿孔134通過第一穿孔118並暴露雷射阻擋層120。其中此第二穿孔134為一雷射穿孔,更詳細的說,係使用一雷射貫穿第二表面114下以及第一穿孔118中的絕緣層130,以形成第二穿孔134,而雷射阻擋層120作為雷射的終點。藉由雷射的使用,第二穿孔134的孔徑D2可小於第一穿孔118的孔徑D1,對於微小化設計有所助益。
在本發明之部分實施例中,雷射阻擋層120之材質可選用能阻擋雷射的導電材料,例如銅。此外,雷射阻擋層120更需具有足夠的厚度以阻擋雷射。在本發明之其他部分實施例中,雷射阻擋層120在晶片110之第一表面112上的厚度為3微米至20微米。
請繼續參閱第1圖與第2圖,導電層140位於絕緣層130的第三表面132上,且部分的導電層140位於第二穿孔134中,接觸暴露於第二穿孔134中的雷射阻擋層120。在本發明之部分實施例中,導電層140包含一晶種層142以及一金屬
層144,其中金屬層144位於晶種層142下,且金屬層144之厚度大於晶種層142。在本發明之其他部分實施例中,晶種層142與金屬層144之材質為銅。保護層150位於絕緣層130的第三表面132與導電層140下,且保護層150具有一開口152暴露出導電層140。此外,外部導電連結160位於開口152中,並接觸導電層140,外部導電連結160透過導電層140,雷射阻擋層120電性連接至導電墊116。
在本發明之其他部分實施例中,外部導電連結160為焊球、凸塊等業界熟知之結構,且形狀可以為圓形、橢圓形、方形、長方形,並不用以限制本發明。
在本發明之其他部分實施例中,晶片封裝體100可以為指紋感測裝置(finger print sensor)或射頻感測裝置(RF sensor),但並不用以限制本發明。
第3圖繪示第2圖之晶片封裝體100的局部放大圖。如第3圖所示,在使用雷射形成第二穿孔134時,雷射阻擋層120作為雷射的終點。雖有部分的雷射阻擋層120被移除,但雷射並無法貫穿雷射阻擋層120。由於係以雷射形成第二穿孔134,第二穿孔134的孔壁135與底部136均為一粗糙面,且雷射阻擋層120暴露於第二穿孔134的底部136。
在第二穿孔134形成後,接著形成導電層140於絕緣層130的第三表面132、第二穿孔134的孔壁135與底部136下,使得導電層140電性連接至雷射阻擋層120。如前所述,導電層包含晶種層142與金屬層144,例如先以物理氣相沉積法形成晶種層142,再以電鍍方式形成金屬層144。因此,導
電層140在絕緣層130之第三表面132下的厚度T1大於導電層140在第二穿孔134的孔壁135上的厚度T2,且導電層140在第二穿孔134的孔壁135上的厚度T2大於導電層140在第二穿孔134的底部136下的厚度T3。
請接著參閱第4圖,第4圖繪示根據本發明部分實施方式之晶片封裝體的製造方法流程圖。並同時參閱第5A-5H圖以進一步理解晶片封裝體的製造方法,第5A-5H繪示第2圖的晶片封裝體在製程各個階段的剖面圖。
請先參閱步驟410與第5A圖,提供一晶圓500,包含一導電墊116、以及相對之一第一表面112與一第二表面114,其中導電墊116位於第一表面112下。晶圓500意指切割後可形成複數個第2圖的晶片110之半導體基板。
請繼續參閱步驟420與第5B圖,形成一雷射阻擋層120於第一表面112上並覆蓋導電墊116,再形成一支撐件510於第一表面112上並覆蓋雷射阻擋層120。在此步驟中,可利用例如是濺鍍(sputtering)、蒸鍍(cvaporating)、電鍍(electroplating)或無電鍍(electroless plating)的方式來形成雷射阻擋層120。在本發明之部分實施例中,雷射阻擋層120之材質為銅。而支撐件510可提供晶圓500支撐力,防止晶圓500在後續製程中因受力而破裂。在本發明之部分實施例中,在接合支撐件510與晶圓500後,可進一步研磨晶圓500之第二表面114,以減少晶圓500的厚度。
請繼續參閱步驟430與第5C圖,形成一第一穿孔118自第二表面114朝第一表面112延伸,以暴露雷射阻擋層
120。形成第一穿孔118的方式例如可以是以微影蝕刻,但不以此為限。
請繼續參閱步驟440與第5D圖,形成一絕緣層130於第二表面114下並填滿第一穿孔118,其中絕緣層130具有相對第二表面114的一第三表面132。在此步驟中,印刷、塗佈環氧樹酯於晶圓600之第二表面114,而部分的環氧樹脂會流入第一穿孔118中並填滿第一穿孔118,以形成絕緣層130。在本發明之部分實施例中,在形成絕緣層130後,可依製程需求塗佈、壓印、製模或研磨絕緣層130的第三表面132,以減少絕緣層130的厚度。
請繼續參閱步驟450與第5E圖,使用一雷射移除部分的絕緣層130以形成一第二穿孔134,其中雷射通過第一穿孔118並停止於雷射阻擋層120。在此步驟中,雷射對準第一穿孔118的位置發射,並貫穿第二表面114下與第一穿孔118中的絕緣層130。雷射阻擋層120則作為雷射之終點,使雷射阻擋層120於第二穿孔134中暴露出來。由於雷射係對準第一穿孔118發射,因此第二穿孔134會通過第一穿孔118,或者說第二穿孔134被第一穿孔118環繞。
請繼續參閱步驟460與第5F圖,形成一導電層140於第三表面132與第二穿孔134中的雷射阻擋層120下。待第二穿孔134形成後,可先氣相沉積一晶種層142覆蓋絕緣層130的第三表面132、第二穿孔134的孔壁與第二穿孔133中的雷射阻擋層120,接著使用化鍍加電鍍方式形成金屬層144於晶種層142下。晶種層142除可提供導電功能外,另一重要目的是
為提供後續電鍍金屬層144的成核層。在本發明之部分實施例中,晶種層142與金屬層144之材質為銅。
請繼續參閱步驟470與第5G圖,形成一保護層150於絕緣層130的第三表面132與導電層140下,並圖案化保護層150以形成一開口152暴露導電層140。接著形成一外部導電連結160於此開口152中。可藉由刷塗絕緣材料於絕緣層130的第三表面132與導電層140下,以形成保護層150。其中,絕緣材料可為環氧樹脂。此外,部分的保護層150會填入第二穿孔134中,但未將第二穿孔134填滿。接著,再圖案化保護層150以形成開口152,使部分的導電層140從保護層150的開口152暴露出來後,再形成外部導電連結160於此開口152中。外部導電連結160可藉由導電層140、雷射阻擋層120與導電墊116電性連接。
在本發明之部分實施例中,可在形成保護層150後,即移除晶圓500的第一表面112上的支撐件510。在本發明之其他部分實施例中,可在形成外部導電連結160後,再移除晶圓500的第一表面112上的支撐件510。
最後請參閱步驟480與第5H圖,沿著一切割道520切割晶圓500、絕緣層130與保護層150,以形成一晶片封裝體。沿著切割道520將晶圓500分割,以分離晶圓500上的數個晶片,形成如第2圖所示之晶片封裝體100。
由上述本發明實施例可知,本發明具有下列優點。本發明之晶片封裝體與其製備方法可省略習知化學氣相沉積絕緣層與圖案化絕緣層的製程。此外,使用雷射更能縮小穿
孔的孔徑,對於微小化設計有所助益,進而節省製程的時間與機台的成本。且晶片的第一表面未經額外的加工,因此平坦性佳,可提升晶片封裝體偵測時的準確度。
雖然本發明已以實施方式揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧晶片封裝體
110‧‧‧晶片
112‧‧‧第一表面
114‧‧‧第二表面
116‧‧‧導電墊
118‧‧‧第一穿孔
120‧‧‧雷射阻擋層
130‧‧‧絕緣層
132‧‧‧第三表面
134‧‧‧第二穿孔
140‧‧‧導電層
142‧‧‧晶種層
144‧‧‧金屬層
150‧‧‧保護層
152‧‧‧開口
160‧‧‧外部導電連結
D1、D2‧‧‧孔徑
Claims (20)
- 一種晶片封裝體,包含:一晶片,具有一導電墊,以及相對之一第一表面與一第二表面,其中該導電墊位於該第一表面;一雷射阻擋層,位於該第一表面上並覆蓋該導電墊;一第一穿孔自該第二表面朝該第一表面延伸,並暴露該雷射阻擋層;一絕緣層,位於該第二表面下與該第一穿孔中,該絕緣層具有相對於該第二表面的一第三表面;一第二穿孔自該第三表面朝該第一表面延伸,並通過該第一穿孔以暴露該雷射阻擋層;以及一導電層,位於該第三表面下並延伸至該第二穿孔中接觸該雷射阻擋層。
- 如請求項1所述之晶片封裝體,更包含:一保護層,位於該第三表面與該導電層下,該保護層具有一開口暴露出該導電層;以及一外部導電連結,位於該開口中並接觸該導電層。
- 如請求項1所述之晶片封裝體,其中該第二穿孔的孔徑小於該第一穿孔的孔徑。
- 如請求項1所述之晶片封裝體,其中該導電層包含一晶種層以及一金屬層。
- 如請求項1所述之晶片封裝體,其中該第二穿孔的一孔壁與一底面為一粗糙面。
- 如請求項1所述之晶片封裝體,其中該雷射阻擋層之材質為銅。
- 如請求項1所述之晶片封裝體,其中該雷射阻擋層之厚度為3微米至20微米。
- 如請求項1所述之晶片封裝體,其中該絕緣層之材質為環氧樹脂。
- 如請求項1所述之晶片封裝體,其中該導電層在該絕緣層之該第三表面下的厚度大於該導電層在該第二穿孔的一孔壁上的厚度。
- 如請求項1所述之晶片封裝體,其中該導電層在該第二穿孔的一孔壁上的厚度大於該導電層在該雷射阻檔層下的厚度。
- 一種晶片封裝體的製造方法,包含:提供一晶圓,該晶圓包含一導電墊、以及相對之一第一表面與一第二表面,其中該導電墊位於該第一表面下;形成一雷射阻擋層於該第一表面上並覆蓋該導電墊;形成一支撐件於該第一表面上並覆蓋該雷射阻擋層; 形成一第一穿孔自該第二表面朝該第一表面延伸,以暴露該雷射阻擋層;形成一絕緣層於該第二表面下並填滿該第一穿孔,其中該絕緣層具有相對該第二表面的一第三表面;使用一雷射移除部分該絕緣層以形成一第二穿孔,其中該雷射通過該第一穿孔並停止於該雷射阻擋層;以及形成一導電層於該第三表面與該第二穿孔中的該雷射阻擋層下。
- 如請求項11所述之晶片封裝體的製造方法,更包含:形成一保護層於該絕緣層的該第三表面與該導電層下;以及圖案化該保護層以形成一開口暴露該導電層。
- 如請求項12所述之晶片封裝體的製造方法,更包含形成一外部導電連結於該開口中並接觸該導電層。
- 如請求項13所述之晶片封裝體的製造方法,更包含:移除該支撐件;以及沿著一切割道切割該晶圓、該絕緣層與該保護層,以形成一晶片封裝體。
- 如請求項11所述之晶片封裝體的製造方法,其中使用該雷射移除該絕緣層時,該雷射對準該第一穿孔。
- 如請求項11所述之晶片封裝體的製造方法,其中形成該導電層包含:形成一晶種層於該第三表面下與該第二穿孔中;以及形成一金屬層於該晶種層下。
- 如請求項11所述之晶片封裝體的製造方法,其中係以電鍍形成該雷射阻擋層。
- 如請求項11所述之晶片封裝體的製造方法,其中係以印刷、塗佈形成該絕緣層。
- 如請求項11所述之晶片封裝體的製造方法,其中形成該支撐件於該第一表面上後,更包含:研磨該晶圓之該第二表面。
- 如請求項11所述之晶片封裝體的製造方法,其中形成該絕緣層於該第二表面下並填滿該第一穿孔更包含:塗佈、壓印、製模或研磨該絕緣層之該第三表面。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562153987P | 2015-04-28 | 2015-04-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201639053A TW201639053A (zh) | 2016-11-01 |
TWI603407B true TWI603407B (zh) | 2017-10-21 |
Family
ID=57205097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW105112467A TWI603407B (zh) | 2015-04-28 | 2016-04-21 | 晶片封裝體及其製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9831185B2 (zh) |
CN (1) | CN106098711A (zh) |
TW (1) | TWI603407B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11056436B2 (en) * | 2016-06-07 | 2021-07-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated fan-out structure with rugged interconnect |
US11532524B2 (en) | 2020-07-27 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit test method and structure thereof |
CN114975398B (zh) * | 2021-10-12 | 2023-08-01 | 盛合晶微半导体(江阴)有限公司 | 一种封装结构及其芯片封装方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201513297A (zh) * | 2013-04-23 | 2015-04-01 | Ps4 Luxco Sarl | 半導體裝置及其製造方法 |
TW201515074A (zh) * | 2013-10-08 | 2015-04-16 | Xintec Inc | 晶圓級晶片封裝體的製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101355043B (zh) * | 2007-07-26 | 2010-07-21 | 精材科技股份有限公司 | 电子元件封装体及其制作方法 |
TWI375321B (en) * | 2007-08-24 | 2012-10-21 | Xintec Inc | Electronic device wafer level scale packages and fabrication methods thereof |
US8460971B2 (en) * | 2010-05-06 | 2013-06-11 | Ineffable Cellular Limited Liability Company | Semiconductor device packaging structure and packaging method |
-
2016
- 2016-04-21 TW TW105112467A patent/TWI603407B/zh active
- 2016-04-26 US US15/139,276 patent/US9831185B2/en active Active
- 2016-04-27 CN CN201610268560.4A patent/CN106098711A/zh not_active Withdrawn
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201513297A (zh) * | 2013-04-23 | 2015-04-01 | Ps4 Luxco Sarl | 半導體裝置及其製造方法 |
TW201515074A (zh) * | 2013-10-08 | 2015-04-16 | Xintec Inc | 晶圓級晶片封裝體的製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN106098711A (zh) | 2016-11-09 |
US9831185B2 (en) | 2017-11-28 |
US20160322305A1 (en) | 2016-11-03 |
TW201639053A (zh) | 2016-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI591764B (zh) | 晶片封裝體及其製造方法 | |
KR100837269B1 (ko) | 웨이퍼 레벨 패키지 및 그 제조 방법 | |
TWI459485B (zh) | 晶片封裝體的形成方法 | |
TWI581325B (zh) | 晶片封裝體及其製造方法 | |
KR101177885B1 (ko) | 웨이퍼 레벨 패키징 캡 및 그 제조방법 | |
TWI429023B (zh) | 半導體裝置及其半導體製程 | |
JP5627835B2 (ja) | 半導体装置および半導体装置の製造方法 | |
TWI582918B (zh) | 晶片封裝體及其製造方法 | |
TW201535551A (zh) | 晶片封裝體及其製造方法 | |
US8178977B2 (en) | Semiconductor device and method of manufacturing the same | |
TWI500132B (zh) | 半導體裝置之製法、基材穿孔製程及其結構 | |
TWI603407B (zh) | 晶片封裝體及其製造方法 | |
CN106098639A (zh) | 晶片封装体及其制造方法 | |
US20160355393A1 (en) | Chip package and manufacturing method thereof | |
TW201519340A (zh) | 半導體結構及其製造方法 | |
TWI603447B (zh) | 晶片封裝體及其製造方法 | |
JP5361264B2 (ja) | 半導体装置 | |
KR102218736B1 (ko) | 범프 구조물, 그 제조방법 및 이를 포함하는 반도체 패키지 | |
JP6206092B2 (ja) | 電子部品およびその製造方法 | |
JP5313294B2 (ja) | 半導体装置 | |
JP2008160168A (ja) | 半導体装置及びその製造方法 | |
JP2013239756A (ja) | 半導体装置 | |
KR20100020762A (ko) | 반도체 패키지 및 그의 제조방법 |