JP5779652B2 - 補強シリコン貫通ビアを備える半導体チップ - Google Patents

Description

本発明は、概して、半導体加工に関し、より具体的には、シリコン貫通ビアを組み込む半導体チップ及びその製造方法に関する。

かつて、半導体チップ設計者は、必要なパッケージ基板または回路基板面積を付帯的に増加させることなく、さらに機能性を向上させるために、複数の半導体ダイス（別称「ダイ」）を垂直に積層し始めた。このような積層構成において隣接するダイスを電気的に接続するために、様々な技術が使用されてきている。１つの技術は、１つのダイの上の接触パッドから隣接するダイの対応する接触パッドへつながるワイヤボンドの使用を伴っている。最近になって導入された他の技術は、いわゆるシリコン貫通ビア（ＴＳＶ）の使用を伴う。典型的なＴＳＶは、チップの主要表面のうちの一方または他方での介在導体パッドの有無によって、半導体チップをほぼ貫通し、または場合によっては半導体チップを完全に貫通して延在する導電性ビアである。

典型的な従来のＴＳＶは、半導体チップの対向する主表面間に電気的経路を提供するものである。従来のＴＳＶは、片側の面において、フリップチップはんだリフロー中にパッケージ基板とはんだ接合を形成するように度々設計されたはんだバンプである、ある種の入力／出力構造（Ｉ／Ｏ）に接続される。ＴＳＶは、はんだバンプに直接接続されないが、バンプパッドのような最外部金属構造等のある種の介在構造物に接続される。ＴＳＶのもう一方の端部、すなわち裏側端部は、典型的にはある種の中間の導体構造物を通して、ある種の形態の裏側Ｉ／Ｏ構造物に接続される。従来のＴＳＶ配設は、単一のバンプパッドに冶金的に接合された単一のＴＳＶを含む。

従来のＴＳＶは、パワーレベル、熱管理、ダイのサイズ及び他の要因によって強度が変化するジュール加熱および電子移動の問題にさらされる。ＴＳＶおよびバンプパッドの１対１の配設は、このような環境への配慮の対象となる。

従来の半導体チップは、日常的に単一の半導体ウェハの一部として大きなグループでまとめて製作される。個別のダイスを形成する加工ステップの最後に、ウェハ上で、いわゆるダイシング、すなわち切断作業が実施され、個別のダイスが切り出される。その後に、ダイスは、パッケージされてもよいし、または１つもしくは他の形態のプリント回路基板に実装されてもよい。従来の半導体ダイスは、日常的に長方形形状としてウェハから切り出される。当然のことながら、従来の半導体ダイには４つの辺と４つの角部がある。ダイシング作業は、丸鋸の１種を用いて実施される機械的切断作業である。ダイシング鋸は慎重に製作され、同等の石切丸鋸よりも正確に作動する。ダイシング鋸は、このように精妙ではあるが、それでも、切断中に各々のダイスにかなりの応力をかける。切断作業中のこれらの応力および衝撃荷重により、特にダイの角部では、ダイス内に微視的な破砕が引き起こされる可能性がある。切断されたダイスが１種または他のパッケージ基板またはプリント回路基板に一旦実装されると、ダイ上で発生する場合がある熱応力および他の機械的応力により、切断中に発生した亀裂がさらにダイスの中心へ伝搬する場合がある。さらに、それらの形状のために、特に、いわゆる応力集中部を生成する角部付近において、新たな亀裂が発生する場合がある。

ダイの角部からの亀裂伝搬に対応するための従来の技術は、亀裂止めの使用を伴う。従来の亀裂止めは、半導体ダイの縁内および縁付近に形成されるフレーム状構造物を含む。上から見ると、亀裂止めは写真のフレームのように見える。従来の亀裂止めは従来のダイの縁の外までは延在しない。このような形状となっているので、ダイの角部から伝搬する亀裂は、ダイの亀裂止めに到達する前に、相当な長さに達する可能性がある。従来の亀裂止めに到達する前に、亀裂が特定の臨界長さに達すると、亀裂を実質的に管理することができなくなる。亀裂は、従来の亀裂止めを超えて、半導体ダイの活性部分に侵入して、活性部分内に配置された傷付き易い回路構造を台無しにする可能性がある。従来のダイシールによる場合でも、熱膨張の不一致により、積層された半導体チップは大幅な曲げ応力を受ける可能性がある。

本発明は、上記の欠点の１つ以上を克服または低減することを目的とする。

本発明の実施形態の一態様により、第１の半導体チップの第１の側に近接する第１のダイシールに第１のシリコン貫通ビアの第１の端部を接続することを含む製造方法が提供される。第１のシリコン貫通ビアの第２の端部は、第１の側の反対側である第１の半導体チップの第２の側に近接する第２のダイシールに接続される。

本発明の実施形態の別の態様により、第１の半導体チップ内に第１のシリコン貫通ビアを形成することを含む製造方法が提供される。第１のシリコン貫通ビアは第１の端部と第２の端部を含む。第１のダイシールは、第１のシリコン貫通ビアの第１の端部とオーミック接触して形成される。第２のダイシールは、第１のシリコン貫通ビアの第２の端部とオーミック接触して形成される。

本発明の実施形態の別の態様により、第１の側と反対側の第２の側を有する第１の半導体チップを含み、第１の側に近接する第１のダイシールと第２の側に近接する第２のダイシールとを含む装置が提供される。第１の半導体チップは、第１のダイシールに接続された第１の端部と、第２のダイシールに接続された第２の端部とを有する第１のシリコン貫通ビアも含む。

本発明の実施形態の別の態様により、第１の側と第２の対向する側とを有する第１の半導体チップを含み、第１の側に近接する第１のダイシールと、第２の側に近接する第２のダイシールとを含む装置が提供される。第１の半導体チップは、第１のダイシールに接続された第１の端部と、第２のダイシールに接続された第２の端部とを有する第１のシリコン貫通ビアも含む。この装置は、コンピュータ読取可能媒体内に記憶された命令で具現される。

本発明の上記および他の利点は、以下の詳細な説明を読み、以下の図面を参照すると明らかになる。

回路基板上に実装された半導体チップを含む半導体チップデバイスの例示的実施形態の分解斜視図である。 断面２−２で得られる図１の断面図である。 断面３−３で得られる図１の断面図である。 図３と同様の断面図であるが、複数のＴＳＶがバーによって相互接続されている代替の例示的実施形態の断面図である。 断面５−５で得られる図４の断面図である。 図２と同様の断面図であるが、所与のＴＳＶが複数のダイシールに接続し得る半導体チップの代替の例示的実施形態の断面図である。 様々な電気的機能を提供するために、ダイシールに接続された複数の周辺ＴＳＶを備えた代替の例示的半導体チップの断面図である。 例示的なリソグラフィー加工が施された例示的な半導体チップの断面図である。 図８と同様の断面図であるが、ＴＳＶトレンチの例示的な形成を示す断面図である。 図９の一部を拡大した断面図である。 図９と同様の断面図であるが、例示的なＴＳＶの形成を示す断面図である。 図１１と同様の断面図であるが、半導体チップの例示的な薄肉化を示す断面図である。 図１２と同様の断面図であるが、薄肉化の後の半導体チップを示す断面図である。 図２の例示的なダイシールの一部拡大図である。 クラッド配設を備えた代替の例示的なＴＳＶの断面図である。 多重段配設を備えた他の例示的なＴＳＶの断面図である。 図２と同様の断面図であるが、シリコン貫通ビアおよびゲッタリング層を備えた半導体チップの代替の例示的実施形態の断面図である。 ゲッタリング層の例示的な形成を実施する代替の例示的半導体チップの断面図である。 図１８と同様の断面図であるが、ゲッタリング層に近接するデバイス層の製作を示す断面図である。

１以上の半導体チップを含む半導体チップデバイスの様々な実施形態が、本明細書において示されている。１例では、前側のダイシールと後側のダイシールとの間に接続された複数のＴＳＶを備える少なくとも１つの半導体チップを含む。複数のＴＳＶは、半導体チップに対して機械的強度を向上させ、接地および他の電流用の電気的経路としての役目を果たすことができる。以下でさらに詳細に説明される。

以下の図面においては、２以上の図で同一の要素が表示される場合には、通常は参照番号が繰り返される。ここで、図面、特に図１を参照すると、回路基板２０上に実装された半導体チップ１５を含む半導体チップデバイス１０の例示的実施形態の分解斜視図が示される。半導体チップ１５は、１以上の他の半導体チップを有するように適合される。他の半導体チップの１つは符号２５として示され、積層された配設で半導体チップ１５の上に実装される。半導体チップ１５は、導電性ピラー、はんだ継手または他の種類の相互接続物であってもよい複数の相互接続構造によって、回路基板２０と電気的に結合してもよい。図示された実施形態においては、半導体チップ１５は、回路基板２０の対応するはんだ構造物３０へ冶金的に結合する半導体チップの各々のはんだ構造物（不可視）から構成されてもよい複数のはんだ継手によって、回路基板２０と電気的に結合してもよい。さらに、回路基板２０は、複数の入力／出力構造物によって、別の回路基板または他のデバイス等の他の電子デバイスと電気的に結合してもよい。図示された実施形態においては、入力／出力構造物は、はんだボール３５の配列から構成される。しかし、当業者は、ピングリッド配列、ランドグリッド配列、または他の種類の相互接続構造物等の他の種類の相互接続構造物も同様に使用できることを理解するであろう。

本明細書で開示される半導体チップ１５の例示的構造物は、特定の電子機能に依存しない。したがって、半導体チップ１５および半導体チップ２５は、例えば、マイクロプロセッサ、グラフィックプロセッサ、複合マイクロプロセッサ／グラフィックプロセッサ、特定用途向け集積回路、メモリデバイス、レーザ等のアクティブオプティカルデバイス、パッシブオプティカルデバイス等の電子装置内に使用される多様な異なる種類の回路デバイスのいずれかであってもよく、シングルまたはマルチコアであってもよく、あるいは追加ダイスとともに横方向に積層されてもよい。さらに、半導体チップ１５および半導体チップ２５の一方または両方は、複数の論理回路付き、または無しのインターポーザとして構成されてもよい。つまり、「チップ」という用語はインターポーザを含む。半導体チップ１５および半導体チップ２５は、シリコンまたはゲルマニウム等のバルク半導体、あるいはシリコンオンインシュレータ材料等のインシュレータ材料上の半導体、他のチップ材料、またはインシュレータ材料から構築されてもよい。

本明細書で開示される半導体チップ１５の例示的構造物は、特定の電子回路基板機能に依存しない。すわなち、回路基板２０は、半導体チップパッケージ基板、回路カード、または実質的に任意の他の種類のプリント回路基板であってもよい。回路基板２０にモノリシック構造を使用できるが、さらに典型的な構成ではビルドアップ設計を利用する。この点では、回路基板２０は、１以上のビルドアップレイヤーが上部に形成され、追加の１以上のビルドアップレイヤーが下部に形成される中央コアから構成されてもよい。コア自体は１以上のレイヤーのスタックから構成されてもよい。半導体チップパッケージ基板として実装される場合には、回路基板２０内のレイヤーの数は４から１６以上まで変化することができるが、４未満の数を使用してもよい。同様に、いわゆる「コアレス」設計も使用してもよい。回路基板２０のレイヤーは、金属相互接続部が組み込まれている様々な周知のエポキシ材料等の絶縁材料から構成されてもよい。ビルドアップ以外のマルチレイヤー構成を使用することができる。任意選択的に、回路基板２０は、パッケージ基板または他のプリント回路基板に適切な周知のセラミックまたは他の材料からなってもよい。半導体チップ１５，２５、ならびに、例えば、他の回路基板等の別のデバイスとの間の電源、接地、および信号伝達を提供するために、回路基板２０には、多くの導体トレースおよびビア、ならびに他の構造物（不可視）が設けられる。回路基板２０は、図示されているボールグリッド配列等の入力／出力配列により、別のデバイス（図示せず）へ電気的に接続されてもよい。ボールグリッド配列は、各々のボールパッド（図示せず）に冶金的に結合される上記複数のはんだボール３５を含む。ボールパッド（図示せず）は、複数の相互接続トレースおよびビアならびに図示されていない他の構造によって回路基板２０内の種々の導体パッドに相互接続される。

半導体チップ１５の更なる詳細は、断面２−２で得られる図１の断面図である図２と併せて説明される。上記で簡単に説明したように、半導体チップ１５は、回路基板２０の相互接続された構造物３０と冶金的に接合するように設計された複数の入力／出力構造物を含んでもよい。これらの例示的な相互接続構造物の数種は見えていて、複数のはんだバンプ４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅから構成されてもよい。はんだバンプ４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅは、鉛フリーまたは鉛系はんだ等の様々な種類のはんだからなってもよい。適切な鉛フリーはんだの例は、錫−銀（約９７．３％Ｓｎ、２．７％Ａｇ）、錫−銅（約９９％Ｓｎ、１％Ｃｕ）、錫−銀−銅（約９６．５％Ｓｎ、３％Ａｇ、０．５％Ｃｕ）等を含む。鉛系はんだの例は、共晶比率において、または共晶比率付近等で錫−鉛はんだを含む。上記で説明されたように、はんだバンプ４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅは、所望に応じて、導電性ピラーまたは他の種類の相互接続構造物に置き換えられてもよい。ここでは、はんだバンプ４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅは、それぞれバンプ下金属（ＵＢＭ）４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅに連結される。ＵＢＭ金属構造４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅは、絶縁材のモノリシックまたはラミネートフィルムであってもよい不動態構造５０上およびこの内部で形成される。さらに、ＵＢＭ構造４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅは、導体構造またはパッド５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅに接続される。導体パッド５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅは、中間誘電および金属層（図示せず）の複数の交互層を含む金属層６０の一部を実際に形成する導体パッドから構成されてもよい。導体５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅならびに金属層６０は縮尺通りに示されていないので、図２は多少概略的な性質のものであることが理解されるべきである。いずれの場合にも、金属層６０に使用される中間誘電層（図示せず）は、周知の二酸化ケイ素、他の種類のケイ酸塩ガラス、低Ｋ誘電フィルム等から構成されてもよい。層６０内の金属構造、ならびに導体パッド５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅならびにＵＢＭ構造４５ａ，４５ｂ，４５ｃ，４５ｄ，４５ｅは、銅、銀、ニッケル、プラチナ、金、アルミニウム、パラジウム、またはこれらの合金もしくはラミネート等の種々の導体からなってもよく、メッキ、プラズマ支援等によるもしくはこれによらない化学蒸着（ＣＶＤ）、化学エッチングレーザーアブレーション等によるリソグラフィー等の周知の材料配置およびパターン化技術により形成されてもよい。

半導体チップ１５は、バルク半導体階層または層６５と、多くのトランジスタ、コンデンサおよび他の回路デバイスが形成されてもよいデバイス階層または層７０と、金属階層または層６０とを有し得る多層構造である。金属層６０は、デバイス層７０上に連続的にビルドアップされる中間誘電体層の間に挟み込まれる一連の金属層として形成されてもよい。半導体チップ１５は、半導体チップ２５等の他の半導体チップを上部に積層するように設計されてもよいので、裏側の金属スキームが提供される。この点では、再分配層（ＲＤＬ）７５は半導体層６５の上に形成されてもよい。ＲＤＬ７５は、同じレベルまたは異なるレベルであってもよい１以上のＲＤＬ金属構造８０と織り合わされたビルドアップまたは別の方法により堆積された絶縁材料の１つ以上の層のモノリシックまたはラミネート構造であってもよい。ＲＤＬ７５の上には、絶縁または不動態層８５および複数の入力／出力構造９０が設けられてもよい。不動態層８５は、モノリシックまたはラミネートの複数の絶縁フィルムであってもよく、本明細書の他の場所に記載される不動態構造層５０と同じ種類の材料からなってもよい。入力／出力構造９０は、導電性ピラー、パッド、はんだ継手等であってもよく、図１に記載される半導体チップ２５との電気的インターフェースを確立するために使用される。相互接続構造９０は、銅、銀、ニッケル、プラチナ、金、アルミニウム、パラジウム、これらの合金またはラミネート、はんだ等の種々の導体からなってもよい。ＲＤＬ構造８０は、１以上の相互接続構造９０に接続されてもよい。

半導体チップ１５の対向する側９５，９７間には、より具体的にはＲＤＬ構造８０と、導体パッド５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅとの間には、導電経路を確立するために、複数のＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅが半導体層６５内に形成されており、各ＴＳＶは、デバイス層７０および金属層６０を通して延在し、ＲＤＬ構造８０を導体パッド５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅに接合するようにしてもよい。更なるＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉが同じ層または階層６０，６５，７０内に形成されてもよく、以下でさらに詳細に説明される様々な有用な機能を提供してもよい。すなわち、ＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅは、従来のチップ貫通相互接続の役割を果たしてもよい。構造的に言えば、ＴＳＶ１００ａ等の所与のＴＳＶの端部１０５は、対応する導体パッド５５と接触し、ＴＳＶ１００ａの対向端部１１０はＲＤＬ構造８０の１つと接触する。半導体層６５は、シリコン以外の材料からなってもよく、二酸化ケイ素、テトラエチルオルトシリケート等の絶縁材料からなってもよいという点で、「ＴＳＶ」および「半導体」という用語は本明細書では総称的に使用されることが理解されるべきである。本明細書で開示される全ての導体構造のように、ＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉは、２０の倍数、数１００、またはそれ以上の数になってもよく、銅、タングステン、グラフェン、アルミニウム、プラチナ、金、パラジウム、これらの合金等の様々な材料からなってもよい。クラッド構造が望まれる。

この具体的実施形態においては、半導体チップ１５には、前側ダイシール１１５，１２０、ならびに後側ダイシール１２５，１３０が設けられてもよい。「前」および「後」という用語は多少恣意的なものである。前側および後側ダイシール１１５，１２０，１２５，１３０は、図２においてコラム状の構造として表示されるが、当業者は、ダイシール１１５，１２０，１２５，１３０が実際には半導体チップ１５の周辺に延在するフレーム状構造として構成されてもよいことを理解するであろう。これらの構造的態様は、後の図に示される。前側ダイシール１１５，１２０は金属層６０で製作されてもよく、以下でさらに詳細に説明されているように、種々の金属層および金属層６０内の中間誘電体層と同じビルドアップ形態で製作されてもよい。後側ダイシール１２５，１３０は、同様に、同じ種類の導体材料蒸着、誘電体材料蒸着およびＲＤＬ７５を製作するために使用されるパターン化技術を使用して、ＲＤＬ７５内に製作されてもよい。

ＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉは、前側および後側ダイシール１１５，１２０，１２５，１３０と接触した状態で、半導体チップ１５内に形成されてもよい。多くの異なる種類の配設が考えられる。この例示的実施形態においては、ＴＳＶ１００ｆ，１００ｉは、前側ダイシール１１５と後側ダイシール１２５との間で接続されてもよく、かつ、ＴＳＶ１００ｇ，１００ｈは、前側ダイシール１２０と後側ダイシール１３０との間で接続されてもよい。構造的に言えば、ＴＳＶ１００ｆ等の所与のＴＳＶの端部１３１は前側ダイシール１１５と接触し、ＴＳＶ１００ｆの反対側の端部１３３は後側ダイシール１２５と接触する。周辺に位置するＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉは多くの機能を果たしてもよい。試験および実際の作動の両方に関連する熱サイクル中には、半導体チップ１５は曲げモーメントＭ１およびＭ２を受ける場合がある。ダイシール１１５，１２０，１２５，１３０に接続された周辺ＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉは、半導体チップ１５を強化し、両モーメントＭ１およびＭ２による曲げに抵抗する。さらなる利点が以下で説明される。破線楕円１３５によって囲まれる図２の部分は、図１４において拡大して示され、本明細書で説明されるダイシール１１５，１２０，１２５，１３０の例示的な構造的特徴を説明するために使用される。

断面３−３で得られる断面図であって、図１に記載される半導体チップの断面図である図３を参照することで、半導体チップ１５のさらなる詳細が理解され得る。図２において見えていたＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉは、図３が図２の断面に対して実質的に垂直な断面であるものの、図３においても見えることに留意する。断面３−３の位置のために、半導体層６５は断面で示されるが、上記の前側ダイシール１１５，１２０は半導体層６５によって分かりにくくなっているので、仮想線で示される。上記で説明されたように、前側ダイシール１１５，１２０は、図３に示されるように、半導体チップ１５の全周に延在する実質的なフレーム状構造のように（と同様に）構成され、これにより従来の亀裂止め機能を提供してもよい。実際に、図３に示されていない後側ダイシール１２５，１３０は、前側ダイシール１１５，１２０について示されているように、同じ種類のフレーム状構造を有してもよいことが理解されるべきである。最外ダイシール１１５に接続されるＴＳＶの数は、実際には多くてもよい。これらの追加ＴＳＶはまとめて１４０の番号が付けられ、ダイシール１１５と同じフットプリントをたどってもよい。内側の前側ダイシール１２０に接続されるＴＳＶの数もずっと多くてもよく、まとめて１４５の番号が付けられ、同様にダイシール１２０のフットプリントをたどってもよい。ＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ、およびまとめて１５０の番号が付けられる追加のＴＳＶ等のチップ貫通相互接続用に予定されたＴＳＶの配設は、半導体チップ１５の内部接続要件に応じて、実質的に無限数の構成で配設されてもよい。ＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉ、またその相手側ＴＳＶ１４０および１４５は、上記で開示された曲げ補強に加えて、半導体チップの種々の機能を果たしてもよい。様々なＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉ，１４０，１４５が果たす技術的機能の１つは、半導体チップ１５の内部部分１５５へ向かう亀裂伝搬に対する散在バリヤを提供するという亀裂止めの役割である。しかし、また以下でより詳細に検討されるように、ＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉ，１４０，１４５は、同様に種々の他の機能も提供してもよい。

周辺に配置されたＴＳＶの亀裂止め能力は、ＴＳＶ部材、またはバーの追加により、さらに向上される場合がある。ダイシールに接続された周辺ＴＳＶだけでなく、多重ＴＳＶバーも組み込んだ半導体チップ１５′の例示的実施形態は、図３と同様の断面図であるが、この代替の例示的な半導体チップ１５′の断面図である図４を参照して理解され得る。ここでは、半導体チップ１５′は本明細書の他の記載にて説明されている前側ダイシール１１５，１２０を含んでもよい。さらに、複数のＴＳＶ１４０は本明細書の他の記載にて説明されているようにダイシール１１５に接続されてもよく、複数のＴＳＶ１４５は本明細書の他の記載にて説明されているようにダイシール１２０に接続されてもよい。ただし、ダイシール１１５に接続されるＴＳＶ１４０のうちいくつかまたは全ては、ＴＳＶ部材またはバー１６０によって、ダイシール１２０に接続されるＴＳＶ１４５の１つに対して横方向に接続されてもよい。ＴＳＶバー１６０は、多数の異なる種類の配設において隣接するＴＳＶ１４０と１４５との間で接続されてもよい。例えば、半導体チップ１５′の片側１６５に近接するＴＳＶバー１６０のうちいくつかはジグザグパターンで接続されてもよく、同じ側１６５に近接する他のものは平行な配列に配置されてもよい。所望される場合ＴＳＶ１４０の全てを隣接するＴＳＶ１４５に接合するために、ＴＳＶバー１６０を使用することができることが理解されるべきである。ＴＳＶバー１６０の数本または全てはアーチ形状とすることさえもできる。

ここで、断面５−５で得られる図４の断面図である図５を参照して、ＴＳＶバー１６０の例示的な構造が理解され得る。図５を参照する前に、断面５−５は半導体チップ１５′の側１７０に近接するＴＳＶ１６０のうち１つを通過することに留意するべきである。このような背景に伴って、図５に注目する。ここでは、ＴＳＶ１４０，１４５の２つのＴＳＶと、介在するＴＳＶバー１６０と同様に、ダイシール１１５および１２０は断面で表示される。断面５−５は基本的に半導体チップ１５′の厚さ方向に向いているので、例えば、半導体チップ１５と共通する、半導体層６５、デバイス層７０、金属層６０、不動態層５０、ＲＤＬ７５、ならびに後側ダイシール１２５，１３０、さらに不動態層８５等の構造的特徴も同様に見えている。従来の意味の円筒または丸型部材のバーではないＴＳＶバー１６０はＴＳＶ１４０および１４５の間に延在し、異なるクロスハッチングで示されるが、実際には、ＴＳＶ１４０および１４５と同じ材料からなってもよく、同時に形成されてもよいことに留意する。したがって、ＴＳＶバー１６０は、実際には、更に円形断面に反して、ほぼ長方形断面のピラー状の形状となってもよい。しかし、当業者には、ＴＳＶバー１６０の実際のフットプリントは様々な形状をとってもよいことが理解されるであろう。

図２に記載される半導体チップの例示的実施形態においては、所与の周辺ＴＳＶ、例えば、ＴＳＶ１００ａは、前側ダイシール１１５と後側ダイシール１２５との間で接続され、別の分離したＴＳＶ１００ｂは、前側ダイシール１２０と後側ダイシール１３０との間で接続される。しかし、行き渡っているリソグラフィーおよび材料配置工程の大きい柔軟性のために、所与のＴＳＶは半導体チップの片側の２以上のダイシールおよび反対側の２以上のダイシールに接続されるように、ＴＳＶサイズおよび構成が調整されてもよい。この点に関して、ここでは、図２と同様の断面図であるが、半導体チップ１５′′の代替の例示的実施形態を示す図６に注目する。半導体チップ１５′′は、図２に記載される半導体チップ１５と実質的に同一であってもよいので、両方の実施形態に共通する同一の特徴には別々には番号が付けられていない。しかし、前側ダイシール１１５，１２０、ならびに後側ダイシール１２５，１３０には番号が付けられていることに留意する。この具体的実施形態においては、大きいフットプリントのＴＳＶ１７５が前側ダイシール１１５と１２０との間、および後側ダイシール１２５と１３０との間に接続されてもよく、また別の大きいフットプリントのＴＳＶ１８０が前側ダイシール１１５と１２０との間、および後側ダイシール１２５と１３０との間に接続されてもよい。実際には、ＴＳＶ１７５，１８０は、本明細書で説明される他の実施形態の周辺ＴＳＶと同じ程度の多さで半導体チップ１５′′の全周に延在してもよい。

このような周辺ＴＳＶは、半導体チップの対向する側のダイシール間に接続されるという構造的長所に加えて、多くの他の関連機能を提供するために用いられうる。この点に関して、図２と同様の断面図であるが、半導体チップ１５′′′の代替の例示的実施形態を示す図７に注目する。半導体チップ１５′′′は、以下で説明される数か所の大きな例外があるが、基本的には図２を参照して説明した半導体チップ１５と同一である。したがって、半導体チップ１５′′′と半導体チップ１５との両方に共通する構造的特徴は、図７においては別々には番号が付けられていない。しかし、明確にするために、前側ダイシール１１５，１２０、後側ダイシール１２５，１３０は、周辺ＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉと同様に番号が付けられている。この例示的な実施形態は、周辺ＴＳＶによって果たされる場合がある数種の電気的機能を示す。この点に関しては、前側ダイシール１１５，１２０の一方または両方、ならびにこの例においては、ダイシール１２０は、チップグラウンド１８５に接続されてもよい。半導体チップ１５′′′の周囲のＴＳＶ１００ｇおよびＴＳＶ１００ｇと同様の他のもの（図示せず）もダイシール１３０へ接続されるので、静電放電または他の不要な電流が、半導体チップ１５′′′の片側９７からチップグラウンド１８５へと導かれる場合がある。追加の任意選択的な特徴は、ダイシール１１５，１２０の１以上の電気的接続に関係し、この例では、静電放電ダイオード１９０へのダイシール１２０の接続である。ここでも、ＴＳＶ１００ｈは、ダイシール１２０，１３０の両方に接続されているので、ＥＳＤまたは他の発生源によるスプリアス電流が安全にＥＳＤダイオード１９０へ誘導されてもよい。チップグラウンド１８５とＥＳＤダイオード１９０との両方は、所望に応じて、金属層６０内またはデバイス層７０内においても別の構造として製作されてもよい。ＥＳＤダイオード１９０は、ＥＳＤ保護を提供するのに充分なサイズの周知のｐｎおよびｎｐ接合ダイオードとして構築されてもよく、予想されるどのような電流にも対応できる多数のダイオードからなってもよい。

周辺ＴＳＶ１００ｆ等の周辺ＴＳＶは、電気的経路としての役目を果たすことができるので、亀裂を検出する補助となる追加の電気的機能を果たしてもよい。例えば、導通回路１９５は、デバイス層７０内に組み込まれてもよく、また論理的観点から、単に周知の種類の導通試験機として構成されてもよい。導通回路１９５は、電気的にＴＳＶ１００ｆに電気的に接続されてもよく、これにより、ダイシール１１５，１２５の両方に電気的に接続されてもよい。ＴＳＶ１００ｆに近接する半導体層６５内で伝搬する亀裂が、ＴＳＶ１００ｆおよび／またはＴＳＶ１００ｆに近接するダイシール１１５，１２５の部分を破壊するほど激しい場合には、このような破壊により、導通回路１９５によって検出される開回路をもたらす場合がある。したがって、導通回路１９５が開状態を検出する場合はいつも、検出結果は問題となる亀裂を反映する場合がある。

ここで、図８，９，１０，１１，１２，１３、ならびに処理の予備段階での半導体チップ１５の断面図である図８を最初に参照することにより、複数のＴＳＶを形成するための例示的な工程が理解され得る。この段階では、デバイス層７０は、複数の周知の処理ステップを使用して製作されている。金属層７５も完全に、もしくは部分的に形成されてもよく、またはＴＳＶ形成前に形成されてもよい。この時点では、半導体チップ１５は、図２に示されるＴＳＶおよびＲＤＬ７５の形成後の最終厚さより大きい、半導体層６５によって主に占められる厚さＺを有する。この時点で、適切なリソグラフィーマスク２００が金属層６０に適用され、リソグラフィーによりパターン転写されて引き続き形成されるＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉの所望の配置に対応する開口部２００ａ，２００ｂ，２００ｃ，２００ｄ，２００ｅ，２００ｆ，２００ｇ，２００ｈ，２００ｉを作成してもよい。マスク２００は、周知のフォトレジスト材料からなってもよく、ポジティブまたはナガティブトーンとすることができる。任意選択的に、非接触または硬質マスクでも使用できる。

ここで図９を参照すると、マスク２００のパターン化の後では、半導体層６５内に深いトレンチを形成するために、材料除去工程が使用されてもよい。トレンチには、２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ，２１０ｉの番号が付けられている。トレンチ２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ，２１０ｉは、プラズマ支援有り、または無しの化学的エッチング処理または他の材料除去技術により形成されてもよい。過剰な加熱を避けるように注意すべきであるが、レーザーアブレーションを使用することも可能である。当然ながら、マスク２００内の開口部２００ａ，２００ｂ，２００ｃ，２００ｄ、２００ｅ、２００ｆ、２００ｇ、２００ｈおよび２００ｉは、最終的に形成されたトレンチ２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ，２１０ｉのための所望のフットプリントを有するようにパターン化される。

後で形成されるＴＳＶの組成に応じて、半導体層６５への接着を容易にし、ＴＳＶの原子、分子またはさらに大きい部分が半導体層６５およびデバイス層７０内へ移動するのを防止するために、トレンチ２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ，２１０ｉ内にライナーフィルムを塗布する必要があり得る。図１０は、さらに大きい拡大率で示されるトレンチ２１０ｆの断面図である。ライナー層２３０は、トレンチ２１０ｆ内に形成されており、トレンチ２１０ｆの側壁だけでなく、デバイス層７０および金属層６０の側壁もコーティングしてもよい。ライナー層２３０は、二酸化ケイ素等の様々な材料からなってもよい。プラズマ支援有り、または無しの周知のＣＶＤ技術は、ライナー層２３０を付着させるために使用されてもよい。図９に示される他のトレンチ２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈ，２１０ｉに関して、同じ技術が使用されてもよい。図９に示されるマスク２００は、灰化、溶液剥離等により、または非接触マスクが使用される場合には、リフトオフにより、ライナー層２３０の形成の前または後で除去されてもよい。

図８および９に示されるエッチングマスク２００の除去の後で、ＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉは、図１１に示されるように、各々のトレンチ２１０ａ，２１０ｂ，２１０ｃ，２１０ｄ，２１０ｅ，２１０ｆ，２１０ｇ，２１０ｈおよび２１０ｉ内に形成されてもよい。本明細書の他の場所で記載されているように、ＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉは、所望により、完全形成コラムまたは環状ＴＳＶとして、各々のトレンチ２００，２０５，２１０，２１５，２２０，２２５内に形成されてもよい。メッキ工程は単一ステップのバイアスメッキ工程であってもよいし、または所望により、後にバイアスメッキ工程が続く非バイアスシード層メッキ工程であってもよい。

ＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉが、後で形成されるＲＤＬ７５（図２に示す）内の構造物とオーミック接触を確立できるようにするために、図１２に示されるように、半導体層６５は薄く形成されてもよい。ここでは、半導体層６５の部分２３５は化学機械平坦化（ＣＭＰ）により有利に除去されてもよいが、ＣＭＰと併せて、またはＣＭＰの代わりに、他の材料除去技術も使用することができる。露出したＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉを備えた薄い半導体チップ１５が図１３に示される。露出したＴＳＶ１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，および１００ｉを備えている、図２に示されるＲＤＬ７５は、ＲＤＬ７５の複雑さに応じて、多重層にわたって効果がある周知の絶縁材料堆積および導体材料堆積、ならびにパターン化技術を使用して、製作されてもよい。同様に、不動態構造８５および相互接続構造９０の製作が、ＲＤＬ７５の形成の後に続いてもよい。

特にＣＭＰが使用される場合の、図１２に示される材料除去工程により、窪み、削り溝および掻き傷等のある種の表面欠陥がもたらされる場合がある。このような表面欠陥により、亀裂形成を生じ得る局部的な応力集中を高度に生成する、急激に変化する表面が形成され得る。したがって、このような表面欠陥を滑らかにするために、後の薄化エッチング工程を実施することが望ましい場合がある。例えば、層６５の１ミクロンの数分の一程度を除去するために、湿式エッチングを使用してもよい。緩衝ＨＦスピンエッチング等のシリコンまたは層６５を構成することとなるいずれかの材料をエッチングするために適した周知の湿潤エッチング液を使用してもよい。

再度、図１を参照すると、半導体チップ２５は、半導体チップ１５の上に積層され、さらに使用されるチップ間インターフェースに応じて、はんだリフロー、圧縮結合または他の技術によって半導体チップ１５と電気的に接続されてもよい。必要に応じて、半導体チップ２５を、半導体チップ１５の上にウェハレベルで、またはダイレベルで積層される可能性があることを、当業者は理解するであろう。半導体チップ１５，２５は単独で、またはまとめて回路基板２０へ装着されてもよい。

上記で説明したように、図２の破線の楕円１３５は後側のダイシール１２５の小さい部分を囲んでいる。楕円１３５内の部分は図１４で拡大して示されている。図２の破線の楕円１３５がこの位置になっているので、ＴＳＶ１００ｉの小さい部分、半導体層６５、不動態層８５、およびダイシール１２５の上記の小さい部分が見えている。本明細書の他の場所に記載されたように、本明細書で開示されるダイシールのいずれかは、導電性ビアによって相互接続される複数の積層導体構造として製作されてもよい。本実施例において、またＴＳＶ１００ｉから上へ進んで現われるダイシール１２５の部分は、１対の導電性ビア２４０、導体トレース２４５、他の対のビア２５０、他の導体トレース２５５、他の対のビア２６０、他の導体トレース２６５、最後の対のビア２７０、および最後の導体トレース２７５から構成されてもよい。ビア２４０，２５０，２６０，２７０，導体２４５，２５５，２６５，２７５は、中間誘電フィルム２８０，２８５，２９０，２９５が組み入れられている積層された配設内に形成されてもよい。ビア２４０，２５０，２６０，２７０、ならびに導体構造２４５，２５５，２６５，２７５の数および配設は、大幅に変化してもよい。

ここで、半導体層６５、デバイス層７０および金属層６０を貫通するＴＳＶ１００ｆ′の代替の例示的な実施形態の断面図である図１５に注目する。ここでは、ＴＳＶ１００ｆ′はクラッド配設をとってもよく、したがって、ジャケット３００およびポリマーコア３０５から構成されてもよい。ジャケット３００は、銅、タングステン、グラフェン、アルミニウム、プラチナ、金、パラジウム、これらの合金等からなってもよい。ポリマーコア３０５は、所望により、導電または非導電でもよい種々のポリマーからなってもよい。実施例には、Ｎａｍｉｃｓ１１９、周知のエポキシ等が挙げられる。これらの、所謂、環状ＴＳＶは、メッキ工程中の厳重に管理された電場の生成によって慎重に調整されたメッキによって形成することができる。所与の半導体チップのＴＳＶのいずれか、または全てが、上記のように配設されてもよい。

上記の具体的実施形態においては、種々のＴＳＶは上部から下部までの連続構造として製作される。しかし、ＴＳＶ用に多段構造が使用可能であることを、当業者は理解するであろう。この点に関して、図１５と同様の断面図であるが、半導体層６５、デバイス層７０および金属層６０を貫通するＴＳＶの代替の例示的な実施形態の断面図である図１６に注目する。ここでは、ＴＳＶ１００ｆ′′は積層セグメント３１０および３１５を含んでもよい。積層セグメント３１０および３１５の数および配列は変化してもよい。所与の半導体チップのＴＳＶのいずれか、または全てが、上記のように配設されてもよい。

開示された実施形態のいずれかでは、ＴＳＶを１以上のダイシールへ接続することの有益な態様と、半導体チップの一部から他の部分への不要な不純物の転換を補助し得る追加の有用な特徴とを組み合わせてもよい。この点に関して、半導体チップ１５′′′′の代替の例示的な実施形態の断面である図１７に注目する。半導体チップ１５′′′′は、実質的に図１および２に記載される半導体チップ１５と同一であってもよく、明らかな例外があるが、本明細書の別の場所で説明されている。したがって、不動態層５０、金属層６０、半導体層６５、デバイス層７０、ＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉ、ならびにダイシール１１５，１２０，１２５，１３０のいくつかは番号が付けられているが、一方で、図２において番号が付けられているエレメントの多くは、図示の簡略化のために、図１７においては繰り返されていない。この例示的な実施形態では、半導体チップと、ＴＳＶからダイシールへの接続とを用いて何がなされ得るかを具体的に示している。ここでは、ゲッタリング層３３０を、ＴＳＶ１００ａ，１００ｂ，１００ｆ，１００ｇのうち１つ以上が横切るように半導体チップ１５′′′′内に形成してもよい。特に、周辺ＴＳＶダイシール１００ｆ，１００ｇ，１００ｈ，１００ｉにとっては、ゲッタリング層３３０を横切ることが望ましい。技術的目的は、ダイシール１１５，１２０，１２５，１３０のうち１つまたは他のものに近接する半導体チップ１５′′′′に侵入する場合がある、アスタリスク３３５によって概略的に示される不純物の選択的移動を容易にすることである。このような不純物は、ＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉに下方向または上方向に沿って、ダイシール１１５，１２０，１２５，１３０からゲッタリング層３３０へ離され、すなわち、両方とも不純物の汚染影響を比較的受け易いデバイス層７０および金属層６０から離される。典型的な種類の不純物３３５には、ナトリウム、カリウム、鉄および同様な種類のイオンが挙げられる。

半導体チップ１５′′′′内にゲッタリング層３３０を作成するために、様々な技術が使用されてもよい。１つの例示的な実施形態においては、図１８に記載されるように、半導体チップ１５上で鉄インプラントが実施されてもよい。ここでは、半導体チップ１５′′′′は、図１７に記載される方向から上下逆に記載され、種々のＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉ、金属層６０およびデバイス層７０の形成前のものであって、かつ半導体層６５が初期の厚さＺから薄くされる前のものである。図１７に示される後で形成されたデバイス層７０の場所は３３８の番号が付けられる。インプラントされた種３４０は、酸素または他の周知のゲッタリング種であってもよい。インプラントの目的は、半導体チップ１５の半導体層６５の格子構造の付随的な崩壊とともに格子間酸素または他の種を確立することである。鉄のインプラントには、種々のパラメータが使用されてもよい。この例示的な実施形態においては、約１Ｅ１６から１Ｅ１７ｃｍ^−２の用量で、また約１００から１２０ＫｅＶのエネルギーで、インプラントが実施されてもよい。問題なくデバイス層７０が容易に形成されることを可能にするように、充分な深さでゲッタリング層３３０のピーク濃度を位置決めするために、インプラントのエネルギーが調整されるべきである。半導体チップの電導性を変更する種が局部的に調整可能である場合には、酸素または恐らくはボロンあるいはリン等の適切な不純物の雰囲気に付随して発生する材料の選択的エピタキシャル成長による等のインプラント以外の方法によってゲッタリング層３３０を形成することも可能かもしれない。

所定位置にゲッタリング層３３０があると、図１９に記載されるように、デバイス層７０が製作されてもよい。ここでも、デバイス層７０の製作は、多数の論理回路およびコンポーネントであってもよいものを製作するために必要な、２０の数倍、数百、それ以上の異なる処理ステップが関与する場合があることを当業者は理解するであろう。デバイス層７０の形成に続いて、他の例示的実施形態のために、本明細書のいずれかに記載される技術を使用して、図１７に記載される半導体層６５および他のコンポーネント内にＴＳＶ１００ｆ，１００ｇ，１００ｈ，１００ｉを作成するために、半導体チップ１５′′′′がさらに処理されてもよい。

本明細書において開示される例示的な実施形態のいずれかは、例えば、半導体、磁気ディスク、光ディスクまたは他の記憶媒体等のコンピュータ読取可能媒体に配置される命令、またはコンピュータデータ信号としての命令で、実現されてもよい。命令またはソフトウェアは、本明細書に開示される回路構造を合成し、かつ／またはシミュレーションする能力があってもよい。例示的な実施形態においては、Ｃａｄｅｎｃｅ ＡＰＤ、Ｅｎｃｏｒｅ等の電子設計自動化プログラムが、開示された回路構造を合成するために使用されてもよい。開示された回路構造を製作するために、結果的に発生するコードが使用されてもよい。

本発明は様々に修正され、かつ代替の形式にされやすいかもしれないが、特定の実施形態が図面の実施例により示され、本明細書において詳細に説明された。しかし、本発明は開示される特定の形式に限られることを意図されていないことが理解されるべきである。むしろ、本発明は、以下に添付される特許請求の範囲によって定義される本発明の精神および範囲内に入る全ての修正、等価および代替を対象とする。

Claims (29)

1. 第１のシリコン貫通ビアの第１の端部を、第１の半導体チップの第１の側に近接する第１のダイシールに接続するステップと、
   前記第１のシリコン貫通ビアの第２の端部を、前記第１の側の反対側である前記第１の半導体チップの第２の側に近接する第２のダイシールに接続するステップと、を含み、
   前記第１のダイシール及び前記第２のダイシールは、前記第１の半導体チップの構成要素である、
   製造方法。
2. 前記第１のダイシールをグラウンドに電気的に接続するステップを含む、請求項１の製造方法。
3. 前記第１の半導体チップは静電放電ダイオードを備え、前記製造方法は、前記第１のダイシールを前記静電放電ダイオードに電気的に接続するステップを含む、請求項１の製造方法。
4. 前記第１のシリコン貫通ビアの前記第１の端部を、前記第１の半導体チップの前記第１の側に近接する第３のダイシールに接続し、前記第１のシリコン貫通ビアの前記第２の端部を、前記第１の半導体チップの前記第２の側に近接する第４のダイシールに接続するステップを含む、請求項１の製造方法。
5. 第２のシリコン貫通ビアの第１の端部を前記第１の半導体チップの前記第１の側に近接する第３のダイシールに接続し、前記第２のシリコン貫通ビアの第２の端部を前記第１の半導体チップの前記第２の側に近接する第４のダイシールに接続するステップを含む、請求項１の製造方法。
6. 導体部材を前記第１および第２のシリコン貫通ビアの隣接する表面に接続するステップを含む、請求項５の製造方法。
7. 第２の半導体チップを前記第１の半導体チップに積層するステップを含む、請求項１の製造方法。
8. 前記第１のシリコン貫通ビアを前記第１の半導体チップの導通回路に電気的に接続するステップを含む、請求項１の製造方法。
9. 前記第１の半導体チップのゲッタリング層を通して前記第１のシリコン貫通ビアを横断するステップを含む、請求項１の製造方法。
10. 第１の半導体チップ内に、第１の端部および第２の端部を含む第１のシリコン貫通ビアを形成するステップと、
    前記第１のシリコン貫通ビアの前記第１の端部とオーミック接触する第１のダイシールを形成するステップと、
    前記第１のシリコン貫通ビアの前記第２の端部とオーミック接触する第２のダイシールを形成するステップと、を含み、
    前記第１のダイシール及び前記第２のダイシールは、前記第１の半導体チップの構成要素である、
    製造方法。
11. 前記第１のダイシールをグラウンドに電気的に接続するステップを含む、請求項１０の製造方法。
12. 前記第１の半導体チップは静電放電ダイオードを備え、前記製造方法は、前記第１のダイシールを前記静電放電ダイオードに電気的に接続するステップを含む、請求項１０の製造方法。
13. 前記第１のシリコン貫通ビアの前記第１の端部とオーミック接触する第３のダイシールと、前記第１のシリコン貫通ビアの前記第２の端部とオーミック接触する第４のダイシールとを形成するステップを含む、請求項１０の製造方法。
14. 第１および第２の端部を備えた、前記第１の半導体チップ内の第２のシリコン貫通ビアと、前記第２のシリコン貫通ビアの前記第１の端部とオーミック接触する第３のダイシールと、前記第２のシリコン貫通ビアの前記第２の端部とオーミック接触する第４のダイシールとを形成するステップを含む、請求項１０の製造方法。
15. 前記第１および第２のシリコン貫通ビアの隣接表面間に導体部材を形成するステップを含む、請求項１４の製造方法。
16. 前記第１の半導体チップに第２の半導体チップを積層するステップを含む、請求項１０の製造方法。
17. 前記第１のシリコン貫通ビアを前記第１の半導体チップの導通回路に電気的に接続するステップを含む、請求項１０の製造方法。
18. 前記第１の半導体チップ内に、前記第１のシリコン貫通ビアに接触するゲッタリング層を形成するステップを含む、請求項１０の製造方法。
19. 少なくとも前記第１のシリコン貫通ビアは、コンピュータ読取可能媒体内に記憶された命令を使用して形成される、請求項１０の製造方法。
20. 第１の側と、反対側である第２の側とを有し、前記第１の側に近接する第１のダイシールと、前記第２の側に近接する第２のダイシールとを含む第１の半導体チップと、
    前記第１のダイシールに接続された第１の端部と、前記第２のダイシールに接続された第２の端部とを有する第１のシリコン貫通ビアと、を備える、
    装置。
21. 前記第１のダイシールはグラウンドに電気的に接続されている、請求項２０の装置。
22. 前記第１の半導体チップは、前記第１のダイシールに電気的に接続された静電放電ダイオードを備える、請求項２０の装置。
23. 前記第１の側に近接し、前記第１のシリコン貫通ビアの前記第１の端部に接続された第３のダイシールと、前記第２の側に近接し、前記第１のシリコン貫通ビアの前記第２の端部に接続された第４のダイシールとを備える、請求項２０の装置。
24. 前記第１の側に近接する第３のダイシールと、前記第２の側に近接する第４のダイシールと、前記第３のダイシールに接続された第１の端部および前記第４のダイシールに接続された第２の端部を有する第２のシリコン貫通ビアとを備える、請求項２０の装置。
25. 前記第１および第２のシリコン貫通ビアの隣接表面に接続された導体部材を備える、請求項２４の装置。
26. 前記第１の半導体チップに積層された第２の半導体チップを備える、請求項２０の装置。
27. 前記第１の半導体チップは、前記第１のシリコン貫通ビアに電気的に接続された導通回路を備える、請求項２０の装置。
28. 前記第１のシリコン貫通ビアと接触する、前記第１の半導体チップ内のゲッタリング層を備える、請求項２０の装置。
29. 第１の側と、反対側の第２の側とを有し、前記第１の側に近接する第１のダイシールと、前記第２の側に近接する第２のダイシールとを含む第１の半導体チップと、
    前記第１のダイシールに接続された第１の端部と、前記第２のダイシールに接続された第２の端部とを有する第１のシリコン貫通ビアと、を備える、
    コンピュータ読取可能媒体に記憶された命令で実現される、装置。

Images