JP2013542596A5 - - Google Patents

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  1. 第１のシリコン貫通ビアの第１の端部を、第１の半導体チップの第１の側に近接する第１のダイシールに接続するステップと、
    前記第１のシリコン貫通ビアの第２の端部を、前記第１の側の反対側である前記第１の半導体チップの第２の側に近接する第２のダイシールに接続するステップと、を含む、
    製造方法。
  2. 前記第１のダイシールをグラウンドに電気的に接続するステップを含む、請求項１の製造方法。
  3. 前記第１の半導体チップは静電放電ダイオードを備え、前記製造方法は、前記第１のダイシールを前記静電放電ダイオードに電気的に接続するステップを含む、請求項１の製造方法。
  4. 前記第１のシリコン貫通ビアの前記第１の端部を、前記第１の半導体チップの前記第１の側に近接する第３のダイシールに接続し、前記第１のシリコン貫通ビアの前記第２の端部を、前記第１の半導体チップの前記第２の側に近接する第４のダイシールに接続するステップを含む、請求項１の製造方法。
  5. 第２のシリコン貫通ビアの第１の端部を前記第１の半導体チップの前記第１の側に近接する第３のダイシールに接続し、前記第２のシリコン貫通ビアの第２の端部を前記第１の半導体チップの前記第２の側に近接する第４のダイシールに接続するステップを含む、請求項１の製造方法。
  6. 導体部材を前記第１および第２のシリコン貫通ビアの隣接する表面に接続するステップを含む、請求項５の製造方法。
  7. 第２の半導体チップを前記第１の半導体チップに積層するステップを含む、請求項１の製造方法。
  8. 前記第１のシリコン貫通ビアを前記第１の半導体チップの導通回路に電気的に接続するステップを含む、請求項１の製造方法。
  9. 前記第１の半導体チップのゲッタリング層を通して前記第１のシリコン貫通ビアを横断するステップを含む、請求項１の製造方法。
  10. 第１の半導体チップ内に、第１の端部および第２の端部を含む第１のシリコン貫通ビアを形成するステップと、
    前記第１のシリコン貫通ビアの前記第１の端部とオーミック接触する第１のダイシールを形成するステップと、
    前記第１のシリコン貫通ビアの前記第２の端部とオーミック接触する第２のダイシールを形成するステップと、を含む、
    製造方法。
  11. 前記第１のダイシールをグラウンドに電気的に接続するステップを含む、請求項１０の製造方法。
  12. 前記第１の半導体チップは静電放電ダイオードを備え、前記製造方法は、前記第１のダイシールを前記静電放電ダイオードに電気的に接続するステップを含む、請求項１０の製造方法。
  13. 前記第１のシリコン貫通ビアの前記第１の端部とオーミック接触する第３のダイシールと、前記第１のシリコン貫通ビアの前記第２の端部とオーミック接触する第４のダイシールとを形成するステップを含む、請求項１０の製造方法。
  14. 第１および第２の端部を備えた、前記第１の半導体チップ内の第２のシリコン貫通ビアと、前記第２のシリコン貫通ビアの前記第１の端部とオーミック接触する第３のダイシールと、前記第２のシリコン貫通ビアの前記第２の端部とオーミック接触する第４のダイシールとを形成するステップを含む、請求項１０の製造方法。
  15. 前記第１および第２のシリコン貫通ビアの隣接表面間に導体部材を形成するステップを含む、請求項１４の製造方法。
  16. 前記第１の半導体チップに第２の半導体チップを積層するステップを含む、請求項１０の製造方法。
  17. 前記第１のシリコン貫通ビアを前記第１の半導体チップの導通回路に電気的に接続するステップを含む、請求項１０の製造方法。
  18. 前記第１の半導体チップ内に、前記第１のシリコン貫通ビアに接触するゲッタリング層を形成するステップを含む、請求項１０の製造方法。
  19. 少なくとも前記第１のシリコン貫通ビアは、コンピュータ読取可能媒体内に記憶された命令を使用して形成される、請求項１０の製造方法。
  20. 第１の側と、反対側である第２の側とを有し、前記第１の側に近接する第１のダイシールと、前記第２の側に近接する第２のダイシールとを含む第１の半導体チップと、
    前記第１のダイシールに接続された第１の端部と、前記第２のダイシールに接続された第２の端部とを有する第１のシリコン貫通ビアと、を備える、
    装置。
  21. 前記第１のダイシールはグラウンドに電気的に接続されている、請求項２０の装置。
  22. 前記第１の半導体チップは、前記第１のダイシールに電気的に接続された静電放電ダイオードを備える、請求項２０の装置。
  23. 前記第１の側に近接し、前記第１のシリコン貫通ビアの前記第１の端部に接続された第３のダイシールと、前記第２の側に近接し、前記第１のシリコン貫通ビアの前記第２の端部に接続された第４のダイシールとを備える、請求項２０の装置。
  24. 前記第１の側に近接する第３のダイシールと、前記第２の側に近接する第４のダイシールと、前記第３のダイシールに接続された第１の端部および前記第４のダイシールに接続された第２の端部を有する第２のシリコン貫通ビアとを備える、請求項２０の装置。
  25. 前記第１および第２のシリコン貫通ビアの隣接表面に接続された導体部材を備える、請求項２４の装置。
  26. 前記第１の半導体チップに積層された第２の半導体チップを備える、請求項２０の装置。
  27. 前記第１の半導体チップは、前記第１のシリコン貫通ビアに電気的に接続された導通回路を備える、請求項２０の装置。
  28. 前記第１のシリコン貫通ビアと接触する、前記第１の半導体チップ内のゲッタリング層を備える、請求項２０の装置。
  29. 第１の側と、反対側の第２の側とを有し、前記第１の側に近接する第１のダイシールと、前記第２の側に近接する第２のダイシールとを含む第１の半導体チップと、
    前記第１のダイシールに接続された第１の端部と、前記第２のダイシールに接続された第２の端部とを有する第１のシリコン貫通ビアと、を備える、
    コンピュータ読取可能媒体に記憶された命令で実現される、装置。
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