JP2012134500A5 - - Google Patents

Claims (11)

1. 半導体デバイスパッケージを製作する方法であって、
   第１の金属層に配置された誘電体膜を含む積層体を用意するステップであり、前記積層体が誘電体膜外面および第１の金属層外面を有する、ステップと、
   所定のパターンに従って前記積層体を通って延在する複数のビアを形成するステップと、
   半導体デバイスが取り付け後に１つまたは複数のビアと接触するように１つまたは複数の半導体デバイスを前記誘電体膜外面に取り付けるステップと、
   前記第１の金属層外面および前記複数のビアの内面に導電層を配置して、前記第１の金属層および前記導電層を含む相互接続層を形成するステップと、
   所定の回路構成に従って前記相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップであり、前記パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、前記半導体デバイスとの電気接点を形成する、ステップと、
   を含む方法。
2. 前記パターン形成済み相互接続層が上部相互接続領域およびビア相互接続領域を含み、前記上部相互接続領域が前記ビア相互接続領域の厚さよりも大きい厚さを有する、請求項１に記載の方法。
3. 前記ビア相互接続領域が、約１０ミクロンから約５０ミクロンの範囲の厚さを有する、請求項２に記載の方法。
4. 前記上部相互接続領域が、約５０ミクロンから約２００ミクロンの範囲の厚さを有する、請求項２に記載の方法。
5. 前記積層体が、フレームなしのものである、請求項１に記載の方法。
6. 半導体デバイスパッケージを製作する方法であって、
   第１の金属層と第２の金属層との間に挿入された誘電体膜を含む積層体を用意するステップであり、前記積層体が第１の金属層外面および第２の金属層外面を有する、ステップと、
   所定のパターンに従って前記第２の金属層をパターン形成して、パターン形成済みの第２の金属層を形成するステップと、
   所定のパターンに従って前記積層体を通って延在する複数のビアを形成するステップと、
   １つまたは複数の半導体デバイスを前記パターン形成済みの第２の金属層の一部分の前記第２の金属層外面に取り付けるステップと、
   前記第１の金属層外面および１つまたは複数のビアの内面に導電層を配置して、前記第１の金属層および前記導電層を含む相互接続層を形成するステップと、
   所定の回路構成に従って前記相互接続層をパターン形成して、パターン形成済み相互接続層を形成するステップであり、前記パターン形成済み相互接続層の一部分が、１つまたは複数のビアを通って延在し、前記半導体デバイスとの電気接点を形成する、ステップと、
   を含む方法。
7. 前記パターン形成済みの第２の金属層が、１つまたは複数のビアと整列する１つまたは複数のフィードスルー構造体をさらに含み、前記パターン形成済み相互接続層の一部分が、前記１つまたは複数のビアを通って延在し、前記１つまたは複数のフィードスルー構造体との電気接点を形成する、請求項６に記載の方法。
8. 前記複数のビアを形成する前に前記所定のビアパターンに従って前記第１の金属層をパターン形成するステップをさらに含む、請求項６に記載の方法。
9. 前記パターン形成済みの第２の金属層が複数のパターン形成済み領域をさらに含み、少なくとも２つのパターン形成済み領域が互いに異なる厚さを有する、請求項６に記載の方法。
10. 複数の半導体デバイスを前記パターン形成済みの第２の金属層に取り付けるステップをさらに含み、少なくとも２つの半導体デバイスが互いに異なる厚さを有する、請求項６に記載の方法。
11. 誘電体膜に配置された第１の金属層を含む積層体と、
    所定のパターンに従って前記積層体を通って延在する複数のビアと、
    半導体デバイスが１つまたは複数のビアと接触するように前記誘電体膜に取り付けられた１つまたは複数の半導体デバイスと、
    前記誘電体膜に配置され、前記第１の金属層および導電層の１つまたは複数のパターン形成済み領域を含むパターン形成済み相互接続層であって、一部分が１つまたは複数のビアを通って延在し、前記半導体デバイスとの電気接点を形成するパターン形成済み相互接続層と、
    を備え、
    前記パターン形成済み相互接続層が、上部相互接続領域およびビア相互接続領域を含み、前記上部相互接続領域が、前記ビア相互接続領域の厚さよりも大きい厚さを有する、
    半導体デバイスパッケージ。