JP2017539090A5

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Publication number: JP2017539090A5
Application number: JP2017530112A
Authority: JP
Filing date: 2015-12-03
Publication date: 2018-12-27
Anticipated expiration: 2035-12-03

Claims

半導体パッケージであって、
第１の面及び第２の面を持つ第１のパッケージ基板であり、前記第１の面は前記第２の面の反対側であり、当該第１のパッケージ基板は、
半導体材料を有する層、
当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第１のグランドインターコネクト構造、
当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第２のグランドインターコネクト構造、
当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第３のグランドインターコネクト構造であり、前記第１のグランドインターコネクト構造、前記第２のグランドインターコネクト構造、及び当該第３のグランドインターコネクト構造が、前記半導体材料を有する前記層を貫いて延在している、第３のグランドインターコネクト構造、及び
当該第１のパッケージ基板の前記第２の面上のボールパッドであり、当該ボールパッドは銅を有し、前記第１のグランドインターコネクト構造、前記第２のグランドインターコネクト構造、及び前記第３のグランドインターコネクト構造が、当該ボールパッドと接触している、ボールパッド、
を有する、第１のパッケージ基板と、
前記第１のパッケージ基板の前記第１の面に結合されたダイと、
前記第１のパッケージ基板の前記第２の面に結合された第２のパッケージ基板と、
を有する半導体パッケージ。
当該半導体パッケージは更に、前記第１のパッケージ基板の前記第１の面と前記第２の面との間に更なるグランドインターコネクト構造を有し、該更なるグランドインターコネクト構造は、前記半導体材料を有する前記層を貫いており、該更なるグランドインターコネクト構造は、前記ボールパッドと接触している、請求項１に記載の半導体パッケージ。
半導体パッケージであって、
第１の面及び第２の面を持つ第１のパッケージ基板であり、前記第１の面は前記第２の面の反対側であり、当該第１のパッケージ基板は、
半導体材料を有する第１のパッケージ基板層、
当該第１のパッケージ基板の前記第２の面上の第１のボールパッドであり、銅を有する第１のボールパッド、
前記第１のパッケージ基板層を貫いた、当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第１のインターコネクト構造であり、当該第１のインターコネクト構造は、少なくとも部分的に当該第１のパッケージ基板の前記第１のボールパッドの直接的に上にあり、当該第１のインターコネクト構造は、前記第１のボールパッドと電気的に接触している、第１のインターコネクト構造、
前記第１のパッケージ基板層を貫いた、当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第２のインターコネクト構造であり、当該第２のインターコネクト構造は、少なくとも部分的に当該第１のパッケージ基板の前記第１のボールパッドの直接的に上にあり、当該第２のインターコネクト構造は、前記第１のインターコネクト構造から横に離間されており、当該第２のインターコネクト構造は、当該第１のパッケージ基板の前記第１のボールパッドと電気的に接触している、第２のインターコネクト構造、
前記第１のパッケージ基板層を貫いた、当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第３のインターコネクト構造であり、当該第３のインターコネクト構造は、少なくとも部分的に当該第１のパッケージ基板の前記第１のボールパッドの直接的に上にあり、当該第３のインターコネクト構造は、前記第１のインターコネクト構造から横に離間され且つ前記第２のインターコネクト構造から横に離間されており、当該第３のインターコネクト構造は、当該第１のパッケージ基板の前記第１のボールパッドと電気的に接触している、第３のインターコネクト構造、
当該第１のパッケージ基板の前記第２の面上の第２のボールパッドであり、銅を有する第２のボールパッド、及び
前記第１のパッケージ基板層を貫いた、当該第１のパッケージ基板の前記第１の面と前記第２の面との間の第４のインターコネクト構造であり、当該第４のインターコネクト構造は、少なくとも部分的に当該第１のパッケージ基板の前記第２のボールパッドの直接的に上にあり、当該第４のインターコネクト構造は、当該第１のパッケージ基板の前記第２のボールパッドと電気的に接触している、第４のインターコネクト構造、
を有する、第１のパッケージ基板と、
前記第１のパッケージ基板の前記第１の面に結合されたダイと、
前記第１のパッケージ基板の前記第２の面に結合された第２のパッケージ基板と、
を有する半導体パッケージ。
少なくとも部分的に前記第１のパッケージ基板の前記第２のボールパッドの直接的に上にある、前記第１のパッケージ基板層を貫いて前記第１のパッケージ基板の前記第１の面と前記第２の面との間に存在するインターコネクト構造の方が、少なくとも部分的に前記第１のパッケージ基板の前記第１のボールパッドの直接的に上にある、前記第１のパッケージ基板層を貫いて前記第１のパッケージ基板の前記第１の面と前記第２の面との間に存在するインターコネクト構造よりも少ない、請求項３に記載の半導体パッケージ。
前記第１のパッケージ基板は更に、第２のパッケージ基板層を有する、請求項３に記載の半導体パッケージ。
当該半導体パッケージは更に、
前記第２のパッケージ基板層を貫いた、前記第１のパッケージ基板の前記第１の面と前記第２の面との間の第５のインターコネクト構造であり、当該第５のインターコネクト構造は、前記第１のインターコネクト構造の直接的に上にあり、且つ前記第１のインターコネクト構造と電気的に接触している、第５のインターコネクト構造、
前記第２のパッケージ基板層を貫いた、前記第１のパッケージ基板の前記第１の面と前記第２の面との間の第６のインターコネクト構造であり、当該第６のインターコネクト構造は、前記第２のインターコネクト構造の直接的に上にあり、且つ前記第２のインターコネクト構造と電気的に接触している、第６のインターコネクト構造、及び
前記第２のパッケージ基板層を貫いた、前記第１のパッケージ基板の前記第１の面と前記第２の面との間の第７のインターコネクト構造であり、当該第７のインターコネクト構造は、前記第３のインターコネクト構造の直接的に上にあり、且つ前記第３のインターコネクト構造と電気的に接触している、第７のインターコネクト構造、
を有する、請求項５に記載の半導体パッケージ。
前記第１のインターコネクト構造、前記第２のインターコネクト構造、及び前記第３のインターコネクト構造が全て、前記第１のボールパッドと直接的に接触している、請求項３に記載の半導体パッケージ。
集積回路（ＩＣ）パッケージアセンブリであって、
ダイと第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成された第１のパッケージ基板であり、前記ダイを受けるように構成された第１の面と、該第１の面とは反対側の第２の面とを持つ第１のパッケージ基板
を有し、
前記第１のパッケージ基板は、
前記第１のパッケージ基板の前記第２の面に配置された複数のコンタクトと、
同一層のビアのうちの少なくとも２つのグランドビアと
を含み、
前記複数のコンタクトのうちの個別のコンタクトが、前記第２のパッケージ基板との個別のはんだ接合を形成するように構成され、且つ
前記少なくとも２つのグランドビアは、前記個別のコンタクトと電気的に結合されたグランドビアのクラスタを形成する、
ＩＣパッケージアセンブリ。
前記グランドビアのクラスタは、前記第１のパッケージ基板の前記第１の面と前記第２の面との間の縦方向インターコネクトの一部である、請求項８に記載のＩＣパッケージアセンブリ。
前記同一層のビアは、前記第２の面に直に隣接した最も外側の第１層のビア、前記最も外側の第１層のビアに直に隣接した第２層のビア、又は前記第２層のビアに直に隣接した第３層のビアである、請求項８に記載のＩＣパッケージアセンブリ。
前記グランドビアのクラスタは、前記同一層のビアのうちの複数の信号ビアによって取り囲まれている、請求項８に記載のＩＣパッケージアセンブリ。
前記複数の信号ビアは、前記グランドビアのクラスタの周りに実質的な六角形配置で構成されている、請求項１１に記載のＩＣパッケージアセンブリ。
前記グランドビアのクラスタは、三角形配置をした３つのグランドビアを含む、請求項８に記載のＩＣパッケージアセンブリ。
前記三角形配置の中心が、前記個別のコンタクトの中心の上に配置されている、請求項１３に記載のＩＣパッケージアセンブリ。
当該ＩＣパッケージアセンブリは更に、前記第２のパッケージ基板を有し、前記第２のパッケージ基板は、前記個別のはんだ接合を介して前記第１のパッケージ基板と結合されている、請求項８に記載のＩＣパッケージアセンブリ。
前記少なくとも２つのグランドビアの間の距離が、前記個別のコンタクトの直径よりも小さい、請求項８に記載のＩＣパッケージアセンブリ。
前記少なくとも２つのグランドビアは同じ寸法を有する、請求項８に記載のＩＣパッケージアセンブリ。
前記個別のはんだ接合は、ボールグリッドアレイ（ＢＧＡ）構成の複数のはんだ接合の一部である、請求項８に記載のＩＣパッケージアセンブリ。
前記第１のパッケージ基板は、スタックトビアラミネートコアパッケージ又はコアＢＧＡパッケージである、請求項８に記載のＩＣパッケージアセンブリ。
前記グランドビアのクラスタは、前記第１のパッケージ基板のエッジに最も近いグランドビアの列の一部である、請求項８乃至１９の何れか一項に記載のＩＣパッケージアセンブリ。
集積回路（ＩＣ）パッケージアセンブリを製造する方法であって、
ダイと第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成される第１のパッケージ基板の面に、複数のコンタクトを形成し、
前記複数のコンタクトの個別のコンタクトと電気的に結合するように、同一層のビアのうちの少なくとも２つのグランドビアを有するグランドビアのクラスタを形成し、且つ
前記第１のパッケージ基板を前記第２のパッケージ基板に電気的に結合するために、前記個別のコンタクト上に個別のはんだ接合を形成する、
ことを有する方法。
前記グランドビアのクラスタを形成することは、前記第１のパッケージ基板の両面間に前記グランドビアのクラスタを含む縦方向インターコネクトを形成することを有する、請求項２１に記載の方法。
前記グランドビアのクラスタを形成することは、前記同一層のビアの中にコアビアのクラスタを形成することを有する、請求項２１に記載の方法。
前記グランドビアのクラスタを形成することは、前記同一層のビアのうちの複数の信号ビアによって取り囲まれた前記グランドビアのクラスタを形成することを有する、請求項２１に記載の方法。
前記グランドビアのクラスタを形成することは、三角形配置をした３つのグランドビアを形成することを有する、請求項２１に記載の方法。
前記三角形配置の中心が、前記個別のコンタクトの中心の上に配置される、請求項２５に記載の方法。
前記グランドビアのクラスタを形成することは、２つのグランドビアを互いから離して形成することを有する、請求項２１に記載の方法。
前記グランドビアのクラスタを形成することは、前記第１のパッケージ基板のエッジに最も近いグランドビアの列に前記グランドビアのクラスタを形成することを有する、請求項２１乃至２７の何れか一項に記載の方法。
パッケージアセンブリであって、
第１のダイと、
前記第１のダイに電気的に結合され、且つ前記第１のダイと第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成された、第１のパッケージ基板であり、当該第１のパッケージ基板は、前記第１のダイを受けるように構成された第１の面と、該第１の面とは反対側の第２の面とを持ち、当該第１のパッケージ基板は、当該第１のパッケージ基板の前記第２の面に配置された複数のコンタクトと、同一層のビアのうちの少なくとも２つのグランドビアとを含み、前記複数のコンタクトのうちの個別のコンタクトが、前記第２のパッケージ基板との個別のはんだ接合を形成するように構成され、且つ前記少なくとも２つのグランドビアが、前記個別のコンタクトと電気的に結合されたグランドビアのクラスタを形成する、第１のパッケージ基板と、
前記第２のパッケージ基板であり、前記第１のパッケージ基板を第３のパッケージ基板と電気的に結合するためのインターコネクトが当該第２のパッケージ基板内に埋め込まれている第２のパッケージ基板と、
前記第２のパッケージ基板及び第２のダイに電気的に結合され、且つ前記第２のダイと前記第２のパッケージ基板との間で入力／出力（Ｉ／Ｏ）信号及びグランドをルーティングするように構成された、前記第３のパッケージ基板と、
を有するパッケージアセンブリ。
前記第１のパッケージ基板はスタックトビアラミネートコアパッケージであり、前記第２のパッケージ基板はインターポーザであり、前記第３のパッケージ基板はコアボールグリッドアレイパッケージである、請求項２９に記載のパッケージアセンブリ。
前記第１のダイはＣＰＵであり、前記第２のダイはスイッチである、請求項２９に記載のパッケージアセンブリ。
前記グランドビアのクラスタは、前記第１のパッケージ基板のエッジに最も近いグランドビアの列の一部である、請求項２９乃至３１の何れか一項に記載のパッケージアセンブリ。
半導体パッケージであって、
第１の面及び第２の面を持つパッケージ基板であり、前記第１の面は前記第２の面の反対側であり、当該パッケージ基板は、
当該パッケージ基板の前記第２の面上のボールパッド、及び
当該パッケージ基板の前記第１の面と前記第２の面との間の縦方向インターコネクトであり、当該縦方向インターコネクトは、第２のグランド導通ビアに横方向に隣接した第１のグランド導通ビアを有し、該第１のグランド導通ビア及び該第２のグランド導通ビアは双方が前記ボールパッドと直接的に接触している、縦方向インターコネクト、
を有する、パッケージ基板と、
前記パッケージ基板の前記第１の面に結合されたダイであり、フットプリントを持つダイと、
前記パッケージ基板の前記第２の面上の前記ボールパッドに結合されたはんだボールであり、前記ダイのフットプリントの外側にあるはんだボールと、
を有する半導体パッケージ。
前記パッケージ基板は、１つ以上の導電層を有する多層パッケージ基板であり、前記第１のグランド導通ビア及び前記第２のグランド導通ビアは、前記ボールパッドと前記１つ以上の導電層のうちの１つとの間にある、請求項３３に記載の半導体パッケージ。
前記１つ以上の導電層のうちの前記１つは、前記第１のグランド導通ビア及び前記第２のグランド導通ビアの直上の層である、請求項３４に記載の半導体パッケージ。
前記第１のグランド導通ビア及び前記第２のグランド導通ビアは、前記パッケージ基板の前記第１の面と前記第２の面との間を完全に延在している、請求項３３に記載の半導体パッケージ。
前記第１のグランド導通ビア及び前記第２のグランド導通ビアは、前記パッケージ基板内の電気経路に結合されており、該電気経路は前記ダイに結合されている、請求項３３に記載の半導体パッケージ。
前記ダイに電気的に結合された第２のダイを更に有する請求項３３に記載の半導体パッケージ。
当該半導体パッケージは更に第２のパッケージ基板を有し、前記第２のダイは前記第２のパッケージ基板に取り付けられ、前記第２のパッケージ基板は前記パッケージ基板に電気的に結合される、請求項３８に記載の半導体パッケージ。
前記縦方向インターコネクトは更に、前記第１及び第２のグランド導通ビアに横方向に隣接した第３のグランド導通ビアを有し、該第３のグランド導通ビアは前記ボールパッドと直接的に接触している、請求項３３に記載の半導体パッケージ。
前記縦方向インターコネクトは更に、前記第１、第２及び第３のグランド導通ビアに横方向に隣接した１つ以上の更なるグランド導通ビアを有し、該１つ以上の更なるグランド導通ビアは前記ボールパッドと直接的に接触している、請求項４０に記載の半導体パッケージ。
前記ボールパッドは銅を有する、請求項３３に記載の半導体パッケージ。