JP2011129729A5 - - Google Patents
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従来、半導体チップを実装するための配線基板（半導体パッケージ）がある。配線基板はコア基板の両面側にビルドアップ配線が形成されて構成される。
図１に示すように、関連技術の配線基板１００では、コア基板２００にはその厚み方向に貫通する貫通電極２２０が形成されている。コア基板２００の両面側には貫通電極２２０を介して相互接続される第１配線層３００がそれぞれ形成されている。
ここで、図２のＡ領域の接続パッドＣからその下の第２配線層２２までの配線構造について説明する。第１部分透視平面図を加えて参照すると、Ａ領域の接続パッドＣの１層下の第２配線層２２は、接続パッドＣに対応する領域において、両端側に配置された第１、第２ビア受け用電極部２２ａ，２２ｃと、中央部に配置された配線部２２ｂと備えて形成されている。
また同様に、第２ビア受け用電極部２２ｃは分離された２つのビア導体ＶＣ２によって上側の接続パッドＣに接続されている。第1ビア受け用電極部２２ａはその下に配置されたビア導体ＶＣ１（図２の断面図）によって第１配線層２０に接続されている。
次に、図２のＢ領域の接続パッドＣからその下の第２配線層２２までの配線構造について説明する。第２部分平面図を加えて参照すると、Ｂ領域の接続パッドＣの１層下の第２配線層２２は、接続パッドＣに対応する領域において、両端側に配置されたビア受け用電極部２２ｘと、中央部に配置された配線部２２ｙとを備えて形成されている。
次に、図２のＣ領域の接続パッドＣ（他の接続パッド）から第２配線層２２までの配線構造について説明する。Ｃ領域の接続パッドＣは、Ａ領域及びＢ領域の接続パッドＣと同一層から形成される他の接続パッドである。第３部分平面図を加えて参照すると、Ｃ領域は、接続パッドＣ（他の接続パッド）に対応する領域に第２配線層２２の配線部を配置する必要がない領域を示しており、接続パッドＣに対応する領域に接続パッドＣに対応する大きさ（同等面積）の第２配線層２２のビアパッドＶＰが配置されている。
従って、図２のＣ領域では、接続パッドＣに対応する領域に配置された第２配線層２２のビアパッドＶＰの上に配置される複数のビア導体ＶＣ２は、Ａ領域及びＢ領域のビア導体ＶＣ２と同一径で形成される。
１，１ａ，１ｂ…配線基板、２…半導体装置、１０…シリコン基板、１２…絶縁層、１４…貫通電極、２０…第１配線層、２２…第２配線層、２２ａ，２２ｃ，２２ｘ…ビア受け用電極部、２２ｂ，２２ｙ…配線部、３０…第１層間絶縁層、３１，３３…ソルダレジスト、３２…第２層間絶縁層、Ｃ…接続パッド、ＣＸ…外部接続用パッド、ＴＨ…スルーホール、ＶＣ１，ＶＣ２，ＶＣｘ…ビア導体、ＶＨ１…第１ビアホール、ＶＨ２…第２ビアホール、ＶＰ…ビアパッド。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009287132A JP5313854B2 (ja) | 2009-12-18 | 2009-12-18 | 配線基板及び半導体装置 |
| US12/958,730 US8350390B2 (en) | 2009-12-18 | 2010-12-02 | Wiring substrate and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009287132A JP5313854B2 (ja) | 2009-12-18 | 2009-12-18 | 配線基板及び半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2011129729A JP2011129729A (ja) | 2011-06-30 |
| JP2011129729A5 true JP2011129729A5 (ja) | 2012-10-18 |
| JP5313854B2 JP5313854B2 (ja) | 2013-10-09 |
Family
ID=44149923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009287132A Active JP5313854B2 (ja) | 2009-12-18 | 2009-12-18 | 配線基板及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8350390B2 (ja) |
| JP (1) | JP5313854B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102986314B (zh) * | 2010-07-06 | 2016-10-12 | 株式会社藤仓 | 层叠配线基板及其制造方法 |
| CN103608915B (zh) * | 2011-06-21 | 2016-09-07 | 株式会社村田制作所 | 电路模块 |
| US8952540B2 (en) | 2011-06-30 | 2015-02-10 | Intel Corporation | In situ-built pin-grid arrays for coreless substrates, and methods of making same |
| US9275925B2 (en) * | 2013-03-12 | 2016-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved interconnect structure |
| JP2015173144A (ja) * | 2014-03-11 | 2015-10-01 | 株式会社東芝 | 配線基板とそれを用いた半導体装置 |
| TWI554174B (zh) * | 2014-11-04 | 2016-10-11 | 上海兆芯集成電路有限公司 | 線路基板和半導體封裝結構 |
| JP2020013917A (ja) * | 2018-07-19 | 2020-01-23 | 京セラ株式会社 | 配線基板 |
| CN114365587A (zh) * | 2020-01-10 | 2022-04-15 | 住友电气工业株式会社 | 柔性印刷布线板及其制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW430935B (en) * | 1999-03-19 | 2001-04-21 | Ind Tech Res Inst | Frame type bonding pad structure having a low parasitic capacitance |
| JP4248761B2 (ja) * | 2001-04-27 | 2009-04-02 | 新光電気工業株式会社 | 半導体パッケージ及びその製造方法並びに半導体装置 |
| US6844631B2 (en) * | 2002-03-13 | 2005-01-18 | Freescale Semiconductor, Inc. | Semiconductor device having a bond pad and method therefor |
| JP2003289104A (ja) * | 2002-03-28 | 2003-10-10 | Ricoh Co Ltd | 半導体装置の保護回路及び半導体装置 |
| JP3639265B2 (ja) * | 2002-05-28 | 2005-04-20 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| US7138185B2 (en) * | 2002-07-05 | 2006-11-21 | Fuji Photo Film Co., Ltd. | Anti-reflection film, polarizing plate and display device |
| JP2005101248A (ja) * | 2003-09-25 | 2005-04-14 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP2006190771A (ja) * | 2005-01-05 | 2006-07-20 | Renesas Technology Corp | 半導体装置 |
| JP4671814B2 (ja) * | 2005-09-02 | 2011-04-20 | パナソニック株式会社 | 半導体装置 |
| JP2007087975A (ja) * | 2005-09-16 | 2007-04-05 | Ricoh Co Ltd | 半導体装置 |
| JP2008112765A (ja) | 2006-10-30 | 2008-05-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
2009
- 2009-12-18 JP JP2009287132A patent/JP5313854B2/ja active Active
-
2010
- 2010-12-02 US US12/958,730 patent/US8350390B2/en active Active
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