JP2009147165A5 - - Google Patents

Claims (8)

1. 積層された複数の絶縁層と、前記積層された複数の絶縁層の上面側に設けられた内部接続用パッドと、前記積層された複数の絶縁層の上面側に設けられ、半導体素子が実装される半導体素子実装用パッドと、前記積層された複数の絶縁層の下面側に設けられたテスト用パッドと、前記積層された複数の絶縁層の下面側に設けられ、外部接続端子が配設される外部接続用パッドと、を有する第１の配線基板と、
   前記第１の配線基板の上方に配置され、内部接続端子を介して、前記第１の配線基板と電気的に接続される第２の配線基板と、
   前記半導体素子実装用パッドに実装された半導体素子と、を備えた半導体装置であって、
   前記外部接続用パッドを前記テスト用パッドよりも内側に配置したことを特徴とする半導体装置。
2. 前記積層された複数の絶縁層に内設され、前記内部接続用パッドと前記テスト用パッドとを電気的に接続する第１の配線パターンと、前記積層された複数の絶縁層に内設され、前記半導体素子実装用パッドと前記外部接続用パッドとを電気的に接続する第２の配線パターンと、を備え、
   前記半導体素子実装用パッドを前記内部接続用パッドよりも内側に配置し、
   前記第２の配線パターンを前記第１の配線パターンよりも内側に設けたことを特徴とする請求項１記載の半導体装置。
3. 前記外部接続用パッドを前記配線基板の中央部に対応する部分に配置したことを特徴とする請求項１又は２記載の半導体装置。
4. 前記テスト用パッドを前記内部接続用パッドと対向するように配置すると共に、前記半導体素子実装用パッドを前記外部接続用パッドと対向するように配置したことを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
5. 前記第１の配線基板と前記第２の配線基板との間に、前記半導体チップ及び前記内部接続端子を封止する封止樹脂を設けたことを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
6. 前記内部接続端子は、前記第１の配線基板と前記第２の配線基板との間を所定の間隔に保つためのコア部と、前記コア部を覆う被覆部とを有した導電性ボールであることを特徴とする請求項１ないし５のうち、いずれか１項記載の半導体装置。
7. 前記積層された複数の絶縁層の間に、コア基板を設けたことを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置。
8. 前記第１の配線基板と対向する側とは反対側に位置する前記第２の配線基板の面に、電子部品を設けたことを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置。