JP2012069984A5 - - Google Patents

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Claims (15)

  1. グリッド・アレイの行に配置された端子パッドを含む基板と、
    前記基板上に搭載された半導体チップと、
    を含む、半導体装置であって、
    前記端子パッドを前記半導体チップのパッドに電気的に接続する複数のトレースが、前記グリッド・アレイの行から前記端子パッドの選択的な削減の結果空けられた空間を介して配路され、
    前記グリッド・アレイの行の1つの行の1つの辺が、最小パッド・ピッチに対応する第1のパッド・ピッチと、前記選択的な削減の結果として前記最小パッド・ピッチの倍数に対応する第2のパッド・ピッチとを有する、半導体装置。
  2. 請求項1に記載の半導体装置であって、
    前記基板の第1の側に形成された前記トレースを前記基板の第2の側に電気的に接続するバイアが、前記基板に形成されている、半導体装置。
  3. 請求項2に記載の半導体装置であって、
    前記バイアの直径が最適なバイア設計規則に維持される、半導体装置。
  4. 請求項3に記載の半導体装置であって、
    前記バイアが、前記グリッド・アレイの行の前記端子パッドに対応する位置に配置される、半導体装置。
  5. 請求項4に記載の半導体装置であって、
    前記グリッド・アレイの行の前記端子パッド上に形成された外部端子を更に含む、半導体装置。
  6. 請求項5に記載の半導体装置であって、
    前記外部端子がはんだボールである、半導体装置。
  7. 請求項1に記載の半導体装置であって、
    前記第1のパッド・ピッチと前記第2のパッド・ピッチとを有する前記行が前記グリッド・アレイの行の最外周の行である、半導体装置。
  8. 請求項1乃至7の何れかに記載の半導体装置であって、
    前記グリッド・アレイの行の前記1つの行の4つの辺が、前記第1のパッド・ピッチと前記第2のパッド・ピッチとを有する、半導体装置。
  9. 請求項1乃至8の何れかに記載の半導体装置であって、
    前記第2のパッド・ピッチが前記第1のパッド・ピッチの2倍の幅である、半導体装置。
  10. 半導体チップと、
    前記半導体チップが搭載される基板であって、選択的に削減されたグリッド・アレイを含むフットプリントを有する、前記基板と、
    を含む、半導体装置であって、
    グリッド・アレイの行から端子パッドとそれに対応するバイアの選択的な削減の結果空けられた空間に複数のトレースが配路され、前記複数のトレースが前記端子パッドから前記半導体チップのボンディング・パッドへの電気的接続を提供し、前記グリッド・アレイの行の1つの行の1つの辺が、最小パッド・ピッチに対応する第1のパッド・ピッチと、前記選択的な削減の結果として前記最小パッド・ピッチの倍数に対応する第2のパッド・ピッチとを有する、半導体装置。
  11. 請求項10に記載の半導体装置であって、
    前記バイアの直径が最適なバイア設計規則に維持される、半導体装置。
  12. 請求項11に記載の半導体装置であって、
    前記バイアが前記基板の第1の側と前記基板の第2の側との間の電気的接続を提供する、半導体装置。
  13. 請求項12に記載の半導体装置であって、
    前記グリッド・アレイの行の前記1つの行の4つの辺が前記第1のパッド・ピッチと前記第2のパッド・ピッチとを有する、半導体装置。
  14. 請求項10乃至13の何れかに記載の半導体装置であって、
    前記端子パッドに対応する位置に配置されている外部端子を更に含む、半導体装置。
  15. 請求項14に記載の半導体装置であって、
    前記外部端子がはんだボールである、半導体装置。
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