JP2013526770A5 - - Google Patents

Claims (17)

1. 半導体デバイスであって、
   その上に回路配路を備えた表面と、前記回路配路に電気的に接続される複数の導電性パッドを含む裏面とを含む第１の基板と、
   前記複数の導電性パッドに電気的に接続され、前記第１の基板に取り付けられる第１の半導体ダイと、
   その上に回路配路と複数の導電性パッドとを備えた表面を含む第２の基板であって、前記第２の基板の前記表面上の前記回路配路が、前記第２の基板の前記表面上の前記複数の導電性パッドに電気的に接続される、前記第２の基板と、
   前記第２の基板に電気的に接続されかつ取り付けられ、その中に複数の基板貫通ビア（ＴＳＶ）を含む、第２の半導体ダイと、
   前記ＴＳＶを介して前記第２の半導体ダイに電気的に接続され、かつ前記第２の半導体ダイに取り付けられる、第３の半導体ダイと、
   前記第１の基板の前記裏面上の前記複数の導電性パッドを、前記第２の基板の前記表面上の前記複数の導電性パッドに電気的に接続する複数の導体と、
   前記第１の半導体ダイを前記第２の半導体ダイに電気的に接続する第１の接続タイプと、
   前記第３の半導体ダイを前記第２の半導体ダイに電気的に接続する第２の接続タイプと、
   を含み、
   前記第１の接続タイプが前記第２のタイプとは異なる、半導体デバイス。
2. 請求項１に記載の半導体デバイスであって、
   前記第１の半導体ダイが第１のメモリタイプを含む第１のメモリダイであり、前記第２の半導体ダイがロジックダイであり、前記第３の半導体ダイが、前記第１のメモリタイプとは異なる第２のメモリタイプを含む第２のメモリダイである、半導体デバイス。
3. 請求項１に記載の半導体デバイスであって、
   前記第１の半導体ダイが、データ幅と速度とを含むシリアル入力／出力（Ｉ／Ｏ）データアーキテクチャを含む第１のメモリダイであり、前記第２の半導体ダイがマイクロプロセッサであり、前記第３の半導体ダイが、前記第１の半導体ダイより遅い速度と前記第１の半導体ダイより広いデータ幅とを含むデータアーキテクチャを含む第２のメモリダイである、半導体デバイス。
4. 請求項１に記載の半導体デバイスであって、
   前記第２の基板の裏面上のボールグリッドアレイ（ＢＧＡ）を更に含み、前記ＢＧＡが、レシービング基板に接続されるように、データを前記第１の半導体ダイと前記第２の半導体ダイと前記第３の半導体ダイから前記レシービング基板に搬送するように、適合される、半導体デバイス。
5. 請求項１に記載の半導体デバイスであって、
   前記第１の半導体ダイを前記第１の基板の前記表面上の前記回路配路に電気的に接続する複数のボンドワイヤを更に含む、半導体デバイス。
6. 請求項１に記載の半導体デバイスであって、
   前記第１の基板の前記裏面上の前記複数の導電性パッドを前記第２の基板の前記表面上の前記複数の導電性パッドに電気的に接続する複数の導体が、複数のリフローされたボールグリッドアレイ（ＢＧＡ）構造である、半導体デバイス。
7. 請求項１に記載の半導体デバイスであって、
   前記第１の半導体ダイが、複数のボンドワイヤで前記第１の基板の前記表面上の前記回路配路に電気的に接続され、前記第２の半導体ダイが、複数の導電性ピラーで前記第２の基板の前記回路配路に電気的に接続される、半導体デバイス。
8. 請求項１に記載の半導体デバイスであって、
   前記第１の接続タイプが、前記第１の基板上の前記回路配路と前記第１の基板の前記裏面上の前記複数の導電性パッドと前記第２の基板の前記表面上の前記導電性パッドと前記第２の基板の前記表面上の前記回路配路とを含み、かつ
   前記第２の接続タイプが前記複数のＴＳＶを含む、半導体デバイス。
9. 半導体デバイスであって、
   第１の基板の表面上の第１の回路配路に電気的に接続される第１の半導体ダイと、
   第２の基板の表面上の第２の回路配路に電気的に接続される第２の半導体ダイと、
   前記第２の半導体ダイの裏側で複数の基板貫通ビアを介して前記第２の半導体ダイに電気的に接続される第３の半導体ダイと、
   を含み、
   前記第１の半導体ダイが、前記第１の基板の前記表面上の前記第１の回路配路を介して延在するデータ経路を介して、前記第２の基板の前記表面上の前記第２の回路配路を介して、前記第２の半導体ダイに電気的に接続される、半導体デバイス。
10. 請求項９に記載の半導体デバイスであって、
    前記第１の基板の裏面上の導電性パッドと、
    前記第２の基板の前記表面上の導電性パッドと、
    前記第１の基板の前記裏面上の前記導電性パッドを、前記第２の基板の前記表面上の前記導電性パッドに電気的に接続する電気的接続と、
    を更に含み、
    前記データ経路が、前記第１の基板の前記裏面上の前記導電性パッドを、前記第２の基板の前記表面上の前記導電性パッドに電気的に接続する電気的接続を介して更に延在する、半導体デバイス。
11. 請求項１０に記載の半導体デバイスであって、
    前記第１の半導体ダイと前記第２の半導体ダイと前記第３の半導体ダイとを、レシービング基板に電気的に接続するよう適合される、前記第２の基板の裏面上の複数のボールグリッドアレイ（ＢＧＡ）接続を更に含む、半導体デバイス。
12. 請求項１１に記載の半導体デバイスであって、
    前記第１の基板が印刷回路基板であり、前記第２の基板が印刷回路基板である、半導体デバイス。
13. 半導体デバイスを形成するための方法であって、
    第１の半導体ダイを第１の基板の表面に物理的に取り付けることと、
    前記第１の半導体ダイを前記第１の基板の前記表面上の回路配路に電気的に接続することであって、前記回路配路が、前記第１の基板の裏面上の複数の導電性パッドと電気的に接続される、前記接続することと、
    第２の半導体ダイを第２の基板の表面に物理的に取り付けることと、
    前記第２の半導体ダイを前記第２の基板の前記表面上の回路配路に電気的に接続することであって、前記第２の基板の前記表面上の前記回路配路が、前記第２の基板の表面上の複数の導電性パッドと電気的に接続される、前記接続することと、
    第３の半導体ダイを前記第２の半導体ダイに物理的に取り付けることと、
    前記第２の半導体ダイ内の複数の基板貫通ビア（ＴＳＶ）を介して前記第３の半導体ダイを前記第２の半導体ダイを電気的に取り付けることと、
    前記第１の基板の前記裏面上の前記複数の導電性パッドを、前記第２の基板の前記表面上の前記複数の導電性パッドに電気的に接続することと、
    を含む、方法。
14. 請求項１３に記載の方法であって、
    データ幅と速度とを含むシリアル入力／出力（Ｉ／Ｏ）データアーキテクチャを含む第１のメモリダイである前記第１の半導体ダイを提供することと、
    マイクロプロセッサである前記第２の半導体ダイを提供することと、
    前記第１の半導体ダイよりも遅い速度と前記第１の半導体ダイよりも広いデータ幅とを含むデータアーキテクチャを含む第２のメモリダイである前記第３の半導体ダイを提供することと、
    を更に含む、方法。
15. 請求項１３に記載の方法であって、
    前記第２の基板の裏面上のボールグリッドアレイ（ＢＧＡ）をレシービング基板に取り付けて前記第１の半導体ダイと前記第２の半導体ダイと前記第３の半導体ダイとを前記レシービング基板に電気的に接続することを更に含む、方法。
16. 請求項１５に記載の方法であって、
    複数のボンドワイヤを前記第１の半導体ダイと前記第１の基板の表面上の前記回路配路とに取り付けて前記第１の半導体ダイを前記第１の基板の裏面上のパッドに電気的に接続することを更に含む、方法。
17. 請求項１に記載の方法であって、
    前記第１の半導体ダイを前記第１の基板の表面に物理的に取り付けることが、前記第１の半導体ダイを第１の印刷回路基板の前記表面に物理的に取り付けることを含み、
    前記第２の半導体ダイを前記第２の基板の表面に物理的に取り付けることが、前記第２の半導体ダイを第２の印刷回路基板の前記表面に物理的に取り付けることを含む、方法。