JP2013251303A5 - 半導体パッケージ、積層型半導体パッケージ及びプリント回路板 - Google Patents

Description

本発明は、半導体素子を実装したプリント配線板を備えた半導体パッケージ、パッケージ・オン・パッケージ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体パッケージ、及びプリント回路板に関する。

Claims (7)

1. プリント配線板と、
   第１信号端子及び第２信号端子を有し、前記プリント配線板に実装された半導体素子と、を備え、
   前記プリント配線板は、
   表層に形成されたはんだ接合用の第１ランド及び第２ランドと、
   前記半導体素子の第１信号端子と前記第１ランドとを電気的に接続する第１配線と、
   前記半導体素子の第２信号端子と前記第２ランドとを電気的に接続する、前記第１配線よりも配線長が長い第２配線と、を有し、
   前記第２ランドの表面は、前記第１ランドの表面よりも面積が大きいことを特徴とする半導体パッケージ。
2. 前記プリント配線板は、前記表層に形成されたソルダーレジストを有し、
   前記ソルダーレジストには、前記第１ランドの表面を露出させる第１開口と、前記第２ランドの表面を露出させる、前記第１開口よりも開口面積が大きい第２開口とが形成されていることを特徴とする請求項１に記載の半導体パッケージ。
3. 前記第１信号端子及び前記第２信号端子は、データ信号を出力する端子であり、
   前記第１配線及び前記第２配線は、データ信号の伝送に用いる配線であることを特徴とする請求項１又は２に記載の半導体パッケージ。
4. 前記第１信号端子及び前記第２信号端子は、ストローブ信号を出力する端子であり、
   前記第１配線及び前記第２配線は、ストローブ信号の伝送に用いる配線であることを特徴とする請求項１又は２に記載の半導体パッケージ。
5. 請求項１乃至４のいずれか１項に記載の半導体パッケージと、
   前記半導体パッケージが実装されたマザーボードと、を備えたことを特徴とするプリント回路板。
6. 第１プリント配線板及び前記第１プリント配線板に実装された第１半導体素子を有する第１半導体パッケージと、
   第２プリント配線板及び前記第２プリント配線板に実装された第２半導体素子を有し、前記第１半導体パッケージに積層された第２半導体パッケージと、を備え、
   前記第１プリント配線板は、
   表層に形成され、前記第２プリント配線板の各ランドにそれぞれはんだで接合された第１ランド及び第２ランドと、
   前記第１半導体素子の第１信号端子と前記第１ランドとを電気的に接続する第１配線と、
   前記第１半導体素子の第２信号端子と前記第２ランドとを電気的に接続する、前記第１配線よりも配線長が長い第２配線と、を有し、
   前記第２ランドの表面は、前記第１ランドの表面よりも面積が大きいことを特徴とする積層型半導体パッケージ。
7. 請求項６に記載の積層型半導体パッケージと、
   前記積層型半導体パッケージが実装されたマザーボードと、を備えたことを特徴とするプリント回路板。