JP2014123736A5

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Publication number: JP2014123736A5
Application number: JP2013263323A
Authority: JP
Filing date: 2013-12-20
Publication date: 2017-02-09

Description

又、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路パターンを有するパッケージ基板と、前記パッケージ基板上に配置され、前記パッケージ基板と対向する第１面及び前記第１面と対向する第２面を有し、第１集積回路と、その中央領域に配置され前記回路パターンと電気的に接続される貫通電極とを含む第１半導体チップと、前記第１半導体チップ上に互いに離隔して配置され、前記第１半導体チップと対向する第３面及び前記第３面と対向する第４面を有し、第２集積回路を含む一対の第２半導体チップとを有し、
前記第１半導体チップは、前記第２面に配置され前記貫通電極に接続される複数の第１ボンディングパッドをさらに含み、前記第２半導体チップの各々は、前記第４面に配置されて前記第２集積回路に電気的に接続される第２ボンディングパッドをさらに含むことを特徴とする。

前記第２半導体チップは、前記第１半導体チップの２倍のメモリ容量を有し、前記半導体パッケージの総メモリ容量は、前記第１半導体チップのメモリ容量の２^ｎ倍（ｎは整数）であることが好ましい。
前記第１半導体チップと前記パッケージ基板との間に配置され、前記貫通電極を通じて前記回路パターンとを電気的に接続する第１バンパーをさらに有することが好ましい。
前記第１半導体チップは、前記第１面に配置され、前記貫通電極に接続される第１ボンディングパッドをさらに含み、前記第２半導体チップの各々は、前記第３面に配置されて前記第２集積回路と電気的に接続される第２ボンディングパッドをさらに含むことが好ましい。

前記接続パッド、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、互いにサイド接続方式で接続されることが好ましい。
前記第３半導体チップは、前記第２半導体チップの前記第２ボンディングパッドを露出するように前記パッケージ基板の縁部に向かってシフトされ、前記第４半導体チップは、前記第３半導体チップの前記第３ボンディングパッドを露出するように前記パッケージ基板の縁部に向かってシフトされることが好ましい。
前記第２半導体チップの各々は、前記第３面に配置される接続パッドをさらに含み、前記半導体パッケージは、前記第１半導体チップと前記第２半導体チップとの間に配置され、前記接続パッドと前記第１ボンディングパッドを接続する第２バンパーをさらに有し、
前記接続パッド、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドはサイド接続方式で接続されることが好ましい。

前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッドは、前記第５面に配置され、前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッドは、前記第７面に配置されることが好ましい。
前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、互いにサイド接続方式で接続されることが好ましい。

Claims

半導体パッケージであって、
パッケージ基板と、
前記パッケージ基板上に配置される第１半導体チップと、
前記パッケージ基板と前記第１半導体チップとの間に搭載される一対の第２半導体チップと、
接続部材とを有し、
前記パッケージ基板は、その中央領域に配置された開口部と、前記開口部に隣接して配置された回路パターンとを含み、
前記第１半導体チップは、第１集積回路と、
その中央領域に前記開口部と整列配置され第１ワイヤを通じて前記回路パターンと電気的に接続される第１センターパッドと、
前記第１半導体チップの中央領域に配置され前記第１センターパッドと離隔して前記第１集積回路と電気的に接続される複数の第１ボンディングパッドとを含み、
前記第２半導体チップは、前記開口部の対向する両側に離隔して配置され、
第２集積回路と、
前記第２集積回路の対向する縁部に隣接し前記第１ボンディングパッドと対応するように配置され、前記第２集積回路と電気的に接続される複数の第２ボンディングパッドとを含み、
前記接続部材は、前記第１ボンディングパッドと前記第２ボンディングパッドとを電気的に接続し、
前記第１半導体チップは、前記各々の第２半導体チップの２倍のメモリ容量を有し、前記半導体パッケージの総メモリ容量は、前記第１半導体チップのメモリ容量の２^ｎ倍（ｎは整数）であることを特徴とする半導体パッケージ。
前記第１センターパッドは、前記第１集積回路を通じて前記第１ボンディングパッドと電気的に接続されることを特徴とする請求項１に記載の半導体パッケージ。
前記第１半導体チップは、前記パッケージ基板と対向する第１面及び前記第１面と対向する第２面を有し、前記第１センターパッド及び前記第１ボンディングパッドは前記第１面に配置され、
前記第２半導体チップの各々は、前記第１半導体チップの前記第１面と対向する第３面及び前記第３面と対向する第４面を有し、前記第２ボンディングパッドは、前記第３面に配置されることを特徴とする請求項１に記載の半導体パッケージ。
前記第２半導体チップの各々は、それらの中央領域に配置され、前記第２集積回路と電気的に接続された第２センターパッドをさらに含み、前記第２センターパッドは、第２再配線層を通じて前記第２ボンディングパッドと電気的に接続されることを特徴とする請求項３に記載の半導体パッケージ。
前記第２集積回路は、それらの中央領域の配置された第２センターパッド無しで、前記第２ボンディングパッドと電気的に接続されることを特徴とする請求項３に記載の半導体パッケージ。
前記パッケージ基板と前記第２半導体チップとの間に、前記開口部の対向する両側に離隔して配置される一対の第３半導体チップと、
前記パッケージ基板と前記第３半導体チップとの間に、前記開口部の対向する両側に離隔して配置される一対の第４半導体チップとを更に有し、
前記第３半導体チップは、第３集積回路と、
前記開口部と隣接して前記第３半導体チップの互いに対向する縁部に配置され、前記第３集積回路と電気的に接続される第３ボンディングパッドとを含み、
前記第４半導体チップは、第４集積回路と、
前記開口部と隣接して前記第４半導体チップの互いに対向する縁部に配置され、前記第４集積回路と電気的に接続される第４ボンディングパッドとを含み、
前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、サイド接続方式又はワイヤ接続方式で接続されることを特徴とする請求項３に記載の半導体パッケージ。
前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッドは、前記第５面に配置され、
前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッドは、前記第７面に配置されることを特徴とする請求項６に記載の半導体パッケージ。
前記接続部材は、前記第１半導体チップと前記第２半導体チップとの間に配置される複数の第１バンパーを含むことを特徴とする請求項３に記載の半導体パッケージ。
前記第１半導体チップは、前記パッケージ基板と対向する第１面及び前記第１面と対向する第２面を有し、前記第１センターパッド及び前記第１ボンディングパッドは、前記第１面に配置され、
前記第２半導体チップの各々は、前記第１半導体チップの前記第１面と対向する第３面及び前記第３面と対向する第４面を有し、前記第２ボンディングパッドは、前記第４面に配置されることを特徴とする請求項１に記載の半導体パッケージ。
前記接続部材は、第２ワイヤを含み、
前記第２半導体チップは、前記第２半導体チップの前記第２ボンディングパッドを露出するように前記パッケージ基板の前記開口部に向かってシフトされ、前記第１ボンディングパッドは前記開口部を露出させることを特徴とする請求項９に記載の半導体パッケージ。
前記パッケージ基板と前記第２半導体チップとの間に互いに離隔して配置される一対の第３半導体チップと、
前記パッケージ基板と前記第３半導体チップとの間に互いに離隔して配置される一対の第４半導体チップとを更に有し、
前記第３半導体チップは、第３集積回路と、
前記開口部と隣接して前記第３半導体チップの互いに対向する縁部に配置され、前記第３集積回路と電気的に接続される第３ボンディングパッドとを含み、
前記第４半導体チップは、第４集積回路と、
前記開口部と隣接して前記第４半導体チップの互いに対向する縁部に配置され、前記第４集積回路と電気的に接続される第４ボンディングパッドとを含むことを特徴とする請求項９に記載の半導体パッケージ。
前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッド及び前記第３集積回路は前記第６面に配置され、
前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッド及び前記第４集積回路は前記第８面に配置されることを特徴とする請求項１１に記載の半導体パッケージ。
前記第３半導体チップは、前記第３半導体チップの前記第３ボンディングパッドを露出するように前記パッケージ基板の前記開口部に向かってシフトされ、
前記第４半導体チップは、前記第４半導体チップの前記第４ボンディングパッドを露出するように前記パッケージ基板の前記開口部に向かってシフトされ、
前記第２ボンディングパッドと前記第３ボンディングパッドは、第３ワイヤを通じて互いに接続され、前記第３ボンディングパッドと前記第４ボンディングパッドは、第４ワイヤを通じて互いに接続されることを特徴とする請求項１２に記載の半導体パッケージ。
半導体パッケージであって、
回路パターンを有するパッケージ基板と、
前記パッケージ基板上に配置され、前記パッケージ基板と対向する第１面及び前記第１面と対向する第２面を有し、第１集積回路と、その中央領域に配置され前記回路パターンと電気的に接続される貫通電極とを含む第１半導体チップと、
前記第１半導体チップ上に互いに離隔して配置され、前記第１半導体チップと対向する第３面及び前記第３面と対向する第４面を有し、第２集積回路を含む一対の第２半導体チップとを有し、
前記第１半導体チップは、
前記第２面に配置され前記貫通電極に接続される複数の第１ボンディングパッドをさらに含み、
前記第２半導体チップの各々は、前記第４面に配置されて前記第２集積回路に電気的に接続される第２ボンディングパッドをさらに含むことを特徴とする半導体パッケージ。
前記第２半導体チップは、前記第１半導体チップの２倍のメモリ容量を有し、前記半導体パッケージの総メモリ容量は、前記第１半導体チップのメモリ容量の２^ｎ倍（ｎは整数）であることを特徴とする請求項１４に記載の半導体パッケージ。
前記第１半導体チップと前記パッケージ基板との間に配置され、前記貫通電極を通じて前記回路パターンとを電気的に接続する第１バンパーをさらに有することを特徴とする請求項１４に記載の半導体パッケージ。
前記第１半導体チップは、前記第１面に配置され、前記貫通電極に接続される第１ボンディングパッドをさらに含み、
前記第２半導体チップの各々は、前記第３面に配置されて前記第２集積回路と電気的に接続される第２ボンディングパッドをさらに含むことを特徴とする請求項１４に記載の半導体パッケージ。
前記第２半導体チップ上に互いに離隔して配置され、第３集積回路と、自身の縁部近くに位置し前記第３集積回路と電気的に接続される第３ボンディングパッドとを含む一対の第３半導体チップと、
前記第３半導体チップ上に互いに離隔して配置され、第４集積回路と、自身の縁部近くに位置し前記第４集積回路と電気的に接続される第４ボンディングパッドとを含む一対の第４半導体チップとをさらに有することを特徴とする請求項１４又は１７に記載の半導体パッケージ。
前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッドは、前記第６面に配置され、
前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッドは、前記第８面に配置されることを特徴とする請求項１８に記載の半導体パッケージ。
前記第２半導体チップの各々は、前記第３面に配置された接続パッドをさらに含み、
前記半導体パッケージは、前記第１半導体チップと前記第２半導体チップとの間に配置され、前記接続パッドと前記第１ボンディングパッドとを電気的に接続する第２バンパーをさらに有することを特徴とする請求項１９に記載の半導体パッケージ。
前記接続パッド、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、互いにサイド接続方式で接続されることを特徴とする請求項２０に記載の半導体パッケージ。
前記第３半導体チップは、前記第２半導体チップの前記第２ボンディングパッドを露出するように前記パッケージ基板の縁部に向かってシフトされ、
前記第４半導体チップは、前記第３半導体チップの前記第３ボンディングパッドを露出するように前記パッケージ基板の縁部に向かってシフトされることを特徴とする請求項１９に記載の半導体パッケージ。
前記第２半導体チップの各々は、前記第３面に配置される接続パッドをさらに含み、
前記半導体パッケージは、前記第１半導体チップと前記第２半導体チップとの間に配置され、前記接続パッドと前記第１ボンディングパッドを接続する第２バンパーをさらに有し、
前記接続パッド、前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドはサイド接続方式で接続されることを特徴とする請求項２２に記載の半導体パッケージ。
前記第３半導体チップの各々は、前記第２半導体チップと対向する第５面及び前記第５面と対向する第６面を有し、前記第３ボンディングパッドは、前記第５面に配置され、
前記第４半導体チップの各々は、前記第３半導体チップの前記第６面と対向する第７面及び前記第７面と対向する第８面を有し、前記第４ボンディングパッドは、前記第７面に配置されることを特徴とする請求項１８に記載の半導体パッケージ。
前記第２ボンディングパッド、前記第３ボンディングパッド、及び前記第４ボンディングパッドは、互いにサイド接続方式で接続されることを特徴とする請求項２４に記載の半導体パッケージ。