KR20230008932A - 반도체 패키지 - Google Patents

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KR20230008932A
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semiconductor
semiconductor chip
substrate
package
chip
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KR1020210088913A
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김송수
남태덕
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삼성전자주식회사
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L24/93—Batch processes
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    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Abstract

본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는, 패키지 기판 상에 적층된 제1 반도체칩들, 상기 제1 반도체칩들 중 최하위의 제1 반도체 칩은 함몰된 영역을 포함하고; 및 상기 함몰된 영역 안에 삽입되며 상기 패키지 기판과 연결되는 제2 반도체 칩을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 다이를 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 고집적화된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 패키지는, 패키지 기판 상에 적층된 제1 반도체칩들, 상기 제1 반도체칩들 중 최하위의 제1 반도체 칩은 함몰된 영역을 포함하고; 및 상기 함몰된 영역 안에 삽입되며 상기 패키지 기판과 연결되는 제2 반도체 칩을 포함한다.
본 발명의 일 양태에 따른 반도체 패키지는, 패키지 기판의 중심부 상에 배치되며 상기 패키지 기판과 연결되는 제1 반도체 칩, 상기 제1 반도체 칩은 서로 반대되는 제1 측벽과 제2 측벽을 가지고; 및 상기 제1 반도체 칩의 상기 제1 측벽과 중첩되며 상기 제1 반도체 칩 상에 차례로 적층되며 상기 패키지 기판과 연결되는 제2 내지 제 5 반도체 칩들을 포함하되, 상기 제2 반도체 칩은 제1 반도체 기판과 이 위에 배치되는 제1 회로층을 포함하고, 상기 제1 반도체 기판에는 상기 제1 반도체 칩이 삽입되는 제1 함몰된 영역을 포함하고, 상기 제1 함몰된 영역은 상기 제1 반도체 기판의 최하면으로부터 90㎛~780㎛의 깊이를 가진다.
본 발명의 다른 양태에 따른 반도체 패키지는 패키지 기판 상에 배치되며 상기 패키지 기판과 연결되는 제1 반도체 칩; 상기 제1 반도체 칩 상에 배치되며 상기 제1 반도체 칩이 삽입되는 함몰된 영역을 가지는 제2 반도체 칩; 상기 제2 반도체 칩을 상기 패키지 기판에 연결시키는 와이어; 상기 제2 반도체 칩 상의 제3 반도체 칩; 및 상기 제2 반도체 칩과 상기 제3 반도체 칩 사이의 제1 접착막을 포함하되, 상기 와이어의 상단은 상기 제1 접착막 속으로 삽입된다.
본 발명에 따른 반도체 패키지는 제2 반도체 칩이 제1 반도체 칩이 삽입되는 함몰된 영역을 포함할 수 있다. 이로써 반도체 패키지의 수평적 및/또는 수직적 크기를 획기적으로 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 본 발명의 실시예들에 따라 도 1을 A-A’선으로 자른 단면도이다.
도 3은 도 2의 ‘P1’ 부분을 확대한 도면이다.
도 4a는 본 발명의 실시예들에 따른 제2 반도체칩의 평면도이다.
도 4b는 도 4a의 평면 구조를 가지는 제2 반도체 칩의 사시도이다.
도 5는 본 발명의 실시예들에 따라 도 3의 ‘P2’ 부분을 확대한 도면이다.
도 6은 본 발명의 실시예들에 따른 제2 반도체 칩의 단면도이다.
도 7a 및 도 8a는 도 2의 제2 반도체 칩을 제조하는 과정을 나타내는 평면도들이다.
도 7b 및 도 8b는 도 7a 및 도 8a를 각각 C-C’선으로 자른 단면들이다.
도 9a 내지 도 9d는 도 2의 반도체 패키지를 제조하는 과정을 나타내는 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 11은 도 10을 D-D’ 선으로 자른 단면도이다.
도 12는 도 10을 E-E’ 선으로 자른 단면도이다.
도 13은 도 10의 반도체 패키지에 포함된 제2 반도체 칩의 사시도이다.
도 13은 도 10의 제2 반도체 칩이 뒤집힌 상태를 도시한다.
도 14a는 도 13의 제2 반도체 칩을 제조하는 과정을 나타내는 평면도이다.
도 14b는 도 14a를 C-C’선으로 자른 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 16은 도 15의 반도체 패키지에 포함된 제2 반도체 칩의 사시도이다.
도 17a는 본 발명의 실시예들에 따른 제2 반도체 칩의 평면도이다.
도 17b는 도 17a의 제2 반도체 칩의 사시도이다.
도 18은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다. 본 명세서에서 제1, 제2 등과 같은 순서를 나타내는 용어는 동일/유사한 기능들을 하는 구성들을 서로 구분하기 위해 사용되었으며, 언급되는 순서에 따라 그 번호가 바뀔 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 본 발명의 실시예들에 따라 도 1을 A-A'선으로 자른 단면도이다. 도 3은 도 2의 'P1' 부분을 확대한 도면이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지(1000)에서는 패키지 기판(PS)의 중심 상에, 제1 반도체 칩(200)이 실장된다. 상기 제1 반도체 칩(200)의 양 측 상에는 제2 내지 제5 반도체 칩들(300, 310, 320 330)이 차례로 적층된다. 상기 제2 내지 제5 반도체 칩들(300, 310, 320 330), 상기 제1 반도체 칩(200) 및 상기 패키지 기판(PS)은 몰드막(MD)으로 덮일 수 있다.
상기 패키지 기판(PS)은 예를 들면 양면의 또는 다층의 인쇄회로기판일 수 있다. 또는 상기 패키지 기판(PS)은 재배선 기판일 수 있다. 상기 패키지 기판(PS)은 절연부(40)와 이이의 상면에 배치되는 제1 및 제2 상부 도전 패드들(12a, 12b), 그리고 이의 하면에 배치되는 볼랜드들(10)을 포함할 수 있다. 상기 볼랜드들(10)에는 외부 연결 단자들(OSB)이 본딩될 수 있다. 상기 외부 연결 단자들(OSB)은 도전 범프, 도전 기둥 및 솔더볼 중 적어도 하나를 포함할 수 있다. 상기 외부 연결 단자들(OSB)은 주석, 납, 은, 구리, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다.
상기 패키지 기판(PS)은 상기 절연부(40) 내에 배치되는 내부 배선들(14)을 더 포함할 수 있다. 상기 내부 배선들(14)은 상기 제1 및 제2 상부 도전 패드들(12a, 12b) 중 일부를 서로 연결시키거나 제1 및 제2 상부 도전 패드들(12a, 12b) 중 다른 일부를 볼랜드들(10)과 연결시킬 수 있다. 상기 제1 및 제2 상부 도전 패드들(12a, 12b), 상기 볼랜드들(10) 및 상기 내부 배선들(14)은 티타늄, 구리, 알루미늄, 니켈, 금과 같은 금속을 포함할 수 있다. 상기 절연부(40)는 다층의 절연막들로 구성될 수 있다. 상기 절연막들은 각각 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지(예를 들어, 프리프레그(Prepreg) 또는 FR4(Fire resist-4)), 광경화성 수지 및/또는 PID(Photo-Imageable Dielectric) 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
일 예에 따르면, 상기 제1 반도체 칩(200)은 상기 제2 내지 제5 반도체 칩들(300, 310, 320 330)과 다른 기능을 할 수 있다. 예를 들면 상기 제2 내지 제5 반도체 칩들(300, 310, 320 330)은 모두 서로 같은 메모리 칩이며 상기 제1 반도체 칩(200)은 상기 제2 내지 제5 반도체 칩들(300, 310, 320 330)을 제어하는 로직 칩 또는 제어 칩일 수 있다. 또는 상기 제1 반도체 칩(200)은 예를 들면, MEMS(microelectromechanical system) 소자 칩, ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 칩, 또는 CPU(Central Processing Unit) 칩일 수 있다. 상기 메모리 칩은 예를 들면 NAND 칩, VNAND 칩, DRAM 칩, SRAM 칩, EEPROM 칩, PRAM 칩, MRAM 칩, ReRAM 칩, HBM(high bandwidth memory) 칩 또는 HMC(hybrid memory cubic) 칩일 수 있다. 다른 예에 있어서, 상기 제2 내지 제5 반도체 칩들(300, 310, 320 330)은 각각 서로 다를 수 있다.
상기 제1 반도체 칩(200)은 상부면에 배치되는 제1칩 제1 상부 패드들(16a)과 제1칩 제2 상부 패드들(16b)을 포함할 수 있다. 제1칩 제1 상부 패드들(16a)과 제1칩 제2 상부 패드들(16b)은 각각 제1 와이어들(WR1)에 의해 제1 상부 도전 패드들(12a)에 전기적으로 연결될 수 있다. 상기 제1 반도체 칩(200)은 시계 반대 방향을 따라 제1 내지 제4 칩 측벽들(SW1~SW4)을 가질 수 있다. 상기 제1 반도체 칩(200)은 제1 두께(T1)를 가질 수 있다. 상기 제1 와이어들(WR1)의 상단들은 상기 제1 반도체 칩(200)의 상부면(200_U)으로부터 제1 높이(H1)를 가질 수 있다.
본 예에 있어서, 제1 반도체 칩(200)이 와이어 본딩 방식으로 패키지 기판(PS)에 실장되었으나, 상기 제1 반도체 칩(200)은 플립 칩 본딩 방식으로도 실장 가능하다.
일 예에 있어서, 제2 내지 제5 반도체 칩들(300, 310, 320 330)은 서로 동일할 수 있다. 즉, 제2 내지 제5 반도체 칩들(300, 310, 320 330)은 서로 동일한 기능, 동일한 전기 회로 구성 및 동일한 크기를 가질 수 있다. 예를 들면, 제2 내지 제5 반도체 칩들(300, 310, 320 330)은 각각 제1 방향(X1)으로 제1 폭(도 3의 W1)을 가지고 제2 방향(X2)으로 제2 폭(도 4b의 W2)을 가질 수 있다. 제2 내지 제5 반도체 칩들(300, 310, 320 330)은 각각 제2 두께(도 3의 T2)를 가질 수 있다.
제2 내지 제5 반도체 칩들(300, 310, 320 330)은 각각 반도체 기판(20, 20a)과 회로층(24)을 포함할 수 있다. 상기 반도체 기판(20, 20a)은 서로 반대되는 상면(20U)과 하면(20B)을 포함할 수 있다. 상기 회로층(24)은 상기 반도체 기판(20)의 상면(20U) 상에 배치된다. 상기 회로층(24)은 트랜지스터들(TR), 이를 덮는 층간절연막(ILD) 및 상기 층간절연막(ILD) 내에 배치되는 배선 패턴들(22)을 포함할 수 있다. 상기 층간절연막(ILD)은 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 포함할 수 있다. 상기 층간절연막(ILD)의 상단에는 상기 배선 패턴들(22)과 연결되는 제2칩 상부 패드들(26)이 배치될 수 있다.
도 4a는 본 발명의 실시예들에 따른 제2 반도체칩의 평면도이다. 도 4b는 도 4a의 평면 구조를 가지는 제2 반도체 칩의 사시도이다. 도 4a를 B-B'선으로 자른 단면은 도 3의 제2 반도체 칩(300)과 일치할 수 있다. 도 4b는 도 3의 제2 반도체 칩(300)이 뒤집혀진 상태를 나타낸다.
도 1 내지 도 4b를 참조하면, 제2 내지 제5 반도체 칩들(300, 310, 320 330) 중에 가장 최하위에 위치하는 상기 제2 반도체 칩(300)은 상기 제1 반도체 칩(200)이 삽입되는 함몰된 영역(RCP)을 가질 수 있다. 상기 함몰된 영역(RCP)은 상기 제2 반도체 칩(300)의 반도체 기판(20a)의 하면(20B)에 형성될 수 있다. 즉, 상기 제2 반도체 칩(300)에 포함되는 반도체 기판(20a)은 제1 기판 부분(PR1)과 제2 기판 부분(PR2)을 가질 수 있다. 상기 제1 기판 부분(PR1)은 제3 두께(T3)를 가질 수 있다. 상기 제2 기판 부분(PR2)은 상기 제3 두께(T3) 보다 작은 제4 두께(T4)를 가질 수 있다. 상기 제1 기판 부분(PR1)은 상기 제2 기판 부분(PR2)에 비하여 돌출될 수 있으며, '돌출부'로도 명명될 수 있다. 상기 제2 기판 부분(PR2)의 하면은 상기 제1 기판 부분(PR1)의 하면과 단차질 수 있다. 상기 함몰된 영역(RCP)은 '단차진 영역'으로도 명명될 수 있다. 제3 내지 제5 반도체 칩들(310, 320 330)은 각각 함몰된 영역(RCP)을 배제할 수 있다.
도 4a의 평면적 관점에서 제2 반도체 칩(303)은 시계 반대 방향을 따라 4개의 모서리들(CR1~CR4)을 포함할 수 있다. 상기 제1 기판 부분(PR1)은 제1 및 제2 모서리들(CR1, CR2)과 중첩되나 제3 및 제4 모서리들(CR3, CR4)과 이격될 수 있다. 평면적 관점에서 상기 제1 기판 부분(PR1)과 제2 기판 부분(PR2)은 각각 직사각형 형태를 가질 수 있다.
도 4b에서 제1 방향(X1)으로 상기 제1 기판 부분(PR1)은 제3 폭(W3)을 가지고 상기 제2 기판 부분(PR2)은 제4 폭(W4)을 가질 수 있다. 상기 제3 폭(W3)은 상기 제4 폭(W4)과 같거나 다를 수 있다. 상기 제3 폭(W3)과 상기 제4 폭(W4)의 합은 상기 제1 폭(W1)일 수 있다. 상기 제4 폭(W4)은 상기 제1 폭(W1)의 10%~90%일 수 있다. 상기 제2 방향(X2)으로 상기 제1 기판 부분(PR1)과 제2 기판 부분(PR2)은 각각 독립적으로 상기 제2 폭(W2)을 가질 수 있다.
도 5는 본 발명의 실시예들에 따라 도 3의 'P2' 부분을 확대한 도면이다.
도 5를 참조하면, 상기 제2 반도체 칩(300)에 포함되는 반도체 기판(20a)의 상기 함몰된 영역(RCP)의 표면(RCP_S)은 제1 표면 거칠기를 가질 수 있고, 상기 반도체 기판(20a)의 측벽(20SW)은 상기 제1 표면 거칠기와 다른 제2 표면 거칠기를 가질 수 있다. 예를 들면 상기 제1 표면 거칠기는 상기 제2 표면 거칠기보다 작을 수 있다. 또는 상기 제1 표면 거칠기는 상기 제2 표면 거칠기보다 클 수 있다.
다시 도 3 및 4b를 참조하면, 상기 함몰된 영역(RCP)은 상기 반도체 기판(20a)의 제1 기판 부분(PR1)의 하면(20B)으로부터 제1 깊이(DT)를 가질 수 있다. 상기 제1 깊이(DT)는 상기 제3 두께(T3)와 상기 제4 두께(T4)의 차이와 같을 수 있다. 상기 제1 깊이(DT)는 상기 제1 반도체 칩(200)의 제1 두께(T1)와 와이어 상단의 제1높이(H1)를 합한 값과 같거나 보다 클 수 있다. 예를 들면 상기 제3 두께(T3)은 600㎛~800㎛이고, 상기 제4 두께(T4)는 20㎛~710㎛일 수 있다. 상기 제1 깊이(DT)는 예를 들면 90㎛~780㎛일 수 있다. 예를 들면 제1 두께(T1)는 60㎛이고 제1 높이(H1)는 30㎛일 수 있다.
상기 제1 반도체 칩(200)은 제5 두께(T5)의 제1 접착막(AD1)을 이용하여 상기 패키지 기판(PS)에 부착될 수 있다. 상기 제2 반도체 칩(300)의 상기 제1 기판 부분(PR1)과 상기 패키지 기판(PS) 사이에는 제6 두께(T6)의 제2 접착막(AD2)이 개재된다. 상기 제2 반도체 칩(300)과 상기 제3 반도체 칩(310) 사이에는 제7 두께(T7)의 제3 접착막(AD3)이 개재된다. 상기 제3 반도체 칩(310)과 상기 제4 반도체 칩(320) 사이에는 제8 두께(T8)의 제4 접착막(AD4)이 개재된다. 상기 제4 반도체 칩(320)과 상기 제5 반도체 칩(330) 사이에는 제5 접착막(AD5)이 개재된다. 상기 제5 두께(T5)는 상기 제6 두께(T6)과 같거나 보다 작을 수 있다. 이로써 제1 반도체 칩(200)이 상기 함몰된 영역(RCP) 안으로 안정적으로 삽입될 수 있다. 또한 상기 제5 두께(T5)는 상기 제8 두께(T8)과 같거나 보다 작을 수 있다. 상기 제7 두께(T7)는 상기 제6 두께(T6) 및/또는 상기 제8 두께(T8) 보다 작을 수 있다. 이로써 반도체 패키지(1000)의 전체 두께를 낮출 수 있다. 상기 제1 내지 제5 접착막들(AD1~AD5)은 모두 동일한 접착 물질을 포함할 수 있다. 상기 제1 내지 제5 접착막들(AD1~AD5)은 DAF(Die Attach Film)일 수 있다.
상기 제3 반도체 칩(310)과 상기 제5 반도체 칩(330)은 상기 제2 반도체 칩(300) 및 상기 제4 반도체 칩(320) 보다 제1 방향(X1)으로 돌출될 수 있다. 제2 와이어(WR2)는 상기 제3 반도체 칩(310)과 상기 제2 반도체 칩(300)의 제2칩 상부 패드들(26)을 제2 상부 도전 패드(12b)에 연결시킬 수 있다. 제2 와이어(WR2)의 상단은 상기 제3 반도체 칩(310)의 상부면으로부터 제1 높이(H1) 만큼 돌출될 수 있다. 제2 와이어(WR2)의 상단은 상기 제4 접착막(AD4) 내로 삽입될 수 있다. 상기 제8 두께(T8)는 상기 제1 높이(H1)과 같거나 보다 클 수 있다. 제3 와이어(WR3)는 상기 제5 반도체 칩(330)과 상기 제4 반도체 칩(320)의 제2칩 상부 패드들(26)을 제2 상부 도전 패드(12b)에 연결시킬 수 있다. 제3 와이어(WR3)의 상단은 상기 제5 반도체 칩(330)의 상부면으로부터 제1 높이(H1) 만큼 돌출될 수 있다.
상기 제1 반도체 칩(200)의 제1 칩 측벽(SW1) 상에 제1 세트(SET1)의 제2 내지 제5 반도체 칩들(300, 310, 320 330)이 배치되고 상기 제1 반도체 칩(200)의 제3 칩 측벽(SW3) 상에 제2 세트(SET2)의 제2 내지 제5 반도체 칩들(300, 310, 320 330)이 배치될 수 있다. 상기 제2 세트(SET2)는 상기 제1 세트(SET1)과 거울 대칭된 구조를 가질 수 있다. 몰드막(MD)은 상기 제1 세트(SET1)의 제2 내지 제5 반도체 칩들(300, 310, 320 330)과 제2 세트(SET2)의 제2 내지 제5 반도체 칩들(300, 310, 320 330) 사이로 연장되며 상기 함몰된 영역들(RCP) 안으로 삽입될 수 있다. 상기 몰드막(MD)은 예를 들어, 에폭시계 몰딩 컴파운드(EMC)와 같은 절연성 수지를 포함할 수 있다. 상기 몰드막(MD)은 필러를 더 포함할 수 있으며, 상기 필러는 절연성 수지 내에 분산될 수 있다. 상기 필러는 실리카, 알루미나, 티타니아와 같은 무기 필러 또는 고분자 물밀을 포함하는 유기 필러일 수 있다.
본 예에 있어서, 제1 반도체 칩(200)의 일단과 중첩되며 한 세트를 구성하는 반도체 칩들(300, 310, 320 330)의 개수가 4개이나, 이에 한정되지 않을 수 있다. 즉, 제1 반도체 칩(200)의 일단과 중첩되는 반도체 칩의 개수는 1~3이거나 또는 5이상일 수도 있다.
본 예에 따른 반도체 패키지(1000)에서는 제2 내지 제5 반도체 칩들(300, 310, 320, 330) 중에 최하층에 위치하는 제2 반도체 칩(300)이 함몰된 영역(RCP)을 포함하여 제1 반도체 칩(200)이 상기 함몰된 영역(RCP) 안으로 삽입되도록 배치시킬 수 있다. 이로써 반도체 패키지(1000)의 수평적 및/또는 수적적 크기를 획기적으로 줄일 수 있다. 예를 들면, 본 예에 따른 반도체 패키지(1000)는 Bond Level Thickness가 감소될 수 있다. 이로써 원가 절감과 Turn Around Time 단축이 가능하다.
만약, 제2 반도체 칩(300)이 함몰된 영역(RCP)이 없다면, 상기 제2 내지 제5 반도체 칩들(300, 310, 320, 330)을 제어하는 제1 반도체 칩(200)이 상기 제2 내지 제5 반도체 칩들(300, 310, 320, 330)의 일측들 옆에 실장되어 반도체 패키지의 수평적 크기가 증가되거나, 또는 상기 제2 내지 제5 반도체 칩들(300, 310, 320, 330) 아래에 스페이서나 지지대 등을 이용하여 제1 반도체 칩(200)을 배치시켜 반도체 패키지의 수직적 크기가 증가될 수 있다. 따라서 본 발명에서는 메모리칩들인 제2 내지 제5 반도체 칩들(300, 310, 320, 330)을 적층하여 고용량의 메모리 기능을 제공하는 동시에, 고집적화된 컴팩트한 반도체 패키지를 구현할 수 있다. 또한 본 발명은 스페이서나 지지대를 별도로 필요로 하지 않는다.
도 6은 본 발명의 실시예들에 따른 제2 반도체 칩의 단면도이다.
도 6을 참조하면, 본 예에 따른 제2 반도체 칩(301)에서는 함몰된 영역(RCP)의 표면을 덮는 보호막(PL)을 더 포함할 수 있다. 즉, 상기 보호막(PL)은 상기 제2 반도체 칩(301)의 반도체 기판(20a)의 제1 기판 부분(PR1)의 측벽과 제2 기판 부분(PR2)의 하부면을 덮을 수 있다. 상기 보호막(PL)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘산화질화물과 같은 무기물을 포함하거나 폴리이미드 같은 고분자 물질을 포함할 수 있다. 상기 보호막(PL)은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)와 같은 증착 공정으로 형성되거나 스핀 코팅으로 형성될 수 있다.
함몰된 영역(RCP)은 도 8a 및 도 8b를 참조하여 후술할 플라즈마 식각 공정에 의해 형성되며, 이로써 함몰된 영역(RCP)의 표면은 식각 손상을 받을 수 있다. 상기 보호막은 함몰된 영역(RCP)의 표면은 식각 손상을 치유할 수 있다. 또한 상기 보호막(PL)은 예를 들면 수소가 상기 함몰된 영역(RCP)의 표면을 통해 상기 반도체 기판(20a) 안으로 침투하는 것을 막을 수 있다.
도 7a 및 도 8a는 도 2의 제2 반도체 칩을 제조하는 과정을 나타내는 평면도들이다. 도 7b 및 도 8b는 도 7a 및 도 8a를 각각 C-C'선으로 자른 단면들이다. 도 9a 내지 도 9d는 도 2의 반도체 패키지를 제조하는 과정을 나타내는 단면도들이다.
도 7a 및 도 7b를 참조하면, 서로 반대되는 상면(20U)과 하면(20B)을 가지는 반도체 웨이퍼(WF)를 준비할 수 있다. 상기 반도체 웨이퍼(WF)는 예를 들면 실리콘 단결정 웨이퍼일 수 있다. 상기 반도체 웨이퍼(WF)는 복수개의 칩 영역들(CHR)과 이들 사이의 스크라이브 레인(SCL)을 포함할 수 있다. 칩 영역들(CHR)은 제1 방향(X1)과 제2 방향(X2)을 따라 2차원적으로 배열될 수 있다. 통상의 제조 과정을 통해 상기 반도체 웨이퍼(WF)의 상면(20U) 상에 회로층(24)을 형성한다.
도 8a 및 도 8b를 참조하면, 상기 반도체 웨이퍼(WF)의 하면(20B) 상에 제2 접착막(AD2)을 형성한다. 상기 제2 접착막(AD2)은 하나의 칩 영역(CHR)에서 일부만 덮고 나머지 일부를 노출시킬 수 있다. 상기 제2 접착막(AD2)의 일 측벽은 상기 스크라이브 레인(SCL)과 정렬될 수 있다. 상기 반도체 웨이퍼(WF) 상에서 상기 제2 접착막(AD2)은 제2 방향(X2)으로 연장되는 복수개의 라인 형태들로 형성될 수 있다. 플라즈마 식각 공정을 진행하여 상기 제2 접착막(AD2)로 덮이지 않고 노출된 상기 반도체 웨이퍼(WF)를 식각하여 칩 영역들(CHR)에서 각각 함몰된 영역들(RCP)을 형성할 수 있다. 이때 상기 제2 접착막(AD2)은 식각 마스크로 기능할 수 있다. 상기 플라즈마 식각 공정이 완료된 후에, 레이저를 이용한 쏘잉(Sawing) 공정을 진행하여 상기 스크라이브 레인(SCL)을 따라 상기 반도체 웨이퍼(WF)를 커팅할 수 있다. 이로써 도 3, 도 4a 및 도 4b를 참조하여 설명한 바와 같이 제2 반도체 칩(300)을 제조할 수 있다. 상기 반도체 웨이퍼(WF)는 커팅되어 상기 제2 반도체 칩(300)의 반도체 기판(20a)이 될 수 있다. 이때 상기 제2 접착막(AD2)도 상기 제2 반도체 칩(300)에 부착된 상태로 커팅될 수 있다. 상기 제2 반도체 칩(300)에 있어서, 상기 함몰된 영역(RCP)은 상기 플라즈마 식각 공정에 의해 형성되고 상기 반도체 기판(20a)의 측벽은 레이저에 의해 절단되기에 공정 차이에 따라 도 5에서 설명한 바와 같이 표면 거칠기의 차이가 발생할 수 있다.
도 9a를 참조하면, 패널 기판(MPS)을 준비한다. 상기 패널 기판(MPS)은 패널 레벨의 인쇄회로 기판이거나 재배선 기판일 수 있다. 상기 패널 기판(MPS)은 복수개의 단위 패키지 영역들(PKR)과 이들 사이의 커팅 영역(CTL)을 포함할 수 있다. 상기 패널 기판(MPS)은 단위 패키지 영역들(PKR)에서 각각 도 2에서 설명한 제1 및 제2 상부 도전 패드들(12a, 12b), 볼랜드들(10) 및 내부 배선들(14)을 포함할 수 있다. 상기 패널 기판(MPS)의 단위 패키지 영역들(PKR) 상에 제1 접착막들(AD1)을 이용하여 제1 반도체 칩들(200)을 각각 부착시키고, 제1 와이어들(WR1)을 연결한다.
도 9b를 참조하면, 상기 제2 접착막(AD2)가 부착된 상기 제2 반도체 칩들(300)을 상기 패널 기판(MPS) 상에 배치시킨다. 이때 하나의 제1 반도체 칩(200)의 양측에 각각 제2 반도체 칩들(300)을 놓되, 상기 제2 반도체 칩들(300)의 함몰된 영역(RCP) 안으로 상기 하나의 제1 반도체 칩(200)이 삽입되도록 한다. 그리고 열을 가하면 상기 제2 접착막(AD2)이 유동 상태 또는 겔 상태가 되면서 상기 패널 기판(MPS)에 부착될 수 있다.
도 9c를 참조하면, 상기 제2 반도체 칩들(300) 상에 제3 접착막(AD3)을 개재하여 제3 반도체 칩들(310)을 각각 본딩시킨다. 그리고 제2 와이어들(WR2)을 이용하여 상기 제2 반도체 칩들(300)과 제3 반도체 칩들(310)의 제2 칩 상부 패드들(26)을 제2 상부 도전 패드들(12b)에 연결시킨다. 상기 제3 반도체 칩들(310) 상에 제4 접착막(AD4)을 개재하여 제4 반도체 칩들(320)을 각각 본딩시킨다. 이때 열을 가하여 제4 접착막(AD4)이 유동상태가 되면서 제2 와이어들(WR2)의 상단이 제4 접착막(AD4) 내부로 삽입될 수 있다. 또한 도 3에 개시된 바와 같이 상기 제4 접착막(AD4)의 제8 두께(T8)를 상대적으로 두껍게 하여 제2 와이어들(WR2)의 손상을 방지하고 보호하는 동시에 상기 제3 반도체 칩들(310) 상에 상기 제4 반도체 칩들(320)을 안정적으로 접착시킬 수 있다. 후속으로 상기 제4 반도체 칩들(320) 상에 제5 접착막(AD5)을 개재하여 제5 반도체 칩들(330)을 각각 본딩시킨다. 그리고 제3 와이어들(WR3)을 이용하여 상기 제4 반도체 칩들(320)과 제5 반도체 칩들(330)의 제2 칩 상부 패드들(26)을 제2 상부 도전 패드들(12b)에 연결시킨다.
도 9d를 참조하면, 상기 패널 기판(MPS) 상에 몰드막(MD)을 형성한다. 이를 위해, 금형틀 안에 상기 패널 기판(MPS)을 넣고 몰드막(MD) 형성용 에폭시 수지 용액을 공급한 후 경화한다. 이때 상기 에폭시 수지 용액이 도 1 또는 도 4b의 제2 방향(X2)으로 흐를 때, 상기 제2 반도체 칩(300)의 함몰된 영역(RCP)이 상기 제2 방향(X2)으로 막힘이 없기에, 공정 불량이 발생하지 않을 수 있다. 몰드막(MD)을 형성한 후에, 싱귤레이션 공정을 진행하여 상기 커팅 영역(CTL)을 따라 상기 패널 기판(MPS) 및 상기 몰드막(MD)을 커팅한다. 이로써 도 1 및 도 2의 반도체 패키지(1000)를 제조할 수 있다. 상기 패널 기판(MPS)은 커팅되어 도 2의 패키지 기판(PS)이 될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 11은 도 10을 D-D' 선으로 자른 단면도이다. 도 12는 도 10을 E-E' 선으로 자른 단면도이다. 도 13은 도 10의 반도체 패키지에 포함된 제2 반도체 칩의 사시도이다. 도 13은 도 10의 제2 반도체 칩이 뒤집힌 상태를 도시한다.
도 10 내지 도 13을 참조하면, 본 예에 따른 반도체 패키지(1001)에서는 제1 반도체 칩(200)의 전체가 제2 반도체 칩(302)의 함몰된 영역(RCP) 안으로 삽입될 수 있다. 상기 제2 반도체 칩(302)의 반도체 기판(20b)은 제1 방향(X1)을 따라 배열되는 제1 기판 부분(PR1), 제2 기판 부분(PR2) 및 제3 기판 부분(PR3)을 포함할 수 있다. 상기 제1 내지 제3 기판 부분들(PR1~PR3)은 일체형으로 이루어질 수 있다. 상기 제1 기판 부분(PR1)과 상기 제3 기판 부분(PR3)은 각각 도 3에서 설명한 제3 두께(T3)를 가질 수 있고 이들 사이의 제2 기판 부분(PR2)은 도 3의 제4 두께(T4)를 가질 수 있다. 이로써 상기 제2 기판 부분(PR2) 상에 함몰된 영역(RCP)이 형성될 수 있다.
상기 제1 기판 부분(PR1)과 상기 제3 기판 부분(PR3)은 각각 평면적으로 바(bar) 또는 'I'자 형태를 가질 수 있으며 제2 방향(X2)으로 제2 폭(W2)을 가질 수 있다. 상기 제1 기판 부분(PR1)과 상기 제3 기판 부분(PR3)은 '돌출부'로도 명명될 수 있다. 제1 방향(X1)으로 상기 제1 기판 부분(PR1)은 제3 폭(W3)을 그리고 상기 제3 기판 부분(PR3)은 제5 폭(W5)을 가질 수 있다. 상기 제3 폭(W3)은 상기 제5 폭(W5)과 같거나 다를 수 있다. 상기 함몰된 영역(RCP)은 제1 방향(X1)으로 제4 폭(W4)을 가질 수 있다. 상기 제3 폭(W3)과 상기 제5 폭(W5)은 각각 독립적으로 상기 제1 폭(W1)의 5~40%일 수 있다. 상기 제4 폭(W4)은 상기 제1 반도체 칩(200)의 폭보다 클 수 있으며 바람직하게는 상기 제1 폭(W1)의 50~80%일 수 있다.
제2 접착막(AD)은 상기 제2 반도체 칩(302)의 상기 제1 기판 부분(PR1)과 상기 패키지 기판(PS) 사이 그리고 상기 제3 기판 부분(PR3)과 상기 패키지 기판(PS) 사이에 개재될 수 있다. 상기 함몰된 영역(RCP)은 제2 방향(X2)으로 상기 제2 반도체 칩(302)의 측벽에서 노출될 수 있다. 몰드막(MD)은 제2 방향(X2)을 따라 상기 함몰된 영역(RCP) 안으로 삽입되어 상기 함몰된 영역(RCP)을 채울 수 있다. 본 예에 있어서, 도 2의 제1 세트(SET1)에 해당하는 제2 내지 제 5 반도체 칩들(300, 310, 320, 330)이 상기 제1 반도체 칩(200) 상에 적층될 수 있다.
도시하지는 않았지만, 도13에서 함몰된 영역(RCP)의 표면은 도 6의 보호막(PL)으로 덮일 수 있다. 그 외의 구조는 도 1 내지 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 14a는 도 13의 제2 반도체 칩을 제조하는 과정을 나타내는 평면도이다. 도 14b는 도 14a를 C-C'선으로 자른 단면도이다.
도 14a 및 도 14b를 참조하면, 도 7a 및 도 7b의 상태에서 반도체 웨이퍼(WF)의 하면(20B) 상에 제2 접착막들(AD2)을 형성하되, 상기 제2 접착막들(AD2)은 스크라이브 레인(SCL)과 중첩되며 제2 방향(X2)을 따라 연장될 수 있다. 하나의 제2 접착막(AD2)은 인접하는 두 개의 칩 영역들(CHR)과 동시에 중첩될 수 있다. 그리고 플라즈마 식각 공정을 진행하여 함몰된 영역(RCP)을 형성할 수 있다. 그리고 쏘잉 공정을 진행하여 도 13의 제2 반도체 칩(302)을 제조할 수 있다. 그 외의 제조 과정은 위에서 설명한 바와 동일/유사할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 15를 참조하면, 본 예에 따른 반도체 패키지(1002)에서는 제2 내지 제5 반도체 칩들(303, 310, 320, 330)은 각각 반도체 기판(20, 20c)을 관통하는 관통 비아(TSV)을 더 포함할 수 있다. 관통 비아(TSV)는 예를 들면 구리, 텅스텐, 티타늄, 탄탈륨과 같은 금속을 포함할 수 있다. 반도체 기판(20, 20c)의 하면(20B)은 후면 보호막(34)으로 덮일 수 있다. 상기 후면 보호막(34)은 실리콘 산화물, 실리콘 질화물 및 폴리이미드 중 적어도 하나를 포함할 수 있다. 상기 후면 보호막(34) 아래에는 칩 연결 패드들(32)이 각각 배치될 수 있다. 칩 연결 패드들(32)은 구리, 알루미늄, 텅스텐, 니켈, 주석, 금과 같은 금속을 포함할 수 있다.
상기 관통 비아들(TSV)은 서로 중첩될 수 있다. 상기 관통 비아들(TSV)은 상기 칩 연결 패드들(32)과 배선 패턴들(22)의 일부를 각각 연결시킬 수 있다. 비아 절연막(30)이 상기 관통 비아들(TSV)과 상기 반도체 기판(20, 20c) 사이에 개재될 수 있다. 비아 절연막(30)은 예를 들면 실리콘 산화물을 포함할 수 있다.
내부 연결 단자들(36)은 제2 내지 제5 반도체 칩들(303, 310, 320, 330) 사이에 배치되어 이들을 전기적으로 연결시킬 수 있다. 또한 내부 연결 단자들(36) 일부는 제2 반도체 칩(300)과 패키지 기판(PS) 사이에 개재되어 이들을 연결시킬 수 있다. 내부 연결 단자들(36)은 각각 솔더볼, 도전 범프, 도전 필라 중 적어도 하나일 수 있다. 내부 연결 단자들(36)은 각각 주석, 납, 은, 구리, 알루미늄, 금, 니켈 중 적어도 하나를 포함할 수 있다.
제2 반도체 칩(303)에는 함몰된 영역(RCP)이 형성될 수 있다. 상기 제2 반도체 칩(303)에 포함된 관통 비아(TSV)의 수는 상기 제3 내지 제5 반도체 칩들(310, 320, 330) 중 어느 하나에 포함된 관통 비아(TSV)의 수와 같거나 보다 적을 수 있다.
도 16은 도 15의 반도체 패키지에 포함된 제2 반도체 칩의 사시도이다.
도 16을 참조하면, 제2 반도체 칩(303)의 반도체 기판(20c)은 일체형으로 이루어진 제1 내지 제4 기판 부분들(PR1~PR4)을 포함할 수 있다. 상기 제1, 제3 및 제4 기판 부분들(PR1, PR3, PR4)은 각각 도 3에서 설명한 제3 두께(T3)를 가질 수 있고 이들 사이의 제2 기판 부분(PR2)은 도 3의 제4 두께(T4)를 가질 수 있다. 제3 기판 부분(PR3)과 제4 기판 부분(PR4)은 제2 방향(X2)으로 서로 이격되며 상기 제1 기판 부분(PR1)의 일 측벽과 접할 수 있다. 제2 기판 부분(PR2)은 제3 기판 부분(PR3)과 제4 기판 부분(PR4) 사이에 위치할 수 있다. 상기 제2 기판 부분(PR2) 상에 함몰된 영역(RCP)이 형성될 수 있다.
상기 제1, 제3 및 제4 기판 부분들(PR1, PR3, PR4)은 서로 연결되며, '돌출부'로도 명명될 수 있다. 상기 돌출부(PR1, PR3, PR4)는 평면적으로 'C'자 형태를 가질 수 있다. 상기 제2 반도체 칩(303)의 상기 돌출부(PR1, PR3, PR4)는 도 15의 제3 내지 제5 반도체 칩들(310, 320, 330)을 안정적으로 지지할 수 있다. 도 16에서 제 3 내지 제8 폭들(W3~W8)의 적어도 일부는 서로 같거나 다를 수 있다. 예를 들면 상기 함몰된 영역(RCP)의 제2 방향(X2)에 평행한 제7 폭(W7)은 상기 제2 반도체 칩(302)의 제2 폭(W2)의 50~80%일 수 있다. 제2 방향(X2)으로 제3 기판 부분(PR3)은 제6 폭(W6)을 가질 수 있다. 제2 방향(X2)으로 제4 기판 부분(PR4)은 제8 폭(W8)을 가질 수 있다. 제6 폭(W6)은 제8 폭(W8)과 같거나 다를 수 있다. 상기 제6 폭(W6)과 상기 제8 폭(W8)은 각각 독립적으로 상기 제2 폭(W2)의 5~40%일 수 있다.
도 15에서 제2 반도체 칩(303)에 포함된 관통 비아들(TSV)은 상기 돌출부(PR1, PR3, PR4)를 관통할 수 있다. 도시하지는 않았지만, 도 16에서 함몰된 영역(RCP)의 표면은 도 6의 보호막(PL)으로 덮일 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 17a는 본 발명의 실시예들에 따른 제2 반도체 칩의 평면도이다. 도 17b는 도 17a의 제2 반도체 칩의 사시도이다.
도 17a 및 도 17b를 참조하면, 본 예에 따른 제2 반도체 칩(304)의 반도체 기판(20d)은 일체형으로 이루어진 제1 내지 제4 기판 부분들(PR1~PR4)을 포함할 수 있다. 상기 제1, 제3 및 제4 기판 부분들(PR1, PR3, PR4)은 각각 도 3에서 설명한 제3 두께(T3)를 가질 수 있고 이들 사이의 제2 기판 부분(PR2)은 도 3의 제4 두께(T4)를 가질 수 있다. 상기 제1, 제3 및 제4 기판 부분들(PR1, PR3, PR4)은 서로 이격될 수 있다. 상기 제1, 제3 및 제4 기판 부분들(PR1, PR3, PR4)은 각각 '돌출부'로도 명명될 수 있다. 상기 제1 기판 부분(PR1)은 평면적으로 제2 방향(X2)으로 길쭉한 바(bar) 형태를 가질 수 있다. 상기 제1 기판 부분(PR1)은 제1 방향(X1)으로 제3폭(W3)을 그리고 제2 방향(X2)으로 제2 폭(W2)을 가질 수 있다. 상기 제3 및 제4 기판 부분들(PR3, PR4)은 각각 평면적으로 정사각형 또는 직사각형 형태를 가질 수 있다. 상기 제3 기판 부분(PR3)은 제1 방향(X1)으로 제5폭(W5)을 그리고 제2 방향(X2)으로 제6 폭(W6)을 가질 수 있다. 상기 제4 기판 부분(PR4)은 제1 방향(X1)으로 제5폭(W5)을 그리고 제2 방향(X2)으로 제8 폭(W8)을 가질 수 있다. 제2 기판 부분(PR2)은 상기 제1, 제3 및 제4 기판 부분들(PR1, PR3, PR4) 사이에 위치할 수 있다. 상기 제2 기판 부분(PR2) 상에 함몰된 영역(RCP)이 형성될 수 있다.
제2 반도체 칩(303)은 시계 반대 방향을 따라 4개의 모서리들(CR1~CR4)을 포함할 수 있다. 상기 제1, 제3 및 제4 기판 부분들(PR1, PR3, PR4)은 상기 4개의 모서리들(CR1~CR4)과 중첩될 수 있다. 이로써 상기 제1, 제3 및 제4 기판 부분들(PR1, PR3, PR4)은 도 15의 제3 내지 제5 반도체 칩들(310, 320, 330)을 안정적으로 지지할 수 있다.
도 17b에서, 제 3 내지 제8 폭들(W3~W8)의 적어도 일부는 서로 같거나 다를 수 있다. 예를 들면 상기 함몰된 영역(RCP)의 제1 방향(X1)에 평행한 제4 폭(W4)은 상기 제2 반도체 칩(303)의 제1 폭(W1)의 50~80%일 수 있다. 상기 함몰된 영역(RCP)의 제2 방향(X2)에 평행한 제7 폭(W7)은 상기 제2 반도체 칩(304)의 제2 폭(W2)의 50~80%일 수 있다. 제3 폭(W3)은 제 5 폭(W5)과 같거나 다를 수 있다. 상기 제3 폭(W3)과 상기 제5 폭(W5)은 각각 독립적으로 상기 제1 폭(W1)의 5~40%일 수 있다. 제6 폭(W6)은 제 8 폭(W8)과 같거나 다를 수 있다. 상기 제6 폭(W6)과 상기 제 8 폭(W8)은 각각 독립적으로 상기 제2 폭(W2)의 5~40%일 수 있다.
상기 함몰된 영역(RCP)은 제1 방향(X1)과 제2 방향(X2)으로 상기 제2 반도체 칩(303)의 측벽들에서 노출될 수 있다. 상기 함몰된 영역(RCP) 안에 제1 반도체 칩(200)이 삽입될 수 있다. 이로써 상기 제2 반도체 칩(304)이 도 2의 제2 반도체 칩(300), 도 11의 제2 반도체 칩(302) 또는 도 15의 제2 반도체 칩(303)으로 대체될 경우, 몰드막(MD)이 상기 함몰된 영역(RCP) 안으로 삽입되기 용이하다.
도시하지는 않았지만, 도 17b에서 함몰된 영역(RCP)의 표면은 도 6의 보호막(PL)으로 덮일 수 있다. 그 외의 구조는 도 16을 참조하여 설명한 바와 동일/유사할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 18을 A-A' 선으로 자른 단면은 도 2와 동일/유사할 수 있다.
도 18을 참조하면, 본 예에 따른 반도체 패키지(1003)에서는 두 개의 제1 반도체 칩들(200a, 200b)가 함몰된 영역들(RCP) 안에 삽입될 수 있다. 상기 두 개의 제1 반도체 칩들(200a, 200b)은 제2 방향(X2)으로 서로 이격될 수 있다. 상기 두 개의 제1 반도체 칩들(200a, 200b) 각각의 제2 방향(X2)에 평행한 폭은 서로 같거나 다를 수 있다. 본 예에 있어서, 함몰된 영역들(RCP) 안에 삽입되는 제1 반도체 칩의 개수가 2개이나, 이에 한정되지 않으며 3이상일 수도 있다. 그 외의 구조는 도 1 내지 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 1 내지 도 18의 실시예들은 서로 조합될 수 있다.

Claims (20)

  1. 패키지 기판 상에 적층된 제1 반도체칩들, 상기 제1 반도체칩들 중 최하위의 제1 반도체 칩은 함몰된 영역을 포함하고; 및
    상기 함몰된 영역 안에 삽입되며 상기 패키지 기판과 연결되는 제2 반도체 칩을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 반도체 칩들은 서로 동일한 기능을 하며 동일한 크기를 가지는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 최하위의 제1 반도체 칩은 반도체 기판과 이 위에 배치되는 회로층을 포함하되, 상기 함몰된 영역은 상기 반도체 기판에 형성되는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 함몰된 영역의 표면은 제1 표면 거칠기를 가지고,
    상기 반도체 기판의 측면은 상기 제1 표면 거칠기와 다른 제2 표면 거칠기를 가지는 반도체 패키지.
  5. 제3 항에 있어서,
    상기 함몰된 영역은 상기 반도체 기판의 최하면으로부터 90㎛~780㎛의 깊이를 가지는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 반도체 칩들을 덮는 몰드막을 더 포함하되,
    상기 몰드막은 상기 함몰된 영역 안으로 삽입되어 상기 제2 반도체 칩을 덮는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 최하위 제1 반도체 칩과 상기 패키지 기판 사이에 개재되며 제1 두께를 가지는 제1 접착막; 및
    상기 제1 반도체 칩들 사이에 각각 개재되는 제2 접착막들을 더 포함하되,
    상기 제2 접착막들 중 적어도 하나는 상기 제1 두께와 다른 제2 두께를 가지는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 반도체 칩들 중 하나를 상기 패키지 기판에 연결시키는 와이어를 더 포함하되,
    상기 와이어는 상기 제2 접착막들 중 하나 안으로 삽입되는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 적층된 제1 반도체 칩들은 하나의 세트를 이루며 두 개의 세트의 제1 반도체 칩들이 서로 거울 대칭된 구조로 배열되고,
    상기 제2 반도체 칩의 양 단부들은 각각 상기 두 개의 세트의 제1 반도체 칩들과 중첩되는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 최하위 제1 반도체 칩은 상기 함몰부를 사이에 두고 서로 이격된 복수개의 돌출부들을 포함하되,
    상기 돌출부들의 폭들은 서로 같거나 다른 반도체 패키지.
  11. 제10 항에 있어서,
    상기 돌출부들은 상기 최하위 제1 반도체 칩의 적어도 두 개의 모서리들과 중첩되는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 최하위 제1 반도체 칩은 상기 함몰부를 정의하는 돌출부를 가지고,
    상기 돌출부는 평면적으로 'C'자, 'I'자 또는 직사각형 형태를 가지는 반도체 패키지.
  13. 패키지 기판의 중심부 상에 배치되며 상기 패키지 기판과 연결되는 제1 반도체 칩, 상기 제1 반도체 칩은 서로 반대되는 제1 측벽과 제2 측벽을 가지고; 및
    상기 제1 반도체 칩의 상기 제1 측벽과 중첩되며 상기 제1 반도체 칩 상에 차례로 적층되며 상기 패키지 기판과 연결되는 제2 내지 제 5 반도체 칩들을 포함하되,
    상기 제2 반도체 칩은 제1 반도체 기판과 이 위에 배치되는 제1 회로층을 포함하고,
    상기 제1 반도체 기판에는 상기 제1 반도체 칩이 삽입되는 제1 함몰된 영역을 포함하고,
    상기 제1 함몰된 영역은 상기 제1 반도체 기판의 최하면으로부터 90㎛~780㎛의 깊이를 가지는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제2 내지 제 5 반도체 칩들은 상기 제1 반도체 칩의 상기 제2측벽과도 중첩되는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 제1 반도체 칩의 상기 제2 측벽과 중첩되며 상기 제1 반도체 칩 상에 차례로 적층되며 상기 패키지 기판과 연결되는 제6 내지 제 9 반도체 칩들을 더 포함하되,
    상기 제6 반도체 칩은 제2 반도체 기판과 이 위에 배치되는 제2 회로층을 포함하고,
    상기 제2 반도체 기판에는 상기 제1 반도체 칩이 삽입되는 제2 함몰된 영역을 포함하고,
    상기 제2 함몰된 영역은 상기 제2 반도체 기판의 최하면으로부터 90㎛~780㎛의 깊이를 가지는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제6 내지 제9 반도체 칩들은 상기 제2 내지 제5 반도체 칩들과 거울 대칭된 형태로 배치되는 반도체 패키지.
  17. 패키지 기판 상에 배치되며 상기 패키지 기판과 연결되는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 배치되며 상기 제1 반도체 칩이 삽입되는 함몰된 영역을 가지는 제2 반도체 칩;
    상기 제2 반도체 칩을 상기 패키지 기판에 연결시키는 와이어;
    상기 제2 반도체 칩 상의 제3 반도체 칩; 및
    상기 제2 반도체 칩과 상기 제3 반도체 칩 사이의 제1 접착막을 포함하되,
    상기 와이어의 상단은 상기 제1 접착막 속으로 삽입되는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제2 반도체 칩은 반도체 기판과 이 위에 배치되는 회로층을 포함하되, 상기 함몰된 영역은 상기 반도체 기판에 형성되는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 함몰된 영역의 표면은 제1 표면 거칠기를 가지고,
    상기 반도체 기판의 측면은 상기 제1 표면 거칠기와 다른 제2 표면 거칠기를 가지는 반도체 패키지.
  20. 제17 항에 있어서,
    상기 제1 반도체 칩과 상기 패키지 기판 사이에 개재되는 제2 접착막을 더 포함하되,
    상기 제1 접착막은 제1 두께를 가지고,
    상기 제2 접착막은 상기 제1 두께보다 작은 제2 두께를 가지는 반도체 패키지.
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