CN115565957A - 封装结构及其形成方法 - Google Patents

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陈见宏
赖柏辰
林柏尧
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Abstract

本公开提出一种封装结构及其形成方法。封装结构包括电路基板和通过接合结构接合到电路基板的芯片封装。封装结构还包括贴附到电路基板的翘曲控制构件。翘曲控制构件具有延伸到电路基板中的凸出部分。翘曲控制构件的高度大于芯片封装的高度。

Description

封装结构及其形成方法
技术领域
本发明涉及封装结构及其形成方法，尤其涉及具有翘曲控制构件。
背景技术
半导体集成电路(IC)工业经历了快速增长。半导体制造工艺的不断进步导致半导体元件具有更精细的特征及/或更高的集成密度。功能密度(即，每芯片面积的互连元件数量)普遍增加，而特征尺寸(即，可以使用制造工艺创建的最小组件)已减少。这种尺寸缩小化的过程通常通过提高生产效率和降低相关成本来提供好处。
芯片封装不仅可以保护半导体元件免受环境污染物的影响，还可以为封装在其中的半导体元件提供连接界面。已开发出占用较少空间或高度较低的较小封装结构来封装半导体元件。
已经开发出新的封装技术以进一步提高密度和功能。这些形式相对较新的半导体芯片封装技术面临制造挑战。
发明内容
根据一些实施例，提供了一种封装结构。封装结构包括电路基板和通过接合结构而接合至电路基板的芯片封装。封装结构还包括贴附到电路基板的翘曲控制构件。翘曲控制构件具有延伸到电路基板中的凸出部分。翘曲控制构件的高度大于芯片封装的高度。
根据一些实施例，提供了一种封装结构。封装结构包括电路基板以及电路基板上方的芯片结构。封装结构还包括穿入电路基板的翘曲控制构件。翘曲控制构件具有朝电路基板的底面延伸的凸出部分。翘曲控制构件的顶面位于比芯片结构的顶面高的高度水平处。
根据一些实施例，提供了一种形成封装结构的方法。方法包括在电路基板上方设置芯片封装。方法还包括在电路基板上方设置翘曲控制构件，使得翘曲控制构件的凸出部分穿过电路基板的顶面。凸出部分部分地围绕芯片封装的转角。
附图说明
通过以下的详述配合所附附图可更加理解本文公开的内容。要强调的是，根据产业上的标准作业，各个部件(feature)并未按照比例绘制，且仅用于说明目的。事实上，为了能清楚地讨论，可能任意地放大或缩小各个部件的尺寸。
图1A-图1F是根据一些实施例的用于形成封装结构的一部分的各个阶段工艺剖面图。
图2A-图2E是根据一些实施例的用于形成封装结构的一部分的各个阶段工艺剖面图。
图3是根据一些实施例的封装结构的一部分的剖面图。
图4是根据一些实施例的封装结构的一部分的平面图。
图5是根据一些实施例的封装结构的一部分的平面图。
图6是根据一些实施例的封装结构的一部分的剖面图。
图7是根据一些实施例的封装结构的一部分的平面图。
图8是根据一些实施例的封装结构的一部分的平面图。
图9是根据一些实施例的封装结构的一部分的平面图。
图10是根据一些实施例的封装结构的一部分的平面图。
图11是根据一些实施例的封装结构的一部分的平面图。
图12是根据一些实施例的封装结构的一部分的平面图。
图13是根据一些实施例的封装结构的一部分的平面图。
图14是根据一些实施例的封装结构的一部分的剖面图。
附图标记如下：
10,10’:芯片封装
20:电路基板
100:载板
101:离型膜
102:重布线结构
104:绝缘层
106:导电部件
108A,108B:芯片结构
110:导电柱
112:导电连结构件
114:底部填充材料
116:保护层
118:载带
120:芯片结构
122:导电柱
124:导电连结构件
126:底部填充材料
200:核心部分
202a,202b:绝缘层
204a,204b:导电部件
206:接合结构
208:接合结构
210:凹陷
214:底部填充材料
216:粘着层
218:翘曲控制构件
218P,218P1,218P2,218P3,218P4,218P5,218P6,218P7,218P8,218P9,218P10:凸出部分
H1,H2:高度
L1,L2,LA,LB,LL,LS:长度
WL,WS:宽度
具体实施方式
以下公开内容提供了许多不同的实施例或范例，用于实施所提供的申请专利的发明的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明的实施例。举例而言，以下叙述中提及第一部件形成于第二部件上或上方，可能包含第一与第二部件直接接触的实施例，也可能包含额外的部件形成于第一与第二部件之间，使得第一与第二部件不直接接触的实施例。此外，本发明实施例在各种范例中可能重复元件符号的数字及/或字母，此重复是为了简化和清楚，并非在讨论的各种实施例及/或状态之间指定其关系。
再者，在此可使用空间相对用词，例如“在……下方”、“在……下”、“低于”、“下方的”、“在……上”、“高于”、“上方的”及类似的用词以助于描述图中所示的其中一个元件或部件相对于另一(些)元件或部件之间的关系。这些空间相对用词系用以涵盖附图所描绘的方向以外，使用中或操作中的装置的不同方向。装置可能被转向(旋转90度或其他方向)，且可与其相应地解释在此使用的空间相对描述。
本领域技术人员将理解说明书中的术语“大抵”，例如“大抵平坦”或“大抵共平面”等。在一些实施例中，形容术语大抵可以被移除。在适用的情况下，术语“大抵”还可以包括具有“完全”、“彻底”、“全部”等的实施例。在适用的情况下，术语“大抵”还可以涉及指定内容的90％或更高，例如95％或更高，尤其是99％或更高，包括100％。此外，例如“大抵平行”或“大抵垂直”的术语将被解释为不排除与指定布置的微小偏差并且可以包括例如高达10度的偏差。“大抵”一词不排除“完全”，例如“大抵不含”Y的组合物可能完全不含Y。
与特定距离或尺寸结合的例如“大约”之类的术语将被解释为不排除与特定距离或尺寸的微小偏差，并且可以包括例如高达10％的偏差。与数值x相关的术语“约”可表示x±5％或10％。
描述了本公开的一些实施例。可以在这些实施例中描述的阶段之前、期间及/或之后提供额外的操作。对于不同的实施例，可以替换或消除所描述的一些阶段。可以向半导体元件结构及/或封装结构添加附加特征。对于不同的实施例，下面描述的一些特征可以被替换或消除。尽管一些实施例讨论了以特定顺序执行的操作，但是这些操作可以以另一逻辑顺序执行。
本公开的实施例可以涉及三维(3D)封装或三维集成电路(3D-IC)元件。还可以包括其他特征和过程。例如，可以包括测试结构以辅助3D封装或3D-IC元件的验证测试。测试结构可以包括例如形成在重布线层中或在基板上的测试接垫，其允许测试3D封装或3D-IC、使用探针及/或探针卡等。验证测试可以在中间结构以及最终结构上执行。此外，本文公开的结构和方法可以与结合已知良好芯片的中间验证的测试方法结合使用，以增加产量并降低成本。
图1A-图1F是根据一些实施例的用于形成封装结构的各个阶段工艺剖面图。如图1A所示，提供或接收载板100。载板100在制造过程中用作支撑基板。在一些实施例中，载板100是临时支撑载体并且稍后将被移除。
载板100可由介电材料、半导体材料、一种或多种其他适合的材料、或前述的组合所制成或可包括介电材料、半导体材料、一种或多种其他适合的材料、或前述的组合。在一些实施例中，载板100是介电基板，例如玻璃晶片。在一些其他实施例中，载板100是半导体基板，例如硅晶片。半导体基板可以由硅、锗、硅锗、一种或多种其他适合的半导体材料、或前述的组合所制成或可包括硅、锗、硅锗、一种或多种其他适合的半导体材料、或前述的组合。
如图1A所示，根据一些实施例，在载板100上方形成重布线结构102。重布线结构102可以包括离型膜101、多个绝缘层104和多个导电部件106。离型膜101和载板100后续可以一起被移除。
在一些实施例中，绝缘层104是含高分子层。绝缘层104可以由一种或多种高分子材料制成或包括一种或多种高分子材料。高分子材料可包括聚苯并恶唑(PBO)、聚酰亚胺(PI)、环氧基树脂(epoxy-based resin)、一种或多种其他适合的高分子材料、或前述的组合。在一些实施例中，高分子材料是光敏的。因此，可以使用光刻工艺在绝缘层104中形成具有所需图案的开口。这些开口可以用于容纳一些导电部件106。
导电部件106可以包括导线(conductive lines)、导电通道(conductive vias)及/或导电垫(conductive pads)。导电部件106可由铜、钴、锡、钛、金、铂、铝、钨、一种或多种其他适合的材料、或前述的组合制成或可包括铜、钴、锡、钛、金、铂、铝、钨、一种或多种其他适合的材料、或前述的组合。导电部件106可以使用电镀工艺、化学镀工艺、一种或多种其他适合的工艺、或前述的组合形成。导电部件106的形成可进一步涉及一个或多个蚀刻工艺。
如图1A所示，重布线结构102中的一些导电部件106是导电通道。在一些实施例中，导电通道的上部比导电通道的下部宽，如图1A所示。
如图1B所示，根据一些实施例，将多个芯片结构(或包含芯片的结构)108A和108B设置在重布线结构102上方。在一些实施例中，在设置芯片结构108A和108B之前，对重布线结构102进行测试操作，以确保重布线结构102的品质和可靠度。
在一些实施例中，芯片结构108A和108B通过导电连结构件(conductiveconnectors)112接合到重布线结构102的导电垫上。在一些实施例中，芯片结构108A和108B中的每一个包括具有焊料构件形成于其上的导电柱(或导电垫)110。焊料构件也可以形成在重布线结构102的导电垫上。芯片结构108A和108B被拾取并放置到重布线结构102上。在一些实施例中，将芯片结构108A和108B的焊料构件及/或重布线结构102的导电垫上的焊料构件一起回焊(reflow)。结果，回焊的焊料构件形成导电连结构件112。
芯片结构108A和108B中的每一个可以是单一半导体芯片、系统整合单芯片(system-on-integrated chips，SoIC)及/或包括一个或多个被封装或保护的半导体芯片的封装体。对于系统整合单芯片，可以将多个半导体芯片堆叠并接合在一起以形成这些半导体芯片之间的电性连接。在一些实施例中，半导体芯片是包括多种功能的单芯片系统(system-on-chip，SoC)芯片。在一些实施例中，半导体芯片的背面朝上，而半导体芯片的正面面向重布线结构102。在一些实施例中，一些半导体芯片包括例如高频宽存储器(HBM)元件的存储器元件。在一些实施例中，芯片结构108A和108B是半导体芯片，例如SoC芯片。在一些实施例中，芯片结构108A和108B中的每一个是包括堆叠在一起的多个半导体芯片的系统整合单芯片(SoIC)。在一些其他实施例中，芯片结构108A和108B是其中包括一个或多个半导体芯片的封装体。在一些其他实施例中，芯片结构108A是SoIC芯片，而芯片结构108B包括存储器元件。
如图1C所示，根据一些实施例，形成底部填充材料114以围绕并保护导电连结构件112。底部填充材料114可以由高分子材料制成或可以包括高分子材料，例如其中分散有填料的环氧基树脂。填料可包括纤维(如二氧化硅纤维及/或含碳纤维)、颗粒(如二氧化硅颗粒及/或含碳颗粒)、或及前述的组合。
然后，根据一些实施例，如图1C所示，在重布线结构102上方形成保护层116以围绕并保护芯片结构108A和108B。在一些实施例中，保护层116与重布线结构102直接接触。在一些实施例中，底部填充材料114分隔了保护层116与在芯片结构108A和108B下方的导电连结构件112。
然而，本公开的实施例不限于此。可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，不形成底部填充材料114。在这些情况下，保护层116可以与在芯片结构108A和108B下方的导电连结构件112直接接触。
在一些实施例中，保护层116由绝缘材料制成或包括绝缘材料，绝缘材料例如是封胶材料(molding material)。封胶材料可以包括高分子材料，例如其中分散有填料的环氧基树脂。填料可包括纤维(如二氧化硅纤维及/或含碳纤维)、颗粒(如二氧化硅颗粒及/或含碳颗粒)、或及前述的组合。在一些实施例中，保护层116中填料的分布密度大于底部填充材料114中填料的分布密度。在一些实施例中，保护层116中填料的重量百分比大于底部填充材料114中填料的重量百分比。保护层116和底部填充材料114中填料的轮廓、尺寸及/或材料可以彼此不同。
在一些实施例中，引入或注入封胶材料(例如液态封胶材料)以覆盖重布线结构102以及芯片结构108A和108B。在一些实施例中，然后使用热处理来固化液态封胶材料并将其转变为保护层116。在一些实施例中，对保护层116执行平坦化工艺以提高保护层116的平坦度。例如，平坦化工艺可以包括研磨工艺、化学机械研磨(CMP)工艺、干式抛光工艺、一种或多种其他适合的工艺、或前述的组合。在一些实施例中，在平坦化工艺之后，露出了芯片结构108A和108B的表面。在一些实施例中，保护层116的顶面与芯片结构108A和108B的表面大抵等高。
然后，根据一些实施例，将图1C中所示的结构倒置并贴附到载带(carrier tape)118上。然后，根据一些实施例，如图1D所示，移除载板100和离型膜101。如此一来，露出了重布线结构102原先被载板100覆盖的表面。
如图1E所示，根据一些实施例，将一个或多个芯片结构(或包含芯片的结构)120通过导电连结构件124接合到重布线结构102。导电连结构件124的材料及形成方法可与导电连结构件112相同或相似。通过导电连结构件124，在芯片结构120的导电柱(或导电垫)122与重布线结构102的一些导电部件106之间形成电性连接。在一些实施例中，芯片结构120通过重布线结构102的一些导电部件106而在芯片结构108A与108B之间形成电性连接，如图1E所示。
芯片结构120可以是单个半导体芯片、系统整合单芯片(SoIC)及/或包括一个或多个被封装或保护的半导体芯片的封装体。对于系统整合单芯片，多个半导体芯片堆叠并接合在一起以在这些半导体芯片之间形成电性连接。在一些实施例中，半导体芯片是包括多种功能的单芯片系统(SoC)芯片。在一些实施例中，一些半导体芯片包括例如高频宽存储器(HBM)元件的存储器元件。在一些实施例中，芯片结构120是互连芯片(interconnectionchip)，其从芯片结构108A和108B接收及/或传输电信号到芯片结构108A和108B。在一些实施例中，芯片结构120中没有形成有源元件。在其他一些实施例中，芯片结构120包括形成于其中的有源元件和无源元件。在一些其他实施例中，表面安装元件用于代替芯片结构120。表面安装元件(surface mounted device)可以包括例如电阻、电容、绝缘体、一个或多个其他适合的元件、或前述的组合。
如图1E所示，根据一些实施例，在重布线结构102之上形成底部填充材料126以围绕导电连结构件124。底部填充材料126的材料和形成方法可以与底部填充材料114的材料和形成方法相同或相似。可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，不形成底部填充材料126。在其他一些实施例中，不形成芯片结构120。
在一些实施例中，使用切割工艺将图1E所示的结构切割成多个单独的芯片封装。在切割工艺之后，根据一些实施例，如图1F所示，从载带118拾取一个芯片封装10并将其倒置。芯片封装10将与其他构件整合以形成更大的封装结构。
然而，本公开的实施例不限于此。可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，不执行切割工艺以将图1E中的结构分成多个更小的芯片封装。整个封装结构可以直接整合至大型封装结构，无需切割。
图2A-图2E是根据一些实施例的用于形成封装结构的一部分的各个阶段工艺剖面图。如图2A所示，接收或提供电路基板(或封装基板)20。在一些实施例中，电路基板20包括核心部分200。电路基板20还可包括多个绝缘层202a和202b以及多个导电部件204a和204b。导电部件204a和204b可以用于在电路基板20的相对侧之间传送电信号。绝缘层202a和202b可以由一种或多种高分子材料制成或包括一种或多种高分子材料。导电部件204a和204b可由铜、铝、钴、钨、金、一种或多种其他适合的材料、或前述的组合制成或可包括铜、铝、钴、钨、金、一种或多种其他适合的材料、或前述的组合。
核心部分200可以包括例如可以容易地层压的材料的有机材料。在一些实施例中，核心部分200可以包括单面或双面覆铜层压板、环氧树脂、树脂、玻璃纤维、封胶化合物、塑料(例如聚氯乙烯(PVC)、丙烯腈、丁二烯和苯乙烯(ABS)、聚丙烯(PP)、聚乙烯(PE)、聚苯乙烯(PS)、聚甲基丙烯酸甲酯(PMMA)、聚对苯二甲酸乙二醇酯(PET)、聚碳酸酯(PC)、聚苯硫醚(PPS))、一种或多种其他适合的元素、或及前述的组合。导电通道可以延伸穿过核心部分200以提供设置在核心部分200任一侧上的元件之间的电性连接。在一些实施例中，电路基板20还包括接合结构206和208。在一些实施例中，接合结构206和208是焊料凸块。在一些实施例中，接合结构208用于与另一元件例如印刷电路板接合。
在一些实施例中，电路基板20具有多个未形成导电部件的预定区域。可以部分移除预定区域以稍后形成一个或多个凹陷。凹陷可用于容纳其他元件构件(例如半导体芯片)及/或其他构件(例如稍后将形成的翘曲控制构件的凸出部分)。
如图2B所示，根据一些实施例，部分移除电路基板20的其中一预定区域以形成凹陷210。在部分移除电路基板20之后，形成出电路基板20的内侧壁。电路基板20的内侧壁界定凹陷210的侧壁，如图2B所示。
在一些实施例中，凹陷210是使用能量束钻孔工艺形成的。能量束钻孔工艺可包括激光束钻孔工艺、离子束钻孔工艺、电子束钻孔工艺、一种或多种其他适合的工艺、或前述的组合。可以对电路基板20的不同区域进行多次能量束钻孔工艺。从而，形成具有所设计轮廓的凹陷210。在一些其他实施例中，凹陷210是使用机械钻孔工艺形成的。例如，可以使用电脑数控(CNC)雕刻机来形成凹陷210。在一些其他实施例中，使用一种或多种光刻工艺和一种或多种蚀刻工艺来部分地移除电路基板20，从而形成凹陷210。在一些其它实施例中，使用能量束钻孔工艺、机械钻孔工艺、蚀刻工艺、一个或多个其他适用的方法、或及前述的组合来部分地移除电路基板20。
如图2C所示，接收或提供与图1F所示的芯片封装10相同或相似的芯片封装10’。在一些实施例中，拾取芯片封装10’并放置在电路基板20上。之后，通过接合结构206将芯片封装10’接合至电路基板20。
在一些实施例中，芯片封装10’系设置在电路基板20上方，使得重布线结构102的导电垫与接合结构206直接接触。在一些其他实施例中，在将芯片封装10’设置在电路基板20上之前，可以在导电的重布线结构102的导电垫上形成额外的焊料构件。之后，使用热回焊工艺及/或热压缩工艺以将芯片封装10’接合到电路基板20。如此，芯片封装10’的部件(例如芯片结构120)进入凹陷210，如图2C所示。凹陷210提供用于部分容纳芯片封装10’的部件的空间。封装结构的总高度因此可以进一步减少。在一些其他实施例中，进入凹陷210的芯片封装的部件是表面安装元件，其包括例如电阻、电容、绝缘体、一个或多个其他适合的元件、或前述的组合。
然后，根据一些实施例，沿着芯片封装10’的一侧将底部填充液体分配到电路基板20上。底部填充液体可由高分子材料制成或包括高分子材料，例如是其中分散有填料的环氧基树脂。填料可包括纤维(如二氧化硅纤维及/或含碳纤维)、颗粒(如二氧化硅颗粒及/或含碳颗粒)、或及前述的组合。底部填充液体可以通过毛细作用力而吸入芯片封装10’和电路基板20之间的空间中以围绕一些接合结构206。
之后，根据一些实施例，底部填充液进一步被吸入凹陷210中，并通过毛细作用力而到达芯片封装10’的另一侧。在一些实施例中，将底部填充液加热固化以形成底部填充材料214。因而，形成围绕接合结构206并填充凹陷210的底部填充材料214，如图2D所示。在一些实施例中，底部填充材料214与电路基板20的内侧壁直接接触。
如图2E所示，根据一些实施例，在电路基板20上方设置翘曲控制构件218。在一些实施例中，翘曲控制构件218通过粘着层216而贴附到电路基板20。粘着层216可以由环氧基材料、一种或多种其他合适材料、或前述的组合制成。翘曲控制构件218可有助于在后续形成工艺及/或可靠度测试工艺期间减少电路基板20的翘曲。在一些实施例中，翘曲控制构件218的高度大于芯片封装10’的高度。在一些实施例中，翘曲控制构件218的顶面位于较芯片结构108A和108B的顶面还高的高度水平。
在一些实施例中，翘曲控制构件218由金属材料制成或包括金属材料。金属材料可包括铝、铜、钢、金、一种或多种其他适合的材料、或前述的组合。在一些其他实施例中，翘曲控制构件218由半导体材料、陶瓷材料、高分子材料、金属材料、一种或多种其他适合的材料或前述的组合制成或包括半导体材料、陶瓷材料、高分子材料、金属材料、一种或多种其他适合的材料或前述的组合制成。在一些实施例中，翘曲控制构件218具有类似于电路基板20的热膨胀系数。
在一些实施例中，翘曲控制构件218与芯片封装10’隔开一段距离。在一些实施例中，翘曲控制构件218与芯片封装10’分离，而不与芯片封装10’直接接触。在一些实施例中，翘曲控制构件218与底部填充材料214分离，而不与底部填充材料214直接接触。
图3是根据一些实施例的封装结构的一部分的剖面图。图4是根据一些实施例的封装结构的一部分的平面图。在一些实施例中，图4示出了图2E和图3所示结构的俯视图。在一些实施例中，图2E示出了沿图4中的2E-2E线截取的封装结构剖面图。在一些实施例中，图3示出了沿图4中的3-3线截取的封装结构剖面图。
在一些实施例中，翘曲控制构件218包括环状结构或是环状结构，如图4所示。翘曲控制构件218围绕电路基板20的放置有芯片封装10’的区域。翘曲控制构件218具有露出电路基板20的该区域的开口。在一些实施例中，翘曲控制构件218连续地围绕芯片封装10’，如图4所示。
如上所述，图3显示沿图4中3-3线截取的封装结构剖面图。在一些实施例中，翘曲控制构件218具有凸出部分218P1、218P2、218P3、和218P4，其延伸到电路基板20之中，如图3所示。凸出部分218P1、218P2、218P3、和218P4朝向电路基板20的底面延伸。在一些实施例中，部分移除电路基板20以形成多个凹陷。将翘曲控制构件218设置于电路基板20上方，使得凸出部分218P1、218P2、218P3、和218P4穿过电路基板20的顶面并进入形成于电路基板20中的凹陷。
在图4中，翘曲控制构件218的主体部分(main portion)下方的凸出部分218P1、218P2、218P3、和218P4系以虚线示出。由于凸出部分218P1、218P2、218P3、和218P4延伸到电路基板20中，进一步提高了翘曲控制构件218与电路基板20之间的粘着。凸出部分218P1、218P2、218P3、和218P4连同翘曲控制构件的主体部分因而可以消除或减少电路基板20的翘曲，以进一步减轻整个封装结构的翘曲。
在一些实施例中，每一凸出部分218P1、218P2、218P3、和218P4部分地围绕由该翘曲控制构件218所围成的区域的各个相应转角，如图4所示。在一些实施例中，该区域的四个转角分别被凸出部分218P1、218P2、218P3、和218P4部分地围绕。在一些实施例中，凸出部分218P1、218P2、218P3、和218P4中的每一个都与由翘曲控制构件218围绕的区域的相应转角相邻接。
在一些实施例中，凸出部分218P1至218P2被设计为仅形成于电路基板20的被翘曲控制构件218所围绕的区域的转角附近。因此，电路基板20的空间是由凸出部分218P1至218P2占据和控制。在电路基板20中留有足够的空间用于导电路径布线。在不严重影响电路基板20中的布线线路径的情况下，减轻了整个封装结构的翘曲程度。
如图3所示，凸出部分218P1具有高度H1，而翘曲控制构件218的主体部分具有高度H2。在一些实施例中，高度H2大于H1。在一些其他实施例中，高度H2大抵等于高度H1。高度H1可以在从大约100μm到大约1mm的范围内。高度H2可以在从大约1mm到大约3mm的范围内。
如图4所示，芯片封装10’具有沿第一方向(例如水平方向)延伸的第一侧边和沿第二方向(例如垂直方向)延伸的第二侧边。第一侧边具有长度L1，第二侧边具有长度L2。在一些实施例中，第一侧边长于第二侧边。如图4所示，每一凸出部分218P1、218P2、218P3及218P4具有沿第一方向延伸的第一部分和沿第二方向延伸的第二部分。第一部分具有长度LA，第二部分具有长度LB，如图4所示。
在一些实施例中，长度LA和LB彼此不同，如图4所示。在一些实施例中，具有长度LA的第一部分比具有长度LB的第二部分更长，如图4所示。在图4中，由于芯片封装10’的第一侧边比芯片封装10’的第二侧边长，电路基板20上沿第一方向的应力可能相对较高。由于凸出部分被设计为具有沿第一方向较长的第一部分，因此可以减轻整个封装结构的翘曲。
如图4所示，翘曲控制构件218具有沿第一方向(例如水平方向)延伸的第一部分。翘曲控制构件218的第一部分具有长度LL和宽度WL，如图4所示。翘曲控制构件218具有沿第二方向(例如垂直方向)延伸的第二部分。翘曲控制构件218的第二部分具有长度LS和宽度WS。在一些实施例中，第一方向大抵垂直于第二方向。在一些实施例中，长度LL大于长度LS。在一些实施例中，宽度WL大于宽度WS。
由于芯片封装10’的第一侧边长于芯片封装10’的第二侧边，因此电路基板20上沿第一方向的应力可能相对较高。翘曲控制构件218的较宽的第一部分可以具有更大的强度以减少整个封装结构的翘曲。
在图4所示的实施例中，形成了多个凸出部分218P1至218P4在转角区域以增强电路基板20与翘曲控制构件218之间的粘着性。然而，本公开的实施例不限于此。可以对本公开的实施例进行许多变化及/或修改。在一些实施例中，翘曲控制构件218的凸出部分围绕电路基板20的由翘曲控制构件218所围绕的整个区域。
图5是根据一些实施例的封装结构的一部分的平面图。图6是根据一些实施例的封装结构的一部分的剖面图。在一些实施例中，图6示出了沿图5中6-6线所截取的封装结构的剖面图。在一些实施例中，翘曲控制构件218具有延伸到电路基板20中的凸出部分218P，如图6所示。在一些实施例中，凸出部分218P包括环状结构，如图5所示。在一些实施例中，凸出部分218P围绕电路基板20的被环状结构围绕的区域，如图5所示。在一些实施例中，凸出部分218P连续围绕电路基板20的被翘曲控制构件218围绕的区域，如图5所示。
可以对本公开的实施例进行许多变化及/或修改。图7是根据一些实施例的封装结构的一部分的平面图。如图7所示，芯片封装10’具有在第一方向(例如水平方向)上延伸的第一侧边和在第二方向(例如垂直方向)上延伸的第二侧边。在一些实施例中，第一侧边长于第二侧边。如图7所示，凸出部分218P1、218P2、218P3、和218P4中的每一个具有在第一方向上延伸的第一部分和在第二方向上延伸的第二部分。如图7所示，第一部分具有长度LA，第二部分具有第二长度LB。在一些实施例中，具有长度LA的第一部分大抵与具有长度LB的第二部分一样长，如图7所示。
可以对本公开的实施例进行许多变化及/或修改。图8是根据一些实施例的封装结构的一部分的平面图。如图8所示，芯片封装10’具有在第一方向(例如水平方向)上延伸的第一侧边和在第二方向(例如垂直方向)上延伸的第二侧边。在一些实施例中，第一侧边长于第二侧边。如图8所示，凸出部分218P1、218P2、218P3、和218P4中的每一个具有沿第一方向延伸的第一部分和沿第二方向延伸的第二部分。第一部分具有长度LA，第二部分具有第二长度LB，如图7所示。在一些实施例中，长度LA和LB彼此不同，如图7所示。在一些实施例中，具有长度LB的第二部分长于具有长度LA的第一部分，如图8所示。
在图4所示的实施例中，凸出部分218P1至218P4中的每一个都邻接电路基板20的被翘曲控制构件218围绕的区域的各个相应转角。然而，本公开的实施例不限于此。可以对本公开的实施例进行许多变化及/或修改。在其他一些实施例中，其中一个或一些凸出部分不与电路基板20的被翘曲控制构件218围绕的区域的相应转角相邻接。
图9是根据一些实施例的封装结构的一部分的平面图。在一些实施例中，凸出部分218P1至218P4中的每一个不与电路基板20的被翘曲控制构件218围绕的区域的各个相应转角相邻接。在一些实施例中，凸出部分218P1至218P4中的每一个部分地围绕该区域的各个相应转角，如图9所示。凸出部分218P1至218P4中的每一个与所部分地围绕的各个相应转角分离。
可以对本公开的实施例进行许多变化及/或修改。图10是根据一些实施例的封装结构的一部分的平面图。类似于图4所示的实施例，翘曲控制构件218具有凸出部分218P1至218P4，其部分地围绕被翘曲控制构件218围绕的区域的转角。在一些实施例中，翘曲控制构件218还包括凸出部分218P5和218P6。与凸出部分218P1至218P2类似，凸出部分218P5和218P6也延伸到电路基板20中。在一些实施例中，凸出部分218P5和218P6中的每一个横向延伸跨过芯片结构108A和108B之间的间隙。凸出部分218P5和218P6中的每一个横向延伸跨过芯片结构108A和108B的相对侧边。
在一些实施例中，翘曲控制构件218还包括凸出部分218P7、218P8、218P9、和218P10。与凸出部分218P1至218P2相似，凸出部分218P7至218P10也延伸至电路基板20中，如图10所示。在一些实施例中，凸出部分218P7至218P10中的每一个均相应地位于翘曲控制构件218的转角处。
可以对本公开的实施例进行许多变化及/或修改。图11是根据一些实施例的封装结构的一部分的平面图。在一些实施例中，凸出部分218P1至218P4中的每一个包括延伸到电路基板20中的多个凸出件(protruding elements)。在一些实施例中，电路基板20的部分(portions of the circuit substrate 20)使这些凸出件被彼此隔开。
在一些实施例中，凸出部分218P1的凸出件一起部分地围绕被翘曲控制构件218所围绕的区域的一转角。相似地，凸出部分218P2至218P4中的每一个的凸出件部分地围绕由翘曲控制构件218所围绕的电路基板20的区域的各个相应转角。
在一些实施例中，凸出部分218P1至218P4的每一凸出件具有正方形或类似正方形的俯视图轮廓。然而，本公开的实施例不限于此。可以对本公开的实施例进行许多变化及/或修改。在一些其他实施例中，凸出部分218P1至218P4的每一凸出件具有长方形俯视图轮廓、类似长方形状俯视图轮廓、圆形俯视图轮廓、类似圆形俯视图轮廓、卵形俯视图轮廓、或类似卵形俯视图轮廓。在一些其他实施例中，一些凸出件具有不同于其他凸出件的俯视图轮廓。
可以对本公开的实施例进行许多变化及/或修改。图12是根据一些实施例的封装结构的一部分的平面图。在一些实施例中，凸出部分218P包括多个延伸到电路基板20中的凸出件。在一些实施例中，凸出部分218P的凸出件一起围绕电路基板20的由翘曲控制构件218所围绕的区域。
可以对本公开的实施例进行许多变化及/或修改。图13是根据一些实施例的封装结构的一部分的平面图。类似于图5所示的实施例，翘曲控制构件218包括围绕着电路基板20的由翘曲控制构件218所围绕的区域的凸出部分218P1。在一些实施例中，翘曲控制构件218还包括凸出部分218P2，如图13所示。在一些实施例中，凸出部分218P2延伸到电路基板20中。在一些实施例中，凸出部分218P2为环状结构。在一些实施例中，凸出部分218P2围绕凸出部分218P1。在一些实施例中，凸出部分218P2还围绕电路基板20的被翘曲控制构件218所围绕的区域。
在图3和图6所示的一些实施例中，翘曲控制构件218的凸出部分与电路基板20直接接触。然而，本公开的实施例不限于此。可以对本公开的实施例进行许多变化及/或修改。图14是根据一些实施例的封装结构的一部分的剖面图。在一些实施例中，在于电路基板20上方设置控制翘曲元件218之前，粘着层216延伸到电路基板20的凹陷中。例如，在将翘曲控制构件218设置于电路基板20上方之前，用于形成粘着层216的胶水可流入形成在电路基板20中的凹陷内。在翘曲控制构件218贴附于电路基板20之后，翘曲控制构件218的凸出部分218P直接接触粘着层216，而不与电路基板20直接接触。
本公开的实施例形成具有翘曲控制构件的封装结构，翘曲控制构件用于控制承载一个或多个芯片封装的电路基板的翘曲。翘曲控制构件包括延伸到电路基板中的一个或多个凸出部分。由于凸出部分延伸到电路基板中，进一步提高了翘曲控制构件与电路基板之间的粘着力。凸出部分连同翘曲控制构件的主体部分可共同消除或减少电路基板的翘曲，以进一步减轻整个封装结构的翘曲。翘曲控制构件具有除凸出部分之外的不延伸到电路基板中的部分。因此，电路基板中留有足够的空间用于导电路径布线。大大提高了封装结构的可靠度和品质。
根据一些实施例，提供了一种封装结构。封装结构包括电路基板和通过接合结构而接合至电路基板的芯片封装。封装结构还包括贴附到电路基板的翘曲控制构件。翘曲控制构件具有延伸到电路基板中的凸出部分。翘曲控制构件的高度大于芯片封装的高度。
根据一些实施例，提供了一种封装结构。封装结构包括电路基板以及电路基板上方的芯片结构。封装结构还包括穿入电路基板的翘曲控制构件。翘曲控制构件具有朝电路基板的底面延伸的凸出部分。翘曲控制构件的顶面位于比芯片结构的顶面高的高度水平处。
根据一些实施例，提供了一种形成封装结构的方法。方法包括在电路基板上方设置芯片封装。方法还包括在电路基板上方设置翘曲控制构件，使得翘曲控制构件的凸出部分穿过电路基板的顶面。凸出部分部分地围绕芯片封装的转角。
还可以包括其他特征和过程。例如，可以包括测试结构以辅助3D封装或3D-IC元件的验证测试。测试结构可以包括例如形成在重布线层中或在基板上的测试接垫，其允许测试3D封装或3D-IC、使用探针及/或探针卡等。验证测试可以对中间结构执行，也可以对最终结构执行。此外，本文公开的结构和方法可以与已导入已知良好芯片的中间验证的测试方法结合使用以增加产量并降低成本。
根据一些实施例，提供一种封装结构，包括：一电路基板；一芯片封装，通过接合结构而接合至该电路基板；以及一翘曲控制构件，贴附于该电路基板，其中该翘曲控制构件具有一凸出部分，伸入该电路基板，且该翘曲控制构件的高度大于该芯片封装的高度。
在一些实施例中，其中该翘曲控制构件包括一环状结构，围绕该电路基板的一区域，且该芯片封装位于该区域上方。
在一些实施例中，其中该凸出部分部分地围绕该环状结构所围绕的该区域的一转角。
在一些实施例中，其中该芯片封装具有沿一第一方向延伸的一第一侧边，该芯片封装具有沿一第二方向延伸的一第二侧边，该第一侧边长于该第二侧边，该凸出部分具有沿该第一方向延伸的一第一部分，该凸出部分具有沿该第二方向延伸的一第二部分，且该第一部分与该第二部分的长度不同。
在一些实施例中，其中该第一部分长于该第二部分。
在一些实施例中，其中该凸出部分邻接该环状结构所围绕的该区域的该转角。
在一些实施例中，其中该凸出部分包括多个凸出件，伸入该电路基板中，且多个所述凸出件一起部分围绕该环状结构所围成的该区域的一转角。
在一些实施例中，其中该翘曲控制构件具有一第二凸出部分，伸入该电路基板，且该第二凸出部分部分地围绕该环状结构所围成的该区域的一第二转角。
在一些实施例中，其中该凸出部分包括多个凸出件，伸入该电路基板，且多个所述凸出件共同围绕该电路基板的由该环状结构所围绕的该区域。
在一些实施例中，其中该芯片封装具有沿一第一方向延伸的一第一侧边，该芯片封装具有沿一第二方向延伸的一第二侧边，该第一侧边长于该第二侧边，该环状结构具有一第一部分，沿该第一方向延伸，该环状结构具有一第二部分，沿该第二方向延伸，且该环状结构的该第一部分宽于该环状结构的该第二部分。
在一些实施例中，其中该翘曲控制构件的该凸出部分包括一环状结构，围绕该电路基板的一区域，且该芯片封装位于该区域上方。
提供一种封装结构，包括：一电路基板；一芯片结构，位于该电路基板上方；以及一翘曲控制构件，穿入该电路基板，其中该翘曲控制构件具有一凸出部分，朝该电路基板的一底面延伸，且该翘曲控制构件的一顶面位于比该芯片结构的一顶面还高的一高度水平处。
在一些实施例中，其中该翘曲控制构件具有一第二凸出部分，贯穿该电路基板的一顶面。
在一些实施例中，其中该凸出部分连续围绕该芯片结构。
在一些实施例中，其中该翘曲控制构件围绕该电路基板的一区域，该芯片结构位处该区域，且该凸出部分部分地围绕该翘曲控制构件所围绕的该区域的一转角。
提供一种封装结构的形成方法，包括：在一电路基板上设置一芯片封装；以及于该电路基板上方设置一翘曲控制构件，使该翘曲控制构件的一凸出部分穿过该电路基板的一顶面，其中该凸出部分部分地围绕该芯片封装的一转角。
在一些实施例中，还包括：在该电路基板上形成一粘着层；以及通过该粘着层将该翘曲控制构件贴附到该电路基板。
在一些实施例中，其中该翘曲控制构件具有一开口，露出该芯片封装。
在一些实施例中，还包括：在该电路基板上方形成一底部填充材料，其中一部分的该底部填充材料位于该芯片封装与该电路基板之间；加热该底部填充材料；以及在加热该底部填充材料之后，将该翘曲控制构件设置在该电路基板之上。
在一些实施例中，其中该翘曲控制构件的该凸出部分系设置成与该电路基板直接接触。
前述内文概述了许多实施例的特征，使所属技术领域中技术人员可以从各个方面更佳地了解本发明实施例。所属技术领域中技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。所属技术领域中技术人员也应了解这些均等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (10)

1.一种封装结构，包括：
一电路基板；
一芯片封装，通过接合结构而接合至该电路基板；以及
一翘曲控制构件，贴附于该电路基板，其中该翘曲控制构件具有一凸出部分，伸入该电路基板，且该翘曲控制构件的高度大于该芯片封装的高度。
2.如权利要求1所述的封装结构，其中该翘曲控制构件包括一环状结构，围绕该电路基板的一区域，且该芯片封装位于该区域上方。
3.如权利要求2所述的封装结构，其中该凸出部分部分地围绕该环状结构所围绕的该区域的一转角。
4.如权利要求3所述的封装结构，其中该芯片封装具有沿一第一方向延伸的一第一侧边，该芯片封装具有沿一第二方向延伸的一第二侧边，该第一侧边长于该第二侧边，该凸出部分具有沿该第一方向延伸的一第一部分，该凸出部分具有沿该第二方向延伸的一第二部分，且该第一部分与该第二部分的长度不同。
5.如权利要求2所述的封装结构，其中该凸出部分包括多个凸出件，伸入该电路基板中，且多个所述凸出件一起部分围绕该环状结构所围成的该区域的一转角。
6.如权利要求2所述的封装结构，其中该翘曲控制构件具有一第二凸出部分，伸入该电路基板，且该第二凸出部分部分地围绕该环状结构所围成的该区域的一第二转角。
7.如权利要求2所述的封装结构，其中该芯片封装具有沿一第一方向延伸的一第一侧边，该芯片封装具有沿一第二方向延伸的一第二侧边，该第一侧边长于该第二侧边，该环状结构具有一第一部分，沿该第一方向延伸，该环状结构具有一第二部分，沿该第二方向延伸，且该环状结构的该第一部分宽于该环状结构的该第二部分。
8.如权利要求1所述的封装结构，其中该翘曲控制构件的该凸出部分包括一环状结构，围绕该电路基板的一区域，且该芯片封装位于该区域上方。
9.一种封装结构，包括：
一电路基板；
一芯片结构，位于该电路基板上方；以及
一翘曲控制构件，穿入该电路基板，其中该翘曲控制构件具有一凸出部分，朝该电路基板的一底面延伸，且该翘曲控制构件的一顶面位于比该芯片结构的一顶面还高的一高度水平处。
10.一种封装结构的形成方法，包括：
在一电路基板上设置一芯片封装；以及
于该电路基板上方设置一翘曲控制构件，使该翘曲控制构件的一凸出部分穿过该电路基板的一顶面，其中该凸出部分部分地围绕该芯片封装的一转角。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220199480A1 (en) * 2020-12-21 2022-06-23 Intel Corporation Microelectronic structures including bridges
US11676916B2 (en) * 2021-08-30 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of package with warpage-control element

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3486557B2 (ja) * 1998-07-30 2004-01-13 宮崎沖電気株式会社 トランスファ成形装置及び半導体装置の製造方法
US6882041B1 (en) * 2002-02-05 2005-04-19 Altera Corporation Thermally enhanced metal capped BGA package
US6909176B1 (en) * 2003-11-20 2005-06-21 Altera Corporation Structure and material for assembling a low-K Si die to achieve a low warpage and industrial grade reliability flip chip package with organic substrate
JP2005347299A (ja) * 2004-05-31 2005-12-15 Shinko Electric Ind Co Ltd チップ内蔵基板の製造方法
US8313984B2 (en) * 2008-03-19 2012-11-20 Ati Technologies Ulc Die substrate with reinforcement structure
TWI354418B (en) 2008-03-25 2011-12-11 Tai Hui Liu Pointer
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
KR101989516B1 (ko) * 2012-09-24 2019-06-14 삼성전자주식회사 반도체 패키지
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
KR101787832B1 (ko) * 2015-10-22 2017-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9935082B2 (en) * 2015-12-29 2018-04-03 Micron Technology, Inc. Stacked semiconductor dies with selective capillary under fill
US10629545B2 (en) * 2017-03-09 2020-04-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
JP6914078B2 (ja) 2017-03-31 2021-08-04 株式会社荏原製作所 真空吸着パッドおよび基板保持装置
US11107801B2 (en) * 2018-08-29 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Multi fan-out package structure and method for forming the same
US11469152B2 (en) 2019-10-14 2022-10-11 Mediatek Inc. Semiconductor chip package and fabrication method thereof
US20220310518A1 (en) * 2021-03-25 2022-09-29 Intel Corporation Embedded bridge architecture with thinned surface
US11764118B2 (en) * 2021-04-29 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of chip package with protective lid
US11978722B2 (en) * 2021-08-27 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of package containing chip structure with inclined sidewalls
US11784130B2 (en) * 2021-08-27 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of package with underfill
US11676916B2 (en) * 2021-08-30 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of package with warpage-control element

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