KR20220065292A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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groove
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Abstract

반도체 패키지는 제 1 반도체 칩 및 제 2 반도체 칩을 포함할 수 있다. 상기 제 1 반도체 칩은 그루브를 갖는 주변 영역 및 상기 그루브보다 위에 배치된 본딩 영역을 가질 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 본딩 영역에 배치되어 상기 제 1 반도체 칩에 직접 전기적으로 연결될 수 있다. 상기 제 2 반도체 칩은 상기 본딩 영역으로부터 돌출되어 상기 그루브의 저면으로부터 이격된 오버행을 가질 수 있다. 따라서, 웨이퍼의 절단 공정 중에 발생되어 제 2 반도체 칩의 가장자리부에 묻은 이물질로 인한 제 2 반도체 칩과 제 1 반도체 칩 사이의 본딩 불량을 방지할 수가 있게 된다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 제 2 반도체 칩이 제 1 반도체 칩에 하이브리드 방식으로 본딩된 구조를 갖는 반도체 패키지 및 이러한 반도체 패키지를 제조하는 방법에 관한 것이다.
최근 들어서, 제 2 반도체 칩을 제 1 반도체 칩에 하이브리드 본딩 공정을 이용해서 직접 전기적으로 연결시킬 수 있다. 따라서, 제 2 반도체 칩과 제 1 반도체 칩 사이에는 조인트 갭이 형성되지 않을 수 있다.
관련 기술들에 따르면, 복수개의 제 2 반도체 칩들이 형성된 웨이퍼를 절단하는 공정 중에, 파티클이 제 2 반도체 칩의 가장자리에 집중적으로 발생될 수 있다.
이러한 제 2 반도체 칩을 하이브리드 본딩 공정을 통해서 제 1 반도체 칩에 본딩하게 되면, 제 2 반도체 칩의 가장자리는 파티클로 인해서 제 1 반도체 칩에 접촉되지 않을 수 있다. 이로 인하여, 제 2 반도체 칩이 제 1 반도체 칩에 전기적으로 연결되지 않게 되는 본딩 불량이 발생될 수 있다.
본 발명은 파티클로 인한 제 2 반도체 칩과 제 1 반도체 칩 사이의 본딩 불량을 방지할 수 있는 반도체 패키지를 제공한다.
또한, 본 발명은 상기된 반도체 패키지를 제조하는 방법도 제공한다.
본 발명의 일 견지에 따른 반도체 패키지는 제 1 반도체 칩, 제 2 반도체 칩 및 몰딩 부재를 포함할 수 있다. 상기 제 1 반도체 칩은 복수개의 접속 비아들 및 상기 접속 비아들의 하단에 연결된 배선층을 포함할 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부면 중앙부에 배치될 수 있다. 상기 제 2 반도체 칩은 상기 접속 비아들의 상단에 직접 접촉된 본딩 패드들을 포함할 수 있다. 상기 몰딩 부재는 상기 제 1 반도체 칩의 상부면에 형성되어 상기 제 2 반도체 칩을 둘러쌀 수 있다. 상기 접속 비아들은 상기 제 1 반도체 칩의 상부면 중앙부에 배치될 수 있다. 상기 제 1 반도체 칩의 상부면 중앙부는 상기 제 1 반도체 칩의 상부면 가장자리부보다 높게 위치할 수 있다. 상기 제 2 반도체 칩의 가장자리부는 상기 제 1 반도체 칩의 상부면 중앙부로부터 수평하게 돌출되어 상기 제 1 반도체 칩의 상부면 가장자리부로부터 이격된 오버행을 가질 수 있다. 상기 오버행의 수평 길이는 상기 제 2 반도체 칩의 폭의 3/20 내지 9/20일 수 있다. 상기 오버행의 하부면으로부터 상기 제 1 반도체 칩의 상부면 가장자리부까지의 거리는 8μm 이상일 수 있다.
본 발명의 다른 견지에 따른 반도체 패키지는 제 1 반도체 칩 및 제 2 반도체 칩을 포함할 수 있다. 상기 제 1 반도체 칩은 그루브를 갖는 주변 영역 및 상기 그루브보다 위에 배치된 본딩 영역을 가질 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 본딩 영역에 배치되어 상기 제 1 반도체 칩에 직접 전기적으로 연결될 수 있다. 상기 제 2 반도체 칩은 상기 본딩 영역으로부터 돌출되어 상기 그루브의 저면으로부터 이격된 오버행을 가질 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지의 제조 방법에 따르면, 복수개의 제 1 반도체 칩들을 포함하는 웨이퍼의 상부면 중 복수개의 본딩 영역들 각각을 둘러싸는 주변 영역들에 그루브를 형성하여, 상기 본딩 영역들을 상기 주변 영역들보다 위로 돌출시킬 수 있다. 상기 본딩 영역의 면적보다 넓은 면적을 갖는 복수개의 제 2 반도체 칩들을 상기 본딩 영역들에 하이브리드 본딩하여, 상기 제 2 반도체 칩들 각각의 가장자리부에 상기 그루브의 저면으로부터 이격된 오버행을 형성할 수 있다. 상기 주변 영역들을 따라서 상기 웨이퍼를 절단할 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 제 1 반도체 칩, 제 2 반도체 칩 및 하부 재배선층(redistribution layer : RDL) 구조물 및 몰딩 부재를 포함할 수 있다. 상기 제 1 반도체 칩은 그루브를 갖는 주변 영역 및 상기 그루브보다 위에 배치된 본딩 영역을 가질 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩의 본딩 영역에 배치되어 상기 제 1 반도체 칩에 직접 전기적으로 연결될 수 있다. 상기 제 2 반도체 칩은 상기 본딩 영역으로부터 돌출되어 상기 그루브의 저면으로부터 이격된 오버행을 가질 수 있다. 상기 하부 RDL 구조물은 상기 제 1 반도체 칩의 하부에 배치되어 상기 제 1 반도체 칩에 전기적으로 연결될 수 있다. 상기 몰딩 부재는 상기 하부 RDL 구조물의 상부면에 형성되어 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 둘러쌀 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 패키지 기판, 로직 칩, 적어도 하나의 제 1 반도체 칩 및 적어도 2개의 적층된 제 2 반도체 칩들을 포함할 수 있다. 상기 로직 칩은 상기 패키지 기판의 상부면에 배치될 수 있다. 상기 로직 칩은 제 1 본딩 영역, 제 2 본딩 영역 및 제 1 및 제 2 본딩 영역들 각각을 둘러싸는 주변 영역을 가질 수 있다. 상기 제 1 반도체 칩은 상기 로직 칩의 상기 제 1 본딩 영역에 배치되어 상기 로직 칩에 직접 연결될 수 있다. 상기 제 2 반도체 칩들은 상기 로직 칩의 상기 제 2 본딩 영역에 적층되어 상기 로직 칩에 직접 연결될 수 있다. 상기 로직 칩의 주변 영역은 그루브를 가져서 상기 제 1 및 제 2 본딩 영역들보다 아래에 위치할 수 있다. 상기 제 1 반도체 칩은 상기 제 1 본딩 영역으로부터 돌출되어 상기 그루브의 저면으로부터 이격된 제 1 오버행을 가질 수 있다. 상기 제 2 반도체 칩들 적어도 하나는 상기 제 2 본딩 영역으로부터 돌출되어 상기 그루브의 저면으로부터 이격된 제 2 오버행을 가질 수 있다.
상기된 본 발명에 따르면, 제 1 반도체 칩의 주변 영역에 형성된 그루브에 의해서 제 2 반도체 칩의 가장자리부에 오버행이 형성될 수 있다. 이러한 오버행은 제 1 반도체 칩의 주변 영역으로부터 이격될 수 있다. 따라서, 오버행 구조를 갖는 제 2 반도체 칩의 가장자리부는 제 1 반도체 칩에 맞대어지지 않을 수 있다. 결과적으로, 웨이퍼의 절단 공정 중에 발생되어 제 2 반도체 칩의 가장자리부에 묻은 이물질로 인한 제 2 반도체 칩과 제 1 반도체 칩 사이의 본딩 불량을 방지할 수가 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 A-A' 선을 따라 나타낸 단면도이다.
도 3 내지 도 8은 도 1에 도시된 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 평면도 및 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10은 도 9의 B-B' 선을 따라 나타낸 단면도이다.
도 11 내지 도 15는 도 9에 도시된 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1의 A-A' 선을 따라 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지(100)는 제 1 반도체 칩(semiconductor chip)(110), 제 2 반도체 칩(120), 몰딩 부재(molding member)(150) 및 도전성 범프(external terminal)(160)들을 포함할 수 있다.
제 1 반도체 칩(110)은 복수개의 접속 비아(114)들을 포함할 수 있다. 접속 비아(114)들은 제 1 반도체 칩(110)의 내부에 수직 방향을 따라 배치될 수 있다. 접속 비아(114)들 각각은 제 1 반도체 칩(110)의 상부면을 통해 노출된 상단, 및 제 1 반도체 칩(110)의 하부면을 통해 노출된 하단을 가질 수 있다. 접속 비아(114)들은 TSV(through silicon via)를 포함할 수 있다.
상부 절연막(130)이 제 1 반도체 칩(110)의 상부면에 형성될 수 있다. 상부 절연막은 접속 비아(116)들을 노출시키는 오프닝(opening)들을 가질 수 있다. 또한, 하부 절연막(132)이 제 1 반도체 칩(110)의 하부면에 형성될 수 있다. 상부 절연막(130)과 하부 절연막(132)은 산화물(oxide)과 같은 절연 물질을 포함할 수 있으나, 특정 물질로 국한되지 않을 수 있다.
배선층(118)이 하부 절연막(132) 내에 배치될 수 있다. 배선층(118)은 하부 절연막(132)의 상부면을 통해 노출된 상단, 및 하부 절연막(132)의 하부면을 통해 노출된 하단을 가질 수 있다. 배선층(118)의 상단이 접속 비아(116)의 하단에 전기적으로 연결될 수 있다. 배선층(118)은 계단식으로 적층된 구조를 가질 수 있으나, 특정 구조로 국한되지 않을 수 있다.
제 1 반도체 칩(110)은 본딩 영역(bonding region)(B) 및 주변 영역(peripheral region)(P)으로 구분될 수 있다. 제 2 반도체 칩(120)은 제 1 반도체 칩(110)의 상부에 배치될 수 있다. 구체적으로, 제 2 반도체 칩(120)은 본딩 영역(B)에 배치되어, 제 1 반도체 칩(110)에 전기적으로 연결될 수 있다. 반면에, 주변 영역(P)은 제 2 반도체 칩(120)에 전기적으로 연결되지 않을 수 있다. 따라서, 접속 비아(116)들의 상단들이 본딩 영역(B)의 상부면에 배치될 수 있다.
본 실시예에서, 본딩 영역(B)은 제 1 반도체 칩(110)의 상부면 중앙부에 위치하는 대략 직사각형 형상을 가질 수 있다. 주변 영역(P)은 본딩 영역(B)을 둘러싸는 제 1 반도체 칩(110)의 상부면 가장자리부일 수 있다. 따라서, 주변 영역(P)은 대략 직사각틀 형상을 가질 수 있다.
본딩 영역(B)은 주변 영역(P)보다 위를 향해 돌출된 구조를 가질 수 있다. 이에 따라, 본딩 영역(B)의 상부면은 주변 영역(P)의 상부면보다 높게 위치할 수 있다. 이러한 본딩 영역(B)의 돌출 구조는 주변 영역(P)에 그루브(groove)(112)를 형성하는 것에 의해 구현될 수 있다. 즉, 주변 영역(P)을 따라 그루브(112)를 형성하게 되면, 주변 영역(P)의 상부면이 본딩 영역(B)의 상부면보다 낮아지게 됨으로써, 본딩 영역(B)이 주변 영역(P)보다 위를 향해 돌출된 구조를 갖게 될 수 있다.
본 실시예에서, 그루브(112)는 대략 8μm 이상의 깊이(D)를 가질 수 있으나, 특정 수치로 국한되지는 않을 수 있다. 그루브(110)의 깊이(D)에 대한 수치 한정의 이유는 후술한다.
본 실시예에서, 그루브(112)는 주변 영역(P) 전체에 걸쳐 형성될 수 있다. 즉, 그루브(112)의 폭은 주변 영역(P)의 폭과 실질적으로 동일할 수 있다. 따라서, 주변 영역(P)의 상부면 전체가 본딩 영역(B)의 상부면보다 아래에 위치하게 된다. 또한, 상부 절연막(130)은 본딩 영역(B)과 주변 영역(P)의 상부면들을 따라 형성될 수 있다. 즉, 상부 절연막(130)은 그루브(112)의 내면을 따라 형성될 수 있다.
제 2 반도체 칩(120)은 복수개의 본딩 패드(bonding pad)(122)들을 포함할 수 있다. 본딩 패드(122)들은 제 2 반도체 칩(120)의 하부면에 배치될 수 있다. 즉, 제 2 반도체 칩(120)의 하부면이 제 2 반도체 칩(120)의 액티브 면(active face)일 수 있다. 제 2 반도체 칩(120)은 직사각형의 본딩 영역(B)과 대응하는 대략 직사각형 형상을 가질 수 있다.
제 2 반도체 칩(120)의 본딩 패드(122)들은 제 1 반도체 칩(110)의 접속 비아(116)들에 직접 전기적으로 연결될 수 있다. 즉, 본딩 패드(122)들은 접속 비아(116)들에 맞대어질 수 있다. 예를 들어서, 본딩 패드(122)들은 접속 비아(116)들에 하이브리드 본딩(hybrid bonding) 공정을 통해서 직접 연결될 수 있다. 이에 따라, 제 2 반도체 칩(120)의 하부면도 제 1 반도체 칩(110)의 상부면에 맞대어질 수 있다. 즉, 제 2 반도체 칩(120)의 하부면과 제 1 반도체 칩(110)의 상부면 사이에는 조인트 갭(joint gap)이 형성되지 않을 수 있다.
이러한 제 2 반도체 칩(120)의 하부면과 제 1 반도체 칩(110)의 상부면이 직접 맞대어지는 하이브리드 본딩 공정 중에 파티클(particle)이 제 2 반도체 칩(120)의 하부면에 묻어 있게 되면, 제 2 반도체 칩(120)과 제 1 반도체 칩(110) 사이에 보이드(void)가 발생될 수 있다. 보이드로 인해서 본딩 패드(122)와 접속 비아(116) 사이의 전기적 연결 불량이 발생될 수 있다. 특히, 파티클은 복수개의 제 2 반도체 칩(120)들이 형성된 웨이퍼를 스크라이브 레인(scribe lane)을 따라 절단하는 공정 중에 발생될 수 있다. 이러한 파티클은 제 2 반도체 칩(120)의 가장자리에 집중적으로 묻을 수 있다.
파티클로 인한 제 2 반도체 칩(120)과 제 1 반도체 칩(110) 사이의 전기적 연결 불량을 방지하기 위해서, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)의 본딩 영역(B)의 면적보다 넓은 면적을 가질 수 있다. 따라서, 제 2 반도체 칩(120)을 제 1 반도체 칩(110)의 본딩 영역(B)의 상부면에 배치하면, 제 2 반도체 칩(120)의 가장자리부가 본딩 영역(B)으로부터 수평하게 돌출될 수 있다. 즉, 제 2 반도체 칩(120)의 가장자리부에 본딩 영역(B)으로부터 돌출된 오버행(overhang)(124)이 형성될 수 있다. 제 2 반도체 칩(120)이 대략 직사각형 형상을 가지므로, 오버행(124)은 제 2 반도체 칩(120)의 네 개의 가장자리부들 각각에 형성될 수 있다.
오버행(124)은 제 1 반도체 칩(110)의 주변 영역(P)에 형성된 그루브(112)의 상부에 위치할 수 있다. 따라서, 오버행(124)은 주변 영역(P)의 상부면에 맞대어지지 않을 수 있다. 결과적으로, 오버행(124)의 하부면은 그루브(112)의 저면으로부터 이격되어, 오버행(124)의 하부면과 그루브(112)의 저면 사이에 갭(gap)이 형성될 수 있다.
전술한 바와 같이, 웨이퍼의 절단 공정 중에 발생된 파티클은 제 2 반도체 칩(120)의 가장자리부에 집중적으로 묻게 되므로, 파티클은 제 2 반도체 칩(120)의 가장자리부에 해당하는 오버행(124)의 하부면에 집중적으로 묻을 수 있다. 파티클이 묻은 오버행(124)의 하부면은 그루브(112)에 의해서 제 1 반도체 칩(110)의 상부면, 구체적으로는 주변 영역(P)의 저면에 접촉하지 않게 되므로, 제 2 반도체 칩(120)의 본딩 패드(122)들이 본딩 영역(B) 내의 접속 비아(116)들에 정확하게 접촉할 수가 있게 된다. 즉, 오버행(124)에 묻은 파티클은 제 2 반도체 칩(120)의 본딩 패드(122)들과 본딩 영역(B) 내의 접속 비아(116)들 사이의 전기적 접촉에 영향을 주지 않을 수가 있게 된다.
본 실시예에서, 제 2 반도체 칩(120)이 대략 200μm의 폭(W)을 갖는 경우, 오버행(124)의 길이(L)는 대략 30μm 내지 90μm일 수 있다. 즉, 본딩 영역(B)으로부터 돌출된 제 2 반도체 칩(120)의 오버행(124)의 수평 길이(L)는 대략 30μm 내지 90μm일 수 있다. 여기서, 웨이퍼의 절단 공정 중에, 제 2 반도체 칩(120)의 가장자리부는 부분적으로 손상될 수 있다. 이러한 손상은 제 2 반도체 칩(120)의 외측면으로부터 30μm 이내의 영역에 주로 발생될 수 있다. 따라서, 손상이 발생된 제 2 반도체 칩(120)의 가장자리부에는 본딩 패드(122)들이 배치되지 않을 수 있다. 이에 따라, 제 1 반도체 칩(110)에 전기적으로 연결되지 않는 오버행(124)의 길이(L)를 대략 30μm 이상으로 설정할 수 있다. 만일, 손상이 제 2 반도체 칩(120)의 외측면으로부터 30μm보다 짧은 거리 이내의 영역에 주로 발생되는 경우, 오버행(124)의 길이(L)는 30μm 미만으로 줄어들 수도 있다.
또한, 오버행(124)의 수평 길이(L)가 대략 90μm를 초과하게 되면, 제 2 반도체 칩(120)의 본딩 영역(P)은 너무 좁은 면적을 가질 수 있다. 따라서, 오버행(124)의 최대 수평 길이(L)는 대략 90μm 이하로 제한될 수 있다. 따라서, 오버행(124)의 수평 길이(L)는 제 2 반도체 칩(120)의 폭(W)의 대략 3/20 내지 9/20일 수 있다.
웨이퍼의 절단 공정 중에 발생된 파티클이 오버행(124)의 하부면에 묻지 않도록 하기 위해서, 전술한 바와 같이, 그루브(112)는 대략 8μm 이상의 깊이(D)를 가질 수 있다. 즉, 그루브(112)의 깊이(D)에 해당하는 오버행(124)의 하부면과 그루브(112)의 저면 사이의 거리도 대략 8μm 이상일 수 있다. 웨이퍼의 절단 공정 중에 발생된 파티클이 비산된 최고 높이는 대략 8μm 미만일 수 있다. 따라서, 그루브(112)의 저면으로부터 오버행(124)의 하부면까지의 거리를 대략 8μm 이상으로 설정하는 것에 의해서, 오버행(124)의 하부면에 묻는 파티클의 수를 줄일 수 있다.
몰딩 부재(150)는 제 1 반도체 칩(110)의 상부면에 형성되어 제 2 반도체 칩(120)을 둘러쌀 수 있다. 본딩 영역(B)에는 제 2 반도체 칩(120)이 맞대어져 있으므로, 주변 영역(P)의 상부면, 구체적으로는 그루브(112)의 저면만이 노출될 수 있다. 따라서, 몰딩 부재(150)는 주변 영역(P)의 상부면에 형성될 수 있다. 특히, 몰딩 부재(150)는 오버행(124)과 그루브(112) 사이의 공간을 채울 수 있다. 다른 실시예로서, 몰딩 부재(150)는 제 2 반도체 칩(120)의 상부면에는 형성되지 않을 수도 있다. 이러한 경우, 제 2 반도체 칩(120)의 상부면은 노출될 수 있다. 히트 스프레더(heat spreader)를 제 2 반도체 칩(120)의 노출된 상부면에 배치할 수도 있다. 몰딩 부재(150)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
도전성 범프(160)들은 제 1 반도체 칩(110)의 하부면, 구체적으로는 하부 절연막(132)에 실장될 수 있다. 도전성 범프(160)들은 제 1 반도체 칩(110)의 접속 비아(116)들의 하단들에 전기적으로 연결될 수 있다. 도전성 범프(160)들은 솔더 범프(solder bump)들을 포함할 수 있다.
도 3 내지 도 8은 도 1에 도시된 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 평면도 및 단면도들이다.
도 3을 참조하면, 웨이퍼를 스크라이브 레인을 따라 절단하여 제 2 반도체 칩(120)들을 개별화시킬 수 있다.
제 1 반도체 칩(110)과 마찬가지로, 웨이퍼 내의 제 2 반도체 칩(120)들 각각은 본딩 영역(B)과 주변 영역(P)으로 구분될 수 있다. 본딩 영역(B)은 제 2 반도체 칩(120)의 중앙부일 수 있고, 주변 영역(P)은 본딩 영역(B)을 둘러싸는 제 2 반도체 칩(120)의 가장자리부일 수 있다.
기존에는, 웨이퍼의 절단선이 본딩 영역(B)의 측면일 수 있다. 따라서, 제 2 반도체 칩(120)은 주변 영역(P)은 제거된 본딩 영역(B)만을 갖는 크기를 가질 수 있다. 즉, 기존의 제 2 반도체 칩(120)은 제 1 반도체 칩(110)의 본딩 영역(B)의 면적과 실질적으로 동일한 면적을 가질 수 있다. 이로 인하여, 절단 공정 중에 발생된 파티클은 본딩 영역(B)만을 갖는 제 2 반도체 칩(120)의 가장자리에 집중적으로 묻을 수 있다.
반면에, 본 실시예에서는, 웨이퍼의 절단선이 본딩 영역(B)의 측면으로부터 제 2 반도체 칩(120)의 바깥쪽을 향해서 이동된 위치에 설정될 수 있다. 따라서, 웨이퍼로부터 개별화된 제 2 반도체 칩(120)은 본딩 영역(B) 및 본딩 영역(B)을 둘러싸는 주변 영역(P)을 가질 수 있다. 즉, 제 2 반도체 칩(120)은 제 1 반도체 칩(110)의 본딩 영역(B)의 면적보다 넓은 면적을 가질 수 있다.
웨이퍼의 절단 공정 중에 발생된 파티클은 주로 주변 영역(P), 즉 제 2 반도체 칩(120)의 측면과 도 3의 점선으로 도시된 라인(I) 사이에 주로 묻을 수 있다. 도 1에 도시된 제 2 반도체 칩(120)에서, 제 2 반도체 칩(120)의 측면과 라인(I) 사이의 영역이 오버행(124)에 해당할 수 있다.
도 4를 참조하면, 복수개의 제 1 반도체 칩(110)들은 웨이퍼(170) 내에 형성될 수 있다. 제 1 반도체 칩(110)들 각각은 접속 비아(116)들, 하부 절연막(132) 및 배선층(118)을 포함할 수 있다.
웨이퍼(170)의 상부면에 그루브(112)를 형성할 수 있다. 구체적으로, 제 1 반도체 칩(110)들 각각의 상부면 중 주변 영역(P)들 각각의 상부면에 그루브(112)를 형성할 수 있다. 그루브(112)는 대략 8μm 이상의 깊이(D)를 가질 수 있다.
본 실시예에서, 그루브(112)는 주변 영역(P) 전체에 걸쳐 형성될 수 있다. 따라서, 그루브(112)의 폭은 주변 영역(P)의 폭과 실질적으로 동일할 수 있다. 그루브(112)는 레이저 절단(laser cutting) 공정, 하프 커팅(half cutting) 공정 등을 통해서 형성할 수 있다. 그루브(112)는 특정 형상으로 국한되지 않고, 여러 가지 형상들을 가질 수 있다.
도 5를 참조하면, 상부 절연막(130)을 제 1 반도체 칩(110)의 상부면에 형성할 수 있다. 구체적으로, 상부 절연막(130)을 주변 영역(P)과 본딩 영역(B)의 상부면을 따라 형성할 수 있다. 그루브(112)가 주변 영역(P) 내에 형성되어 있으므로, 상부 절연막(130)은 그루브(112)의 내측면을 따라 형성될 수 있다. 상부 절연막(130)은 화학기상증착(CVD) 공정을 통해 형성할 수 있으나, 특정 공정으로 국한되지 않을 수 있다.
상부 절연막(130)을 평탄화시켜서, 상부 절연막(130)에 균일한 두께를 부여할 수 있다. 상부 절연막(130)은 화학 기계적 연마(CMP) 공정에 이용해서 평탄화될 수 있으나, 특정 공정으로 국한되지 않을 수 있다.
도 6을 참조하면, 제 2 반도체 칩(120)을 제 1 반도체 칩(110)의 본딩 영역(B)에 하이브리드 본딩 공정을 통해서 본딩할 수 있다. 즉, 제 2 반도체 칩(120)의 본딩 패드(122)들을 제 1 반도체 칩(110)의 본딩 영역(B) 내에 배치된 접속 비아(116)들에 직접 본딩할 수 있다.
하이브리드 본딩 공정은 댕글링(dangling) 공정 및 어닐링(annealing) 공정을 포함할 수 있다. 댕글링 공정은 제 2 반도체 칩(120)의 하부면을 제 1 반도체 칩(110)의 본딩 영역(B) 상부면에 접촉시켜서, 제 2 반도체 칩(120)의 실리콘(silicon) 성분과 제 1 반도체 칩(110)의 실리콘 성분을 댕글링 결합시킬 수 있다. 어닐링 공정은 제 2 반도체 칩(120)과 제 1 반도체 칩(110)에 열을 인가하여, 본딩 패드(122)와 접속 비아(116)가 팽창하는 것에 의해서 본딩 패드(122)와 접속 비아(116)를 공유 결합시킬 수 있다.
제 2 반도체 칩(120)과 제 1 반도체 칩(110)에 대한 하이브리드 본딩 공정이 완료되면, 제 2 반도체 칩(120)의 오버행(124)이 제 1 반도체 칩(110)의 본딩 영역(B)으로부터 수평하게 돌출될 수 있다. 또한, 오버행(124)은 그루브(112)에 의해서 주변 영역(P)으로부터 이격될 수 있다. 따라서, 오버행(124)에 묻은 파티클은 제 2 반도체 칩(120)의 본딩 패드(122)들과 제 1 반도체 칩(110)의 접속 비아(116)들 사이의 본딩에 악영향을 주지 않을 수 있다.
도 7을 참조하면, 몰딩 부재(150)를 제 1 반도체 칩(110)의 주변 영역(P) 상에 형성하여, 제 2 반도체 칩(120)들을 몰딩 부재(150)로 둘러쌀 수 있다.
도 8을 참조하면, 주변 영역(P)들에 설정된 절단선을 따라 제 1 반도체 칩(110) 및 몰딩 부재(150)를 절단할 수 있다. 다른 실시예로서, 제 1 반도체 칩(110)을 절단한 이후, 몰딩 부재(150)를 형성하는 공정을 수행할 수도 있다.
제 1 반도체 칩(110)의 하부면에 도전성 범프(160)들을 실장하여, 도 1에 도시된 반도체 패키지(100)를 완성할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 10은 도 9의 B-B' 선을 따라 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(100a)는 그루브를 제외하고는 도 1에 도시된 반도체 패키지(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 10 및 도 11을 참조하면, 그루브(112a)는 제 1 반도체 칩(110)의 주변 영역(P) 일부에 형성될 수 있다. 따라서, 그루브(112a)의 저면은 제 1 반도체 칩(110)의 본딩 영역(B)의 상부면보다 아래에 위치하게 되지만, 그루브(112a)가 형성되지 않은 주변 영역(P)의 상부면은 본딩 영역(B)의 상부면과 실질적으로 동일 수평면 상에 위치할 수 있다. 즉, 그루브(112a)의 폭은 주변 영역(P)의 폭보다는 좁을 수 있다. 특히, 그루브(112a)의 내측면은 본딩 영역(B)의 외측면일 수 있다. 따라서, 그루브(112a)는 본딩 영역(B)의 외측면으로부터 수평하게 연장된 형상을 가질 수 있다.
이러한 그루브(112a)는 주변 영역(P) 내의 상부 절연막(130)과 제 1 반도체 칩(110) 일부들을 같이 제거하는 것에 의해 형성될 수 있다. 그러므로, 상부 절연막(130)은 그루브(112a)의 저면에는 존재하지 않을 수 있다. 즉, 상부 절연막(130)은 본딩 영역(B)의 상부면과 그루브(112a)가 형성되지 않은 주변 영역(P)의 상부면에 배치될 수 있다.
다른 실시예로서, 그루브(112a)는 주변 영역(P) 내의 상부 절연막(130) 전체와 제 1 반도체 칩(110) 일부를 같이 제거하는 것에 의해 형성될 수 있다. 이러한 경우, 그루브(112a)의 폭은 주변 영역(P)의 폭과 동일할 수 있다. 그러나, 상부 절연막(130)은 그루브(112a)의 저면에는 존재하지 않을 수 있다.
제 2 반도체 칩(120)의 오버행(124)은 그루브(112a)의 상부에 위치하고 있으므로, 오버행(124)의 하부면은 그루브(112a)에 의해서 주변 영역(P)의 상부면, 실제로는 그루브(112a)의 저면으로부터 이격되어 있을 수 있다. 따라서, 전술한 바와 같이, 오버행(124)에 묻은 파티클로 인한 제 2 반도체 칩(120)과 제 1 반도체 칩(110) 사이의 본딩 불량은 방지될 수 있다.
도 11 내지 도 15는 도 10에 도시된 반도체 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
도 11을 참조하면, 복수개의 제 1 반도체 칩(110)들은 웨이퍼(170) 내에 형성될 수 있다. 제 1 반도체 칩(110)들 각각은 접속 비아(116)들, 하부 절연막(132) 및 배선층(118)을 포함할 수 있다.
상부 절연막(130)을 웨이퍼(170)의 상부면에 형성할 수 있다. 상부 절연막(130)은 화학기상증착(CVD) 공정을 통해 형성할 수 있으나, 특정 공정으로 국한되지 않을 수 있다.
상부 절연막(130)을 평탄화시켜서, 상부 절연막(130)에 균일한 두께를 부여할 수 있다. 상부 절연막(130)은 화학 기계적 연마(CMP) 공정에 이용해서 평탄화될 수 있으나, 특정 공정으로 국한되지 않을 수 있다.
도 12를 참조하면, 웨이퍼(170)의 상부면에 그루브(112a)를 형성할 수 있다. 구체적으로, 제 1 반도체 칩(110)의 상부면 중 주변 영역(P)들 각각의 상부면에 그루브(112a)를 형성할 수 있다. 예를 들어서, 주변 영역(P) 내의 상부 절연막(130)과 제 1 반도체 칩(110)을 제거하여, 그루브(112a)를 형성할 수 있다. 이에 따라, 상부 절연막(130)은 그루브(112a)의 내면에는 존재하지 않을 수 있다. 즉, 그루브(112a)의 폭은 주변 영역(P)의 폭보다는 좁을 수 있다. 특히, 그루브(112a)의 내측면은 본딩 영역(B)의 외측면일 수 있다. 따라서, 그루브(112a)는 본딩 영역(B)의 외측면으로부터 수평하게 연장된 형상을 가질 수 있다.
다른 실시예로서, 주변 영역(P) 내의 상부 절연막(130) 전체와 제 1 반도체 칩(110) 일부를 같이 제거하는 것에 의해 그루브(112a)를 형성할 수도 있다. 이러한 경우, 그루브(112a)의 폭은 주변 영역(P)의 폭과 동일할 수 있다. 그러나, 상부 절연막(130)은 그루브(112a)의 저면에는 존재하지 않을 수 있다.
도 13을 참조하면, 도 4에 도시된 제 2 반도체 칩(120)을 제 1 반도체 칩(110)의 본딩 영역(B)에 하이브리드 본딩 공정을 통해서 본딩할 수 있다. 즉, 제 2 반도체 칩(120)의 본딩 패드(122)들을 제 1 반도체 칩(110)의 본딩 영역(B) 내에 배치된 접속 비아(116)들에 직접 본딩할 수 있다.
제 2 반도체 칩(120)과 제 1 반도체 칩(110)에 대한 하이브리드 본딩 공정이 완료되면, 제 2 반도체 칩(120)의 오버행(124)이 제 1 반도체 칩(110)의 본딩 영역(B)으로부터 수평하게 돌출될 수 있다. 또한, 오버행(124)은 그루브(112a)에 의해서 주변 영역(P)으로부터 이격될 수 있다. 따라서, 오버행(124)에 묻은 파티클은 제 2 반도체 칩(120)의 본딩 패드(122)들과 제 1 반도체 칩(110)의 접속 비아(116)들 사이의 본딩에 악영향을 주지 않을 수 있다.
도 14를 참조하면, 몰딩 부재(150)를 제 1 반도체 칩(110)의 주변 영역(P) 상에 형성하여, 제 2 반도체 칩(120)들을 몰딩 부재(150)로 둘러쌀 수 있다.
도 15를 참조하면, 주변 영역(P)들에 설정된 절단선을 따라 제 1 반도체 칩(110) 및 몰딩 부재(150)를 절단할 수 있다. 다른 실시예로서, 제 1 반도체 칩(110)을 절단한 이후, 몰딩 부재(150)를 형성하는 공정을 수행할 수도 있다.
제 1 반도체 칩(110)의 하부면에 도전성 범프(160)들을 실장하여, 도 9에 도시된 반도체 패키지(100a)를 완성할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지는 팬-아웃(fan-out) 타입 반도체 패키지를 포함할 수 있다. 반도체 패키지(300)는 하부 재배선층(redistribution layer ; RDL) 구조물(200), 프레임(frame)(310), 제 1 반도체 칩(110), 제 2 반도체 칩(120), 몰딩 부재(340), 상부 RDL 구조물 및 외부접속단자(280)들을 포함할 수 있다.
하부 RDL 구조물(200)은 제 1 절연막(210), 제 1 RDL(220)들, 제 2 절연막(230), 제 2 RDL(240)들, 제 3 절연막(250), 제 3 RLD(260)들 및 제 4 절연막(270)을 포함할 수 있다.
본 실시예에서, 제 1 절연막(210), 제 2 절연막(230), 제 3 절연막(250) 및 제 4 절연막(270)은 감광성 절연막(Photo Imageable Dielectric : PID)를 포함할 수 있다. 그러나, 제 1 절연막(210), 제 2 절연막(230), 제 3 절연막(250) 및 제 4 절연막(270)은 감광성 절연막 이외에 다른 절연 물질들을 포함할 수도 있다. 제 1 절연막(210), 제 2 절연막(230), 제 3 절연막(250) 및 제 4 절연막(270)은 실질적으로 동일한 두께를 가지거나 또는 서로 다른 두께들을 가질 수 있다.
제 1 RDL(220)들, 제 2 RDL(240)들 및 제 3 RDL(260)들은 구리(copper), 알루미늄(aluminum) 등과 같은 금속 재질을 포함할 수 있다. 그러나, 제 1 RDL(220)들, 제 2 RDL(240)들 및 제 3 RDL(260)들의 재질은 특정 도전 물질로 국한되지 않을 수 있다. 또한, 제 1 RDL(220)들, 제 2 RDL(240)들 및 제 3 RDL(260)들은 실질적으로 동일한 두께를 가지거나 또는 서로 다른 두께들을 가질 수도 있다.
다른 실시예로서, 하부 RDL 구조물(200)은 적층된 3개 또는 5개 이상의 절연막들 및 이러한 절연막들 사이에 배치된 RDL들을 포함할 수도 있다.
제 1 절연막(210)은 복수개의 제 1 비아 홀(via hole)(212)들을 가질 수 있다. 제 1 비아 홀(212)들은 제 1 절연막(210)을 수직으로 관통하여 형성될 수 있다. 하부 솔더 레지스트 패턴(solder resist pattern)이 제 1 절연막(210)의 하부면에 형성될 수 있다. 외부접속단자(280)들이 제 1 절연막(210)의 하부면에 실장될 수 있다.
제 1 RDL(220)들은 제 1 절연막(210)의 상부면에 배치될 수 있다. 제 1 RDL(220)들은 제 1 비아 홀(212)들을 매립하는 제 1 비아 컨택(222)들을 포함할 수 있다. 제 1 비아 컨택(222)들은 하부 레지스트 패턴을 통해서 노출될 수 있다. 외부접속단자(280)들은 노출된 제 1 비아 컨택(via contact)(222)들에 전기적으로 연결될 수 있다.
제 2 절연막(230)은 제 1 절연막(210)의 상부면에 배치될 수 있다. 제 2 절연막(230)은 복수개의 제 2 비아 홀(232)들을 가질 수 있다. 제 2 비아 홀(232)들은 제 2 절연막(230)을 수직으로 관통 형성하여, 제 1 RDL(220)들을 부분적으로 노출시킬 수 있다.
제 2 RDL(240)들은 제 2 절연막(230)의 상부면에 배치될 수 있다. 제 2 RDL(240)들은 제 2 비아 홀(232)들을 매립하는 제 2 비아 컨택(242)들을 포함할 수 있다. 따라서, 제 1 RDL(220)들과 제 2 RDL(240)들은 제 2 비아 컨택(242)들을 통해서 전기적으로 연결될 수 있다.
제 3 절연막(250)은 제 2 절연막(230)의 상부면에 배치될 수 있다. 제 3 절연막(250)은 복수개의 제 3 비아 홀(252)들을 가질 수 있다. 제 3 비아 홀(252)들은 제 3 절연막(250)을 수직으로 관통 형성하여, 제 2 RDL(240)들을 부분적으로 노출시킬 수 있다.
제 3 RDL(260)들은 제 3 절연막(250)의 상부면에 배치될 수 있다. 제 3 RDL(260)들은 제 3 비아 홀(252)들을 매립하는 제 3 비아 컨택(262)들을 포함할 수 있다. 따라서, 제 2 RDL(240)들과 제 3 RDL(260)들은 제 3 비아 컨택(262)들을 통해서 전기적으로 연결될 수 있다.
제 4 절연막(270)은 제 3 절연막(250)의 상부면에 배치될 수 있다. 제 4 절연막은 제 3 RDL(160)들을 둘러쌀 수 있다. 제 3 RDL(260)들의 상부면은 제 4 절연막(270)으로부터 위를 향해 노출될 수 있다.
프레임(310)은 하부 RDL 구조물(200)의 상부면에 배치될 수 있다. 프레임(310)은 절연 기판(320) 및 중간 RDL(330)을 포함할 수 있다. 절연 기판(320)은 캐비티(cavity)(312)를 가질 수 있다. 캐비티(312)는 절연 기판(320)의 중앙부에 수직 방향을 따라 관통 형성될 수 있다. 중간 RDL(330)은 절연 기판(320) 내에 형성될 수 있다.
절연 기판(320)은 제 1 절연층(322) 및 제 2 절연층(324)을 포함할 수 있다. 제 1 절연층(322)은 제 1 절연층(322)을 수직으로 관통하는 오프닝을 가질 수 있다. 제 2 절연층(324)은 제 1 절연층(322)의 상부면에 형성될 수 있다. 제 2 절연층(324)은 제 2 절연층(324)을 수직으로 관통하는 오프닝을 가질 수 있다.
중간 RDL(330)은 제 1 중간 재배선 패턴(332) 및 제 2 중간 재배선 패턴(334)을 포함할 수 있다. 제 1 중간 재배선 패턴(332)은 제 1 절연층(322)의 하부면에 형성될 수 있다. 제 2 중간 재배선 패턴(334)은 제 1 절연층(322)의 상부면에 형성될 수 있다. 제 1 절연층(322)의 오프닝은 제 1 컨택(336)으로 채워질 수 있다. 따라서, 제 1 중간 재배선 패턴(332)과 제 2 중간 재배선 패턴(334)은 제 1 컨택(336)을 매개로 전기적으로 연결될 수 있다. 제 2 절연층(324)의 오프닝은 제 2 컨택(338)으로 채워질 수 있다. 제 2 컨택(338)은 제 2 중간 재배선 패턴(334)에 전기적으로 연결될 수 있다. 제 2 컨택(338)의 상부면이 위를 향해 노출될 수 있다.
제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 절연 기판(320)의 캐비티(312) 내에 배치될 수 있다. 제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 도 1에 도시된 구조와 실질적으로 동일한 구조를 가지므로, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)에 대한 반복 설명은 생략할 수 있다.
즉, 제 2 반도체 칩(120)은 오버행(124)을 가질 수 있다. 다른 실시예로서, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 도 9에 도시된 구조를 가질 수도 있다.
몰딩 부재(340)는 제 1 반도체 칩(110) 및 제 2 반도체 칩(120)을 몰딩할 수 있다. 본 실시예에서, 몰딩 부재(340)는 절연 기판(320)의 상부면에 형성되어, 제 1 및 제 2 반도체 칩(110, 120)들과 캐비티(312)의 내측면 사이를 채울 수 있다.
상부 RDL 구조물은 상부 절연막(360) 및 상부 RDL(370)을 포함할 수 있다. 상부 절연막(360)은 몰딩 부재(340)의 상부면에 형성될 수 있다. 본 실시예에서, 상부 절연막(360)은 PID를 포함할 수 있다. 그러나, 상부 절연막(360)은 PID 이외에 다른 절연 물질들을 포함할 수도 있다.
상부 절연막(360)은 제 1 절연막(362) 및 제 2 절연막(364)을 포함할 수 있다. 제 1 절연막(362)은 몰딩 부재(340)의 상부면에 형성될 수 있다. 제 1 절연막(362)은 제 2 중간 재배선 패턴(334)을 노출시키는 오프닝을 가질 수 있다.
상부 RDL(370)은 제 1 절연막(362)의 상부면에 형성되어, 오프닝을 매립시킬 수 있다. 따라서, 상부 RDL(370)은 제 2 중간 재배선 패턴(334)에 전기적으로 연결될 수 있다.
제 2 절연막(364)은 제 1 절연막(362)의 상부면에 형성될 수 있다. 제 2 절연막(364)은 상부 RDL(370)을 노출시키는 오프닝을 가질 수 있다.
부가적으로, 상부 반도체 칩이 제 2 절연막(364)의 상부면에 배치될 수 있다. 상부 반도체 칩의 도전성 범프가 제 2 절연막(364)의 오프닝 내에 배치되어, 상부 반도체 칩이 도전성 범프를 매개로 상부 RDL(370)에 전기적으로 연결될 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(400)는 제 2 반도체 패키지를 더 포함한다는 점을 제외하고는 도 16에 도시된 반도체 패키지(300)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 17을 참조하면, 본 실시예의 반도체 패키지(400)는 도 16에 도시된 반도체 패키지(300) 상에 적층된 제 2 반도체 패키지를 더 포함할 수 있다. 즉, 본 실시예의 반도체 패키지(400)는 패키지-온-패키지(POP) 구조를 가질 수 있다.
제 2 반도체 패키지는 제 1 반도체 칩(410), 제 2 반도체 칩(420), 도전성 범프(430)들, 언더필링층(440) 및 몰딩 부재(450)를 포함할 수 있다.
제 1 반도체 칩(410)은 솔더 볼과 같은 도전성 범프(460)들을 매개로 도 16에 도시된 반도체 패키지(300)에 전기적으로 연결될 수 있다. 즉, 도전성 범프(460)들은 도 16의 반도체 패키지(300)의 상부 RDL(370)에 실장될 수 있다. 제 1 반도체 칩(410)의 하부면이 도전성 범프(460)들을 매개로 반도체 패키지(300)의 상부 RDL(370)에 전기적으로 연결될 수 있다.
제 1 반도체 칩(410)은 복수개의 하부 패드(414) 및 복수개의 상부 패드(412)들을 포함할 수 있다. 하부 패드(414)들은 제 1 반도체 칩(410)의 하부면에 배치되어 도전성 범프(460)들과 접촉할 수 있다. 상부 패드(412)들은 제 1 반도체 칩(410)의 상부면에 배치될 수 있다.
제 2 반도체 칩(420)은 제 1 반도체 칩(410)의 상부에 배치될 수 있다. 제 2 반도체 칩(420)은 복수개의 패드(422)들을 포함할 수 있다. 패드(422)들은 제 2 반도체 칩(420)의 하부면에 배치될 수 있다.
도전성 범프(430)들은 제 1 반도체 칩(410)과 제 2 반도체 칩(420) 사이에 개재될 수 있다. 특히, 도전성 범프(430)들은 제 1 반도체 칩(410)의 상부 패드(412)들과 제 2 반도체 칩(420)의 패드(422)들을 전기적으로 연결시킬 수 있다.
언더필링층(440)은 제 1 반도체 칩(410)과 제 2 반도체 칩(420) 사이에 개재되어, 도전성 범프(430)들을 둘러쌀 수 있다. 언더필링층(440)은 에폭시 레진과 같은 절연 물질을 포함할 수 있다.
몰딩 부재(450)는 제 1 반도체 칩(410)의 상부면에 형성되어 제 2 반도체 칩(420)을 덮을 수 있다. 몰딩 부재(450)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 18을 참조하면, 본 실시예에 따른 반도체 패키지(500)는 팬-아웃 웨이퍼 레벨 패키지(wafer level package) 구조를 가질 수 있다. 따라서, 본 실시예의 반도체 패키지(500)는 하부 RDL 구조물(200), 제 1 반도체 칩(110), 제 2 반도체 칩(120), 몰딩 부재(520), 접속 비아(connection via)(510), 상부 RDL(370), 상부 절연막(360) 및 외부접속단자(380)들을 포함할 수 있다.
본 실시예에서, 하부 RDL 구조물(200)은 도 16에 도시된 하부 RDL 구조물(200)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 하부 RDL 구조물(200)에 대한 반복 설명은 생략할 수 있다.
또한, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 도 1에 도시된 구조와 실질적으로 동일한 구조를 가지므로, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)에 대한 반복 설명은 생략할 수 있다. 즉, 제 2 반도체 칩(120)은 오버행(124)을 가질 수 있다. 다른 실시예로서, 제 1 반도체 칩(110)과 제 2 반도체 칩(120)은 도 9에 도시된 구조를 가질 수도 있다.
몰딩 부재(520)는 하부 RDL 구조물(200)의 상부면에 형성되어, 제 1 및 제 2 반도체 칩(110, 120)의 측면들을 둘러쌀 수 있다. 몰딩 부재(520)는 웨이퍼의 일부분에 해당될 수 있다.
접속 비아(510)는 몰딩 부재(520) 내에 수직 방향을 따라 형성될 수 있다. 접속 비아(510)의 하단이 하부 RDL 구조물(200)에 전기적으로 연결될 수 있다. 구체적으로, 접속 비아(510)의 하단은 제 1 RDL(220)에 전기적으로 연결될 수 있다. 접속 비아(510)는 구리와 같은 금속을 포함할 수 있다.
상부 절연막(360)과 상부 RDL(370)은 도 16에 도시된 구조와 실질적으로 동일한 구조를 가질 수 있다. 따라서, 상부 절연막(360)과 상부 RDL(370)에 대한 반복 설명은 생략할 수 있다. 접속 비아(520)의 상단은 상부 RDL(370)에 전기적으로 연결될 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 19를 참조하면, 본 실시예의 반도체 패키지(600)는 3.0D 스택형 반도체 패키지를 포함할 수 있다. 따라서, 반도체 패키지(600)는 패키지 기판(610), 로직 칩(logic chip)(620), 적어도 하나의 제 1 반도체 칩(630), 복수개의 제 2 반도체 칩(700)들, 몰딩 부재(640) 및 외부접속단자(650)들을 포함할 수 있다.
로직 칩(620)은 패키지 기판(610)의 상부면에 배치될 수 있다. 로직 칩(620)은 복수개의 도전성 범프(660)들을 매개로 패키지 기판(610)에 전기적으로 연결될 수 있다. 로직 칩(620)은 제 1 본딩 영역(B1), 제 2 본딩 영역(B2) 및 주변 영역(P)들을 가질 수 있다. 제 1 접속 비아(624)들이 제 1 본딩 영역(B1) 내에 배치될 수 있다. 제 2 접속 비아(626)들이 제 2 본딩 영역(B2) 내에 배치될 수 있다.
로직 칩(620)의 주변 영역(P)에 그루브(622)가 형성되어, 제 1 본딩 영역(B1)과 제 2 본딩 영역(B2)은 주변 영역(P)의 상부면보다 높게 위치하는 상부면을 가질 수 있다.
제 1 반도체 칩(630)은 제 1 본딩 영역(B1)의 상부면에 배치될 수 있다. 제 1 반도체 칩(630)은 제 1 반도체 칩(630)의 하부면에 배치된 본딩 패드(632)들을 포함할 수 있다. 본딩 패드(632)들이 제 1 접속 비아(624)들에 하이브리드 본딩 방식으로 연결될 수 있다. 제 1 반도체 칩(450)은 SRAM 칩을 포함할 수 있다.
제 1 반도체 칩(630)은 제 1 본딩 영역(B1)의 면적보다 넓은 면적을 가질 수 있다. 따라서, 제 1 반도체 칩(630)은 제 1 본딩 영역(B1)으로부터 수평하게 돌출되어 주변 영역(P)으로부터 이격된 제 1 오버행(634)를 가질 수 있다.
제 2 반도체 칩(700)들은 제 2 본딩 영역(B2)의 상부면에 적층될 수 있다. 제 2 반도체 칩(700)들은 로직 칩(620)의 제 2 본딩 영역(B2)의 면적보다 넓은 면적을 가질 수 있다. 또한, 제 2 반도체 칩(700)들 각각은 로직 칩(620)의 제 2 본딩 영역(B2)의 면적과 실질적으로 동일한 면적을 갖는 본딩 영역, 및 본딩 영역을 둘러싸는 주변 영역을 가질 수 있다. 따라서, 제 2 반도체 칩(700)들 중 적어도 하나는 제 2 본딩 영역(B2)로부터 수평하게 돌출되어 주변 영역(P)으로부터 이격된 제 2 오버행을 가질 수 있다. 본 실시예에서, 제 2 반도체 칩(700)들은 광대역폭 메모리(High Bandwidth Memory : HBM) 칩들을 포함할 수 있다.
본 실시예에서, 제 2 반도체 칩(700)은 순차적으로 적층된 제 2-1 반도체 칩(710), 제 2-2 반도체 칩(720), 제 2-3 반도체 칩(730) 및 제 2-4 반도체 칩(740)을 포함할 수 있다.
제 2-1 반도체 칩(710)은 제 2-1 반도체 칩(710)의 하부면에 배치된 제 2-1 본딩 패드(712), 및 제 2-1 본딩 패드(712)들로부터 제 2-1 반도체 칩(710)의 내부에서 수직하게 제 2-1 반도체 칩(710)의 상부면까지 연장된 제 2-1 접속 비아(716)들을 포함할 수 있다. 제 2-1 본딩 패드(712)들이 로직 칩(620)의 제 2 접속 비아(626)들에 하이브리드 본딩 방식으로 연결될 수 있다.
제 2-1 반도체 칩(710)의 상부면 주변 영역에 그루브가 형성되어, 제 2-1 반도체 칩(710)의 본딩 영역은 주변 영역의 상부면보다 높게 위치하는 상부면을 가질 수 있다. 제 2-1 접속 비아(716)들은 제 2-1 반도체 칩(710)의 본딩 영역 내에 배치될 수 있다.
전술한 바와 같이, 제 2-1 반도체 칩(710)의 면적이 로직 칩(620)의 제 2 본딩 영역(B2)의 면적보다 넓으므로, 제 2-1 반도체 칩(710)은 로직 칩(620)의 주변 영역(B)으로부터 이격된 제 2-1 오버행(714)을 가질 수 있다.
제 2-2 반도체 칩(720)은 제 2-2 반도체 칩(720)의 하부면에 배치된 제 2-2 본딩 패드(722), 및 제 2-2 본딩 패드(722)들로부터 제 2-2 반도체 칩(720)의 내부에서 수직하게 제 2-2 반도체 칩(720)의 상부면까지 연장된 제 2-2 접속 비아(726)들을 포함할 수 있다. 제 2-2 본딩 패드(722)들이 제 2-1 반도체 칩(710)의 제 2-1 접속 비아(716)들에 하이브리드 본딩 방식으로 연결될 수 있다.
제 2-2 반도체 칩(720)의 상부면 주변 영역에 그루브가 형성되어, 제 2-2 반도체 칩(720)의 본딩 영역은 주변 영역의 상부면보다 높게 위치하는 상부면을 가질 수 있다. 제 2-2 접속 비아(726)들은 제 2-2 반도체 칩(720)의 본딩 영역 내에 배치될 수 있다.
전술한 바와 같이, 제 2-2 반도체 칩(720)의 면적이 제 2-1 반도체칩(710)의 본딩 영역의 면적보다 넓으므로, 제 2-2 반도체 칩(720)은 제 2-1 반도체 칩(710)의 주변 영역으로부터 이격된 제 2-2 오버행(724)을 가질 수 있다.
제 2-3 반도체 칩(730)은 제 2-3 반도체 칩(730)의 하부면에 배치된 제 2-3 본딩 패드(732), 및 제 2-3 본딩 패드(732)들로부터 제 2-3 반도체 칩(730)의 내부에서 수직하게 제 2-2 반도체 칩(730)의 상부면까지 연장된 제 2-3 접속 비아(736)들을 포함할 수 있다. 제 2-3 본딩 패드(732)들이 제 2-2 반도체 칩(720)의 제 2-2 접속 비아(726)들에 하이브리드 본딩 방식으로 연결될 수 있다.
제 2-3 반도체 칩(730)의 상부면 주변 영역에 그루브가 형성되어, 제 2-3 반도체 칩(730)의 본딩 영역은 주변 영역의 상부면보다 높게 위치하는 상부면을 가질 수 있다. 제 2-3 접속 비아(736)들은 제 2-3 반도체 칩(730)의 본딩 영역 내에 배치될 수 있다.
전술한 바와 같이, 제 2-3 반도체 칩(730)의 면적이 제 2-2 반도체칩(720)의 본딩 영역의 면적보다 넓으므로, 제 2-3 반도체 칩(730)은 제 2-2 반도체 칩(720)의 주변 영역으로부터 이격된 제 2-3 오버행(734)을 가질 수 있다.
제 2-4 반도체 칩(740)은 제 2-4 반도체 칩(740)의 하부면에 배치된 제 2-3 본딩 패드(732)들을 포함할 수 있다. 제 2-4 본딩 패드(742)들이 제 2-3 반도체 칩(730)의 제 2-3 접속 비아(736)들에 하이브리드 본딩 방식으로 연결될 수 있다.
전술한 바와 같이, 제 2-4 반도체 칩(740)의 면적이 제 2-3 반도체칩(730)의 본딩 영역의 면적보다 넓으므로, 제 2-4 반도체 칩(740)은 제 2-3 반도체 칩(730)의 주변 영역으로부터 이격된 제 2-4 오버행(744)을 가질 수 있다.
몰딩 부재(640)는 로직 칩(620)의 상부면에 형성되어, 제 1 반도체 칩(630)과 제 2 반도체 칩(700)들을 덮을 수 있다. 몰딩 부재(450)는 에폭시 몰딩 컴파운드(epoxy molding compound : EMC)를 포함할 수 있다.
외부접속단자(650)들은 패키지 기판(410)의 하부면에 실장될 수 있다. 외부접속단자(650)들은 솔더 볼을 포함할 수 있다.
상기된 본 실시예들에 따르면, 제 1 반도체 칩의 주변 영역에 형성된 그루브에 의해서 제 2 반도체 칩의 가장자리부에 오버행이 형성될 수 있다. 이러한 오버행은 제 1 반도체 칩의 주변 영역으로부터 이격될 수 있다. 따라서, 오버행 구조를 갖는 제 2 반도체 칩의 가장자리부는 제 1 반도체 칩에 맞대어지지 않을 수 있다. 결과적으로, 웨이퍼의 절단 공정 중에 발생되어 제 2 반도체 칩의 가장자리부에 집중적으로 묻은 이물질로 인한 제 2 반도체 칩과 제 1 반도체 칩 사이의 본딩 불량을 방지할 수가 있게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 챔버로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110, 110a ; 제 1 반도체 칩 112, 112a ; 그루브
116 ; 접속 비아 118 ; 배선층
120 ; 제 2 반도체 칩 122 ; 본딩 패드
124 ; 오버행 126 ; 제 2 반도체 칩의 측면
130 ; 상부 절연막 132 ; 하부 절연막
140 ; 절연막 150 ; 몰딩 부재
160 ; 외부접속단자 170 ; 웨이퍼
200 ; 하부 RDL 구조물 210 ; 제 1 절연막
212 ; 제 1 비아 홀 220 ; 제 1 RDL
222 ; 제 1 비아 컨택 230 ; 제 2 절연막
232 ; 제 2 비아 홀 240 ; 제 2 RDL
242 ; 제 2 비아 컨택 250 ; 제 3 절연막
252 ; 제 3 비아 홀 260 ; 제 3 RDL
262 ; 제 3 비아 컨택 270 ; 제 4 절연막
280 ; 외부접속단자 310 ; 프레임
320 ; 절연 기판 322 ; 캐비티
330 ; 중간 RDL 340 ; 몰딩 부재
360 ; 상부 감광성 절연막 370 ; 상부 RDL
410 ; 제 1 반도체 칩 420 ; 제 2 반도체 칩
430 ; 도전성 범프 440 ; 언더필링층
450 ; 몰딩 부재 510 ; 접속 비아
520 ; 몰딩 부재 610 ; 패키지 기판
620 ; 로직 칩 622 ; 그루브
624 ; 제 1 접속 비아 626 ; 제 2 접속 비아
630 ; 제 1 반도체 칩 632 ; 본딩 패드
634 ; 제 1 오버행 640 ; 몰딩 부재
650 ; 외부접속단자 660 ; 도전성 범프
700 ; 제 2 반도체 칩 710 ; 제 2-1 반도체 칩
712 ; 제 2-1 본딩 패드 714 ; 제 2-1 오버행
716 ; 제 2-1 접속 비아 720 ; 제 2-2 반도체 칩
722 ; 제 2-2 본딩 패드 724 ; 제 2-2 오버행
726 ; 제 2-2 접속 비아 730 ; 제 2-3 반도체 칩
732 ; 제 2-3 본딩 패드 734 ; 제 2-3 오버행
736 ; 제 2-3 접속 비아 740 ; 제 2-4 반도체 칩
742 ; 제 2-4 본딩 패드 744 ; 제 2-4 오버행

Claims (20)

  1. 복수개의 접속 비아들 및 상기 접속 비아들의 하단에 연결된 배선층을 포함하는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상부면 중앙부에 배치되고, 상기 접속 비아들의 상단에 직접 접촉된 본딩 패드들을 포함하는 제 2 반도체 칩; 및
    상기 제 1 반도체 칩의 상부면에 형성되어 상기 제 2 반도체 칩을 둘러싸는 몰딩 부재를 포함하고,
    상기 접속 비아들은 상기 제 1 반도체 칩의 상부면 중앙부에 배치되며, 상기 제 1 반도체 칩의 상부면 중앙부는 상기 제 1 반도체 칩의 상부면 가장자리부보다 높게 위치하고,
    상기 제 2 반도체 칩의 가장자리부는 상기 제 1 반도체 칩의 상부면 중앙부로부터 수평하게 돌출되어 상기 제 1 반도체 칩의 상부면 가장자리부로부터 이격된 오버행을 가지며, 상기 오버행의 수평 길이는 상기 제 2 반도체 칩의 폭의 3/20 내지 9/20이고, 상기 오버행의 하부면으로부터 상기 제 1 반도체 칩의 상부면 가장자리부까지의 거리는 8μm 이상인 반도체 패키지.
  2. 제 1 항에 있어서, 상기 오버행은 상기 제 2 반도체 칩의 가장자리를 따라 연장된 직사각틀 형상을 갖는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제 1 반도체 칩의 상부면에 배치되고 상기 상부 패드들을 노출시키는 오프닝들을 갖는 상부 절연막을 더 포함하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 상부 절연막은 상기 제 1 반도체 칩의 상부면 중앙부에 배치된 반도체 패키지.
  5. 제 4 항에 있어서, 상기 상부 절연막은 상기 제 1 반도체 칩의 상부면 가장자리부에 배치된 반도체 패키지.
  6. 제 1 항에 있어서, 상기 몰딩 부재는 상기 오버행과 상기 제 1 반도체 칩의 하부면 가장자리부 사이를 채우는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 배선층에 실장된 외부접속단자들을 더 포함하는 반도체 패키지.
  8. 그루브를 갖는 주변 영역 및 상기 그루브보다 위에 배치된 본딩 영역을 갖는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩의 본딩 영역에 배치되어 상기 제 1 반도체 칩에 직접 전기적으로 연결되고, 상기 본딩 영역으로부터 돌출되어 상기 그루브의 저면으로부터 이격된 오버행을 갖는 제 2 반도체 칩을 포함하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 그루브는 상기 주변 영역의 폭과 동일한 폭을 갖는 반도체 패키지.
  10. 제 8 항에 있어서, 상기 그루브는 상기 주변 영역의 폭보다 좁은 폭을 갖는 반도체 패키지.
  11. 제 10 항에 있어서, 상기 그루브는 상기 본딩 영역의 측면으로부터 연장된 반도체 패키지.
  12. 제 8 항에 있어서, 상기 제 1 반도체 칩은
    상기 제 1 반도체 칩의 내부에 수직하게 배치되어 상기 제 2 반도체 칩에 직접 연결된 복수개의 접속 비아들;
    상기 제 1 반도체 칩의 상부면에 배치되어 상기 접속 비아들의 상단들을 노출시키는 상부 절연막;
    상기 접속 비아들의 하단들에 연결된 배선층; 및
    상기 제 1 반도체 칩의 하부면에 배치되어 상기 배선층을 노출시키는 하부 절연막을 포함하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 하부면에 배치되어 상기 접속 비아들에 직접 연결된 복수개의 본딩 패드들을 포함하는 반도체 패키지.
  14. 제 8 항에 있어서, 상기 본딩 영역은 상기 제 1 반도체 칩의 상부면 중앙부이고, 상기 주변 영역은 상기 본딩 영역을 둘러싸는 반도체 패키지.
  15. 제 8 항에 있어서, 상기 오버행은 상기 본딩 영역으로부터 수평하게 돌출된 반도체 패키지.
  16. 제 15 항에 있어서, 상기 오버행의 수평 길이는 상기 제 2 반도체 칩의 폭의 3/20 내지 9/20인 반도체 패키지.
  17. 제 15 항에 있어서, 상기 오버행의 하부면으로부터 상기 그루브의 저면까지의 거리는 8μm 이상인 반도체 패키지.
  18. 제 15 항에 있어서, 상기 오버행은 상기 제 2 반도체 칩의 4개의 측면들을 둘러싸는 직사각틀 형상을 갖는 반도체 패키지.
  19. 제 18 항에 있어서, 상기 상부 절연막은 상기 제 1 반도체 칩의 본딩 영역의 상부면에 배치된 반도체 패키지.
  20. 제 19 항에 있어서, 상기 상부 절연막은 상기 그루브의 내면에 배치된 반도체 패키지.
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Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100594229B1 (ko) * 2003-09-19 2006-07-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
DE102006028692B4 (de) 2006-05-19 2021-09-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Elektrisch leitende Verbindung mit isolierendem Verbindungsmedium
KR102103811B1 (ko) 2012-04-24 2020-04-23 본드테크 가부시키가이샤 칩 온 웨이퍼 접합 방법 및 접합 장치, 및 칩과 웨이퍼를 포함하는 구조체
WO2013176426A1 (ko) * 2012-05-25 2013-11-28 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
JP6395600B2 (ja) 2012-05-30 2018-09-26 オリンパス株式会社 撮像装置の製造方法および半導体装置の製造方法
KR102190382B1 (ko) * 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US10177116B2 (en) * 2014-02-05 2019-01-08 International Business Machines Corporation Large channel interconnects with through silicon vias (TSVs) and method for constructing the same
KR102243285B1 (ko) * 2014-07-01 2021-04-23 삼성전자주식회사 반도체 패키지
KR102420125B1 (ko) * 2015-12-10 2022-07-13 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US9818726B2 (en) * 2015-12-28 2017-11-14 International Business Machines Corporation Chip stack cooling structure
KR102495911B1 (ko) * 2016-06-14 2023-02-03 삼성전자 주식회사 반도체 패키지
KR20180014362A (ko) * 2016-07-29 2018-02-08 삼성전자주식회사 회로 기판 및 반도체 패키지
EP3590130A1 (de) 2017-03-02 2020-01-08 EV Group E. Thallner GmbH Verfahren und vorrichtung zum bonden von chips
JP2018170368A (ja) 2017-03-29 2018-11-01 住友ベークライト株式会社 半導体装置の製造方法
FR3082656B1 (fr) * 2018-06-18 2022-02-04 Commissariat Energie Atomique Circuit integre comprenant des macros et son procede de fabrication
KR102541564B1 (ko) * 2018-10-04 2023-06-08 삼성전자주식회사 반도체 패키지
KR102583127B1 (ko) 2018-10-30 2023-09-26 삼성전자주식회사 다이스택 구조물과 이를 구비하는 반도체 패키지
US11101240B2 (en) * 2019-06-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation bonding film for semiconductor packages and methods of forming the same

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