KR20230034783A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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KR20230034783A
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semiconductor
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substrate
semiconductor device
underfill fillet
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권원균
안정석
김구영
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삼성전자주식회사
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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Abstract

기판; 상기 기판 위에 적층된 복수의 반도체 장치들; 상기 복수의 반도체 장치들 측면 상의 언더필 필렛; 및 상기 복수의 반도체 장치들을 둘러싸는 몰딩 수지를 포함하고, 상기 언더필 필렛의 최상단은 상기 복수의 반도체 장치들 중 최상부에 위치하는 탑(top) 반도체 장치의 외곽의 상부 표면과 동일 평면을 이루는 평탄 표면(planar surface)을 포함하고, 상기 몰딩 수지는 상기 평탄 표면을 완전히 덮는 반도체 패키지가 제공된다.

Description

반도체 패키지 및 그의 제조 방법 {Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 제품의 외관 불량을 줄일 수 있고 제품 신뢰성을 높일 수 있는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
반도체 장치의 패키징에 사용되는 언더필로서 비전도성 필름(non-conductive film, NCF)가 종종 사용되고 있다. 하지만, 반도체 장치의 크기가 축소되고 두께가 얇아짐에 따라 여러 가지 문제들이 발생하고 있으며, 외관 검사와 제품 신뢰성 측면에서 개선의 여지가 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 제품의 외관 불량을 줄일 수 있고 제품 신뢰성을 높일 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 제품의 외관 불량을 줄일 수 있고 제품 신뢰성을 높일 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 기판; 상기 기판 위에 적층된 복수의 반도체 장치들; 상기 복수의 반도체 장치들 측면 상의 언더필 필렛; 및 상기 복수의 반도체 장치들을 둘러싸는 몰딩 수지를 포함하고, 상기 언더필 필렛의 최상단은 상기 복수의 반도체 장치들 중 최상부에 위치하는 탑(top) 반도체 장치의 외곽의 상부 표면과 동일 평면을 이루는 평탄 표면(planar surface)을 포함하고, 상기 몰딩 수지는 상기 평탄 표면을 완전히 덮는 반도체 패키지를 제공한다.
본 발명의 다른 태양(aspect)은 패키지 기판; 상기 패키지 기판 상에 적층된 인터포저 기판; 상기 인터포저 기판 상에 측방향으로 배열된 제 1 반도체 장치 및 제 2 반도체 장치; 및 상기 제 1 반도체 장치 및 상기 제 2 반도체 장치의 측면을 둘러싸는 몰딩 수지를 포함하고, 상기 제 1 반도체 장치는 버퍼 칩; 상기 버퍼 칩 상에 적층되고 스루 실리콘 비아(through-silicon via, TSV)를 통해 서로 연결된 복수의 메모리 장치들; 및 상기 복수의 메모리 장치들 측면 상의 언더필 필렛을 포함하는 반도체 패키지를 제공한다. 이 때 상기 언더필 필렛의 최상단은 상기 복수의 메모리 장치들 중 최상부에 위치하는 탑(top) 메모리 장치의 외곽의 상부 표면과 동일 평면을 이루는 평탄 표면(planar surface)을 포함하고, 상기 몰딩 수지는 상기 평탄 표면을 완전히 덮는다.
본 발명의 또 다른 태양(aspect)은 기판; 상기 기판 위에 적층된 복수의 반도체 장치들; 상기 복수의 반도체 장치들 측면 상의 언더필 필렛; 및 상기 복수의 반도체 장치들을 둘러싸는 몰딩 수지를 포함하고, 상기 복수의 반도체 장치들 중 최상부에 위치하는 탑(top) 반도체 장치의 측면은 L자형 리세스를 갖고, 상기 언더필 필렛의 최상단은 상기 L자형 리세스의 수평면과 동일 평면 상에 위치하는 반도체 패키지를 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 기판 상에 복수의 반도체 장치들을 비전도성 필름(non-conductive film, NCF)을 이용하여 적층하는 단계; 언더필 필렛이 상기 복수의 반도체 장치들의 측면으로 돌출되어 상기 측면을 적어도 부분적으로 덮도록 상기 NCF를 가열하는 단계; 상기 복수의 반도체 장치들 중 최상부에 위치하는 탑(top) 반도체 장치의 측방에 위치하는 상기 언더필 필렛의 상단을 상기 탑 반도체 장치의 외곽의 상부 표면과 동일 평면을 갖도록 부분적으로 제거하는 단계; 및 상기 복수의 반도체 장치들을 측방향에서 둘러싸도록 몰딩 수지를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
본 발명의 반도체 패키지 및 그의 제조 방법을 이용하면 제품의 외관 불량을 줄일 수 있고 제품 신뢰성을 높일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지에 포함되는 제 1 반도체 장치를 나타내는 단면도이다.
도 3은 도 2의 III으로 표시한 부분을 확대한 부분 확대도이다.
도 4는 본 발명의 다른 실시예에 탑 반도체 칩의 측부를 나타낸 부분 확대도이다.
도 5는 본 발명의 또 다른 실시예에 탑 반도체 칩의 측부를 나타낸 부분 확대도이다.
도 6은 본 발명의 다른 실시예에 따라 반도체 패키지에 포함되는 제 1 반도체 장치를 나타내는 단면도이다.
도 7은 도 6의 VII로 표시한 부분을 확대한 부분 확대도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다.
도 9a 내지 도 9g는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 측면도들이다.
도 10 및 도 11은 각각 도 4 및 도 5와 같은 L자형 리세스를 형성하는 방법을 나타낸 개략도이다.
도 12는 도 6 및 도 7의 상기 제 1 상부 표면에 대하여 비스듬하게 기울어진 제 3 상부 표면을 형성하는 방법을 나타낸 개략도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 나타낸 단면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 패키지(1)에 포함되는 제 1 반도체 장치(100)를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 상기 반도체 패키지(1)는 제 1 기판(300)이 실장되는 제 2 기판(400), 상기 제 1 기판(300) 상에 실장되는 제 1 반도체 장치(100) 및 제 2 반도체 장치(200)를 포함할 수 있다. 상기 제 1 반도체 장치(100) 및 제 2 반도체 장치(200)는 제 1 기판(300)의 재배선 구조물(357) 상에 수평 방향으로 이웃하여 실장될 수 있다. 이 때 상기 제 1 반도체 장치(100)와 상기 제 2 반도체 장치(200)는 측방향으로 이격될 수 있다.
상기 제 1 반도체 장치(100)와 상기 제 2 반도체 장치(200)의 각각은 복수의 제 1 연결 단자(114) 및 복수의 제 2 연결 단자(244)에 의하여 상기 제 1 기판(300)과 전기적으로 연결될 수 있다. 상기 제 1 반도체 장치(100)는 복수의 제 1 상면 연결 패드(112a)를 가질 수 있고, 제 2 반도체 장치(200)는 복수의 제 2 상면 연결 패드(242)를 가질 수 있다. 제 1 기판(300)은 복수의 제 1 재배선 패드(357_2)를 가질 수 있다. 복수의 제 1 연결 단자(114)는 복수의 제 1 상면 연결 패드(112a)와 복수의 제 1 재배선 패드(357_2)의 일부 사이에 배치될 수 있다. 복수의 제 2 연결 단자(244)는 복수의 제 2 상면 연결 패드(242)와 복수의 제 1 재배선 패드(357_2)의 다른 일부 사이에 배치될 수 있다.
복수의 제 1 연결 단자(114)의 각각은 제 1 상면 연결 패드(112a) 상의 제 1 도전성 필라(114a) 및 제 1 도전성 필라(114a) 상의 제 1 도전성 캡(114b)을 포함할 수 있다. 복수의 제 2 연결 단자(244)의 각각은 제 2 상면 연결 패드(242) 상의 제 2 도전성 필라(244a) 및 상기 제 2 도전성 필라(244a) 상의 제 2 도전성 캡(244b)을 포함할 수 있다.
제 1 반도체 장치(100)는 제 1 반도체 칩(110) 및 복수의 제 2 반도체 칩들(120)을 포함할 수 있다. 도 2에서는 상기 제 1 반도체 장치(100)가 네 개의 제 2 반도체 칩들(120)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제 1 반도체 장치(100)는 둘 이상의 제 2 반도체 칩들(120)을 포함할 수 있다. 일부 실시예들에 있어서, 제 1 반도체 장치(100)는 4의 배수 개의 제 2 반도체 칩들(120)을 포함할 수 있다. 상기 복수의 제 2 반도체 칩들(120)은 제 1 반도체 칩(110) 상에 수직 방향으로 순차 적층될 수 있다. 제 1 반도체 칩(110) 및 복수의 제 2 반도체 칩들(120)의 각각은 활성면이 아래를 향하면서(즉, 제 1 기판(300)을 향하면서) 순차 적층될 수 있다.
제 1 반도체 칩(110)은 활성면에 제 1 반도체 소자(111a)가 형성된 제 1 반도체 기판(111), 상기 제 1 반도체 기판(111)의 활성면과 비활성면에 각각 배치되는 제 1 상면 연결 패드(112a)와 제 1 하면 연결 패드(112b), 상기 제 1 반도체 기판(111)의 적어도 일부분을 관통하여, 상기 제 1 상면 연결 패드(112a)와 제 1 하면 연결 패드(112b)를 전기적으로 연결하는 제 1 관통 전극(113), 및 상기 제 1 상면 연결 패드(112a)의 적어도 일부분을 노출시키며 제 1 반도체 기판(111)의 활성면을 덮는 제 1 보호 절연층(115)을 포함할 수 있다.
제 1 반도체 기판(111)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 제 1 반도체 기판(111)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제 1 반도체 기판(111)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 제 1 반도체 기판(111)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
본 명세서에서 제 1 반도체 기판(111)과 같은 반도체 기판의 상면 및 하면은, 각각 반도체 기판의 활성면 측 및 비활성면 측을 지칭한다. 즉, 최종 제품에서 반도체 기판의 활성면이 비활성면보다 아래쪽에 위치하는 경우에도, 본 명세서에서는 반도체 기판의 활성면 측을 반도체 기판의 상면이라 지칭하고, 반도체 기판의 비활성면 측을 하면이라 지칭한다. 또한, 반도체 기판의 활성면에 배치되는 구성 요소 및 비활성면에 배치되는 구성 요소 각각에도 상면 및 하면이라는 용어가 사용될 수 있다.
상기 제 1 반도체 소자(111a)는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 제 1 반도체 소자(111a)는 제 1 반도체 기판(111)의 도전 영역에 전기적으로 연결될 수 있다. 또한, 상기 제 1 반도체 소자(111a)는 각각 절연막에 의하여 이웃하는 다른 제 1 반도체 소자(111a)와 전기적으로 분리될 수 있다.
일부 실시예들에 있어서, 제 1 반도체 칩(110)은 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다. 일부 실시예들에 있어서, 제 1 반도체 칩(110)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
일부 실시예들에 있어서, 제 1 반도체 칩(110)은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다. 일부 실시예들에 있어서, 제 1 반도체 칩(110)은 직렬-병렬 변환 회로(serial-parallel conversion circuit)를 포함하는 버퍼 칩일 수 있다. 일부 실시예들에 있어서, 제 1 반도체 칩(110)은 HBM DRAM 반도체 칩의 제어를 위한 버퍼 칩일 수 있다. 제 1 반도체 칩(110)이 HBM DRAM 반도체 칩의 제어를 위한 버퍼 칩인 경우, 제 1 반도체 칩(110)은 마스터 칩이라 호칭하고, HBM DRAM 반도체 칩은 슬레이브 칩이라 호칭될 수 있다.
도 2에서 상기 제 1 상면 연결 패드(112a)는 제 1 반도체 기판(111)에 매립되는 것으로 도시되었으나 이에 한정되지 않는다. 일부 실시예들에 있어서, 상기 제 1 상면 연결 패드(112a)는 상기 제 1 반도체 기판(111)의 표면으로부터 돌출될 수 있다.
본 명세서에서 제 1 반도체 기판(111)은, 반도체 물질로 이루어지는 베이스 기판, 및 상기 베이스 기판 상에 형성되어 제 1 반도체 소자(111a)를 구성하는 다양한 도전 물질층, 절연 물질층, 제 1 반도체 소자(111a)와 전기적으로 연결되는 배선 패턴, 및 배선 비아를 포함할 수 있다. 즉, 제 1 반도체 기판(111)은 주성분이 반도체 물질로 이루어진 것을 의미할 뿐, 반도체 물질만으로 이루어진 것을 의미하는 것은 아니다.
제 2 반도체 칩들(120)은 활성면에 제 2 반도체 소자(121a)가 형성된 제 2 반도체 기판(121), 제 2 반도체 기판(121)의 활성면과 비활성면에 각각 배치되는 내부 상면 연결 패드(122a)와 내부 하면 연결 패드(122b), 제 2 반도체 기판(121)의 적어도 일부분을 관통하여, 내부 상면 연결 패드(122a)와 내부 하면 연결 패드(122b)를 전기적으로 연결하는 제 2 관통 전극(123), 및 내부 상면 연결 패드(122a)의 적어도 일부분을 노출시키며 제 2 반도체 기판(121)의 활성면을 덮는 제 2 보호 절연층(125)을 포함한다. 상기 제 2 보호 절연층(125)은 산화물 또는 질화물과 같은 무기물을 포함할 수 있다. 예를 들어, 상기 제 2 보호 절연층(125)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나로 이루어질 수 있다. 일부 실시예들에 있어서, 제 2 보호 절연층(125)은 실리콘 질화물로 이루어질 수 있다.
제 2 반도체 기판(121), 내부 상면 연결 패드(122a), 내부 하면 연결 패드(122b), 및 제 2 관통 전극(123)의 각각은, 상기 제 1 반도체 기판(111), 제 1 상면 연결 패드(112a), 제 1 하면 연결 패드(112b), 및 제 1 관통 전극(113)의 각각과 대체로 동일한 바, 자세한 설명은 생략하도록 한다.
제 2 반도체 칩(120)은 예를 들면, 디램(DRAM) 칩, 에스램(SRAM) 칩, 플래시 메모리 칩, 이이피롬(EEPROM) 칩, 피램(PRAM) 칩, 엠램(MRAM) 칩, 또는 알램(RRAM) 칩일 수 있다. 일부 실시예에서, 제 2 반도체 칩(120)은 HBM DRAM 반도체 칩일 수 있다. 일부 실시예들에 있어서, 상기 제 1 반도체 칩(110)은 마스터 칩이라 호칭하고, 상기 제 2 반도체 칩(120)은 슬레이브 칩이라 호칭될 수 있다.
복수의 제 2 반도체 칩들(120) 각각의 내부 상면 연결 패드(122a) 상에는 내부 연결 단자(124)가 부착될 수 있다. 내부 연결 단자(124)는, 제 1 반도체 칩(110)의 제 1 하면 연결 패드(112b)와 제 2 반도체 칩(120)의 내부 상면 연결 패드(122a) 사이, 및 수직으로 이웃하는 제 2 반도체 칩들(120)의 내부 하면 연결 패드(122b)와 내부 상면 연결 패드(122a) 사이를 전기적으로 연결할 수 있다.
내부 연결 단자(124)는 내부 상면 연결 패드(122a) 상의 내부 도전성 필라(124a) 및 내부 도전성 필라(124a) 상의 내부 도전성 캡(124b)을 포함할 수 있다.
제 1 반도체 칩(110)의 폭 및 넓이는 복수의 제2 반도체 칩(120) 각각의 폭 및 넓이보다 더 클 수 있다. 제 1 반도체 장치(100)는, 제 1 반도체 칩(110) 상에서 복수의 제 2 반도체 칩(120)의 측면 및 뒤에서 설명하는 언더필 필렛(135)의 측면 및 상면을 둘러싸는 몰딩층(130)을 더 포함할 수 있다. 상기 몰딩층(130)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
상기 제 1 반도체 칩(110)과 최하단에 위치하는 제 2 반도체 칩(120) 사이, 그리고 상기 복수의 제 2 반도체 칩들(120) 사이에는 언더필층(135uf)이 개재될 수 있다.
상기 제 1 반도체 칩(110)과 최하단에 위치하는 제 2 반도체 칩(120) 사이의 언더필층(135uf)은, 내부 연결 단자(124)를 감싸며 제 1 반도체 칩(110)과 최하단에 위치하는 제 2 반도체 칩(120) 사이의 공간을 메울 수 있다. 상기 언더필층(135uf)은 상기 제 1 반도체 칩(110)과 최하단에 위치하는 제 2 반도체 칩(120) 사이에서 수평 방향으로 연장되어 상기 최하단에 위치하는 제 2 반도체 칩(120)의 측면 상의 언더필 필렛(135)과 연결될 수 있다. 상기 언더필층(135uf)은 상기 언더필 필렛(135)과 일체일 수 있다.
상기 언더필층(135uf)은 각 구성 부품들의 접착 강도를 향상시키거나 및/또는 각 구성 부품들의 변형에 따른 물리적 강도 저하를 방지하기 위한 것일 수 있다. 일부 실시예들에 있어서, 상기 언더필층(135uf)을 제공하는 이유는, 예를 들면, 이물질이나 습기가 침투할 수 있는 공간을 제거하고 전기적 마이그레이션(migration)을 예방하기 위한 것일 수 있다.
일부 실시예들에 있어서, 상기 언더필층(135uf)은 BPA 에폭시 수지, BPF 에폭시 수지, 지방족 에폭시 수지, 시클로지방족(cycloaliphatic) 에폭시 수지 등일 수 있다. 일부 실시예들에 이어서, 상기 언더필층(135uf)은 실리카, 알루미나, 지르코니아, 티타니아, 세리아, 마그네시아, 실리콘 카바이드, 및 질화 알루미늄으로 구성된 군으로부터 선택된 1종 이상의 무기 입자를 더 포함할 수 있다.
이웃하는 두 제 2 반도체 칩들(120)의 사이에도 언더필층(135uf)이 개재될 수 있다. 이웃하는 두 제 2 반도체 칩들(120)의 사이의 상기 언더필층(135uf)은, 내부 연결 단자(124)를 감싸며 이웃하는 상기 두 제 2 반도체 칩들(120)의 사이의 공간을 메울 수 있다. 또, 상기 언더필층(135uf)은 상기 복수의 제 2 반도체 칩들(120) 사이에서 수평 방향으로 연장되어 상기 복수의 제 2 반도체 칩들(120)의 측면 상의 언더필 필렛(135)과 연결될 수 있다.
상기 언더필 필렛(135)의 측면은 상기 몰딩층(130)에 의하여 완전히 피복될 수 있다. 즉, 상기 언더필 필렛(135)은 상기 몰딩층(130)의 측면에서 외부로 노출되지 않는다.
일부 실시예들에 있어서, 상기 복수의 제 2 반도체 칩들(120) 중 최상부에 위치하는 탑(top) 반도체 칩(120T)은 내부 하면 연결 패드(122b)와 제 2 관통 전극(123)을 포함하지 않을 수 있다. 일부 실시예들에 있어서, 상기 탑 반도체 칩(120T)의 두께는, 나머지 제 2 반도체 칩들(120) 각각의 두께보다 더 클 수 있다.
상기 탑 반도체 칩(120T)은 도 2에서 보는 바와 같이 최상부의 제 1 상부 표면(120Ta)보다 낮은 레벨을 갖는 외곽(120p)을 포함한다. 도 2에서는 상기 외곽(120p)이 갖는 레벨이 상기 제 1 상부 표면(120Ta)의 레벨로부터 불연속적으로 낮아진 것이 도시되었지만, 상기 외곽(120p)이 갖는 레벨은 상기 제 1 상부 표면(120Ta)의 레벨로부터 연속적으로 낮아질 수 있다.
또한 상기 언더필 필렛(135)의 상부 표면은 하나의 평면을 이룰 수 있다. 일부 실시예들에 있어서, 상기 언더필 필렛(135)의 최상단은 평탄 표면을 가질 수 있다. 일부 실시예들에 있어서, 상기 언더필 필렛(135)의 최상단은 상기 탑 반도체 칩(120T)의 상기 외곽(120p)의 상부 표면과 동일 평면을 이룰 수 있다. 도 3은 도 2의 III으로 표시한 부분을 확대한 부분 확대도이다.
도 2 및 도 3을 참조하면, 상기 탑 반도체 칩(120T)는 최상부의 제 1 상부 표면(120Ta), 상기 제 1 상부 표면(120Ta)에 연속되는 측표면(120Tb), 및 상기 측표면(120Tb)에 연결되고 상기 제 1 상부 표면(120Ta)보다 하부에 위치하는 제 2 상부 표면(120Tc)을 포함할 수 있다. 본 실시예에서, 도 3의 제 2 상부 표면(120Tc)이 도 2의 탑 반도체 칩(120T)의 외곽(120p)에 대응된다.
일부 실시예들에 있어서, 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)은 서로 90도의 각도를 이룰 수 있다. 이 때 상기 제 1 상부 표면(120Ta)과 상기 제 2 상부 표면(120Tc)은 약 10도 이내의 각도 차이를 가질 수 있다. 구체적으로, 상기 제 1 상부 표면(120Ta)과 상기 제 2 상부 표면(120Tc)은 약 10도 이내, 약 9도 이내, 약 8도 이내, 약 7도 이내, 약 6도 이내, 약 5도 이내, 약 4도 이내, 또는 약 3도 이내의 각도 차이를 가질 수 있다. 일부 실시예들에 있어서, 상기 제 1 상부 표면(120Ta)과 상기 제 2 상부 표면(120Tc)은 실질적으로 평행할 수 있다.
일부 실시예들에 있어서, 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)이 이루는 각(θ)은 약 60도(°) 내지 약 150도의 범위에 있을 수 있다. 일부 실시예들에 있어서, 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)은 약 60도 내지 약 150도, 약 70도 내지 약 130도, 약 80도 내지 약 110도, 약 85도 내지 약 100도, 또는 이들 수치들 사이의 임의의 범위의 각을 이룰 수 있다.
일부 실시예들에 있어서, 상기 측표면(120Tb)의 깊이 방향의 치수(d1)는 약 80 ㎛ 내지 약 200 ㎛일 수 있다. 일부 실시예들에 있어서, 상기 측표면(120Tb)의 깊이 방향의 치수는 약 80 ㎛ 내지 약 200 ㎛, 약 90 ㎛ 내지 약 190 ㎛, 약 100 ㎛ 내지 약 180 ㎛, 약 110 ㎛ 내지 약 170 ㎛, 약 120 ㎛ 내지 약 160 ㎛, 약 130 ㎛ 내지 약 150 ㎛, 또는 이들 수치들 사이의 임의의 범위를 가질 수 있다. 상기 제 1 상부 표면(120Ta)과 상기 제 2 상부 표면(120Tc)이 평행한 경우, 상기 깊이 방향의 치수(d1)는 상기 제 1 상부 표면(120Ta)과 상기 제 2 상부 표면(120Tc)의 레벨 차이에 대응될 수 있다.
일부 실시예들에 있어서, 상기 측표면(120Tb)의 깊이 방향의 치수(d1)는 상기 탑 반도체 칩(120T)의 전체 두께의 약 40% 내지 약 80%일 수 있다. 일부 실시예들에 있어서, 상기 측표면(120Tb)의 깊이 방향의 치수(d1)는 상기 탑 반도체 칩(120T)의 전체 두께의 약 40% 내지 약 80%, 약 45% 내지 약 75%, 약 50% 내지 약 70%, 약 55% 내지 약 65%, 또는 이들 수치들 사이의 임의의 범위일 수 있다.
상기 제 2 상부 표면(120Tc)은 상기 측표면(120Tb)과 약 90도의 각을 이룰 수 있다. 일부 실시예들에 있어서, 상기 제 2 상부 표면(120Tc)은 상기 측표면(120Tb)과 약 80도 내지 약 100도, 약 82도 내지 약 98도, 약 84도 내지 약 96도, 약 85도 내지 약 95도, 약 86도 내지 약 94도, 약 87도 내지 약 93도, 약 88도 내지 약 92도, 약 89도 내지 약 91도, 또는 이들 수치들 사이의 임의의 범위의 각도를 이룰 수 있다.
일부 실시예들에 있어서, 상기 제 2 상부 표면(120Tc)의 폭 방향의 치수(d2)는 약 40 ㎛ 내지 약 100 ㎛일 수 있다. 일부 실시예들에 있어서, 상기 제 2 상부 표면(120Tc)의 폭 방향의 치수(d2)는 약 40 ㎛ 내지 약 100 ㎛, 약 45 ㎛ 내지 약 95 ㎛, 약 50 ㎛ 내지 약 90 ㎛, 약 55 ㎛ 내지 약 85 ㎛, 약 60 ㎛ 내지 약 80 ㎛, 또는 이들 수치들 사이의 임의의 범위를 가질 수 있다.
상기 제 2 상부 표면(120Tc)과 상기 측표면(120Tb) 사이에 소정 곡률 반경(r1)을 갖는 곡면을 더 포함할 수 있다. 상기 곡률 반경은, 예를 들면, 약 1 ㎛ 내지 약 20 ㎛일 수 있다. 일부 실시예들에 있어서, 상기 곡률 반경은, 약 1 ㎛ 내지 약 20 ㎛, 약 2 ㎛ 내지 약 19 ㎛, 약 3 ㎛ 내지 약 18 ㎛, 약 5 ㎛ 내지 약 15 ㎛, 약 7 ㎛ 내지 약 13 ㎛, 약 8 ㎛ 내지 약 12 ㎛, 또는 이들 수치들 사이의 임의의 범위를 가질 수 있다.
상기 언더필 필렛(135)의 최상단은 평탄 표면(135T)을 가지며, 상기 평탄 표면(135T)은 상기 제 2 상부 표면(120Tc)과 실질적으로 동일 평면 상에 있을 수 있다. 상기 평탄 표면(135T)의 수평 방향 폭(d3)은 약 20 ㎛ 내지 약 80 ㎛일 수 있다. 일부 실시예들에 있어서, 상기 평탄 표면(135T)의 수평 방향 폭(d3)은 약 20 ㎛ 내지 약 80 ㎛, 약 25 ㎛ 내지 약 75 ㎛, 약 30 ㎛ 내지 약 70 ㎛, 약 35 ㎛ 내지 약 65 ㎛, 약 40 ㎛ 내지 약 60 ㎛, 또는 이들 수치들 사이의 임의의 범위를 가질 수 있다.
일부 실시예들에 있어서, 상기 측표면(120Tb)이 상기 제 1 상부 표면(120Ta)에 대하여 각도 θ를 이루는 경우, 상기 평탄 표면(135T)은 상기 언더필 필렛(135)의 측면과 (180-θ)의 각도를 이룰 수 있다. 상기 측표면(120Tb)이 상기 제 1 상부 표면(120Ta)에 대하여 90도를 이루는 경우 상기 평탄 표면(135T)은 상기 언더필 필렛(135)의 측면과 90도를 이룰 수 있다.
상기 평탄 표면(135T)은 물론 언더필 필렛(135)의 측면 전체가 몰딩 수지(130)에 의하여 피복된다. 상기 언더필 필렛(135)의 일부가 몰딩 수지(130) 외부로 노출되는 경우, 이는 제품의 외관 불량의 원인이 될 수 있다. 또한, 언더필 필렛(135)과 몰딩 수지(130) 사이, 또는 언더필 필렛(135)과 탑 반도체 칩(120T) 사이의 계면을 통해 수분이 침투할 가능성이 있어서 제품 신뢰성을 저하시킬 수 있다.
도 4는 본 발명의 다른 실시예에 탑 반도체 칩(120T)의 측부를 나타낸 부분 확대도이다.
도 4를 참조하면, 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)은 서로 둔각을 이룰 수 있다. 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)이 이루는 각(θ)은 약 90도(°) 초과 약 150도 이하일 수 있다. 일부 실시예들에 있어서, 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)은 약 95도 내지 약 150도, 약 100도 내지 약 145도, 약 105도 내지 약 140도, 약 110도 내지 약 135도, 약 115도 내지 약 130도, 약 120도 내지 약 125도, 또는 이들 수치들 사이의 임의의 범위의 각을 이룰 수 있다.
이 때, 상기 측표면(120Tb)의 깊이 방향의 치수(d1), 상기 제 2 상부 표면(120Tc)의 폭 방향의 치수(d2), 및 평탄 표면(135T)의 수평 방향 폭(d3)은 도 3을 참조하여 설명한 바와 동일할 수 있다.
위에서 설명한 바와 같이, 상기 측표면(120Tb)은 상기 제 1 상부 표면(120Ta)과는 둔각을 이루지만 상기 측표면(120Tb)은 제 2 상부 표면(120Tc)과는 약 90도의 각을 이룰 수 있다. 일부 실시예들에 있어서, 상기 제 2 상부 표면(120Tc)은 상기 측표면(120Tb)과 약 80도 내지 약 100도, 약 82도 내지 약 98도, 약 84도 내지 약 96도, 약 85도 내지 약 95도, 약 86도 내지 약 94도, 약 87도 내지 약 93도, 약 88도 내지 약 92도, 약 89도 내지 약 91도, 또는 이들 수치들 사이의 임의의 범위의 각도를 이룰 수 있다.
또한, 상기 제 2 상부 표면(120Tc)과 상기 측표면(120Tb) 사이에 소정 곡률 반경(r1)을 갖는 곡면을 더 포함할 수 있으며, 이는 도 3을 참조하여 설명한 바와 동일하다.
상기 언더필 필렛(135)의 최상단은 평탄 표면(135T)을 가지며, 상기 평탄 표면(135T)은 상기 제 2 상부 표면(120Tc)과 실질적으로 동일 평면 상에 있을 수 있다. 또, 상기 평탄 표면(135T)은 상기 언더필 필렛(135)의 측면과는 예각을 이룰 수 있다. 상기 예각은 상기 둔각(즉, 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)이 이루는 각)의 보각(supplementary angle)일 수 있다.
도 3에서와 같이, 본 실시예에서도 상기 평탄 표면(135T)은 물론 언더필 필렛(135)의 측면 전체가 몰딩 수지(130)에 의하여 피복된다. 이에 따라 외관 불량이나 신뢰성 저하가 예방될 수 있다.
도 5는 본 발명의 또 다른 실시예에 탑 반도체 칩(120T)의 측부를 나타낸 부분 확대도이다.
도 5를 참조하면, 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)은 서로 예각을 이룰 수 있다. 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)이 이루는 각(θ)은 약 60도(°) 이상 약 90도 미만일 수 있다. 일부 실시예들에 있어서, 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)은 약 60도 내지 약 85도, 약 62도 내지 약 82도, 약 64도 내지 약 80도, 약 66도 내지 약 78도, 약 68도 내지 약 76도, 약 70도 내지 약 74도, 또는 이들 수치들 사이의 임의의 범위의 각을 이룰 수 있다.
이 때, 상기 측표면(120Tb)의 깊이 방향의 치수(d1), 상기 제 2 상부 표면(120Tc)의 폭 방향의 치수(d2), 및 평탄 표면(135T)의 수평 방향 폭(d3)은 도 3을 참조하여 설명한 바와 동일할 수 있다.
위에서 설명한 바와 같이, 상기 측표면(120Tb)은 상기 제 1 상부 표면(120Ta)과는 예각을 이루지만 상기 측표면(120Tb)은 제 2 상부 표면(120Tc)과는 약 90도의 각을 이룰 수 있다. 일부 실시예들에 있어서, 상기 제 2 상부 표면(120Tc)은 상기 측표면(120Tb)과 약 80도 내지 약 100도, 약 82도 내지 약 98도, 약 84도 내지 약 96도, 약 85도 내지 약 95도, 약 86도 내지 약 94도, 약 87도 내지 약 93도, 약 88도 내지 약 92도, 약 89도 내지 약 91도, 또는 이들 수치들 사이의 임의의 범위의 각도를 이룰 수 있다.
또한, 상기 제 2 상부 표면(120Tc)과 상기 측표면(120Tb) 사이에 소정 곡률 반경(r1)을 갖는 곡면을 더 포함할 수 있으며, 이는 도 3을 참조하여 설명한 바와 동일하다.
상기 언더필 필렛(135)의 최상단은 평탄 표면(135T)을 가지며, 상기 평탄 표면(135T)은 상기 제 2 상부 표면(120Tc)과 실질적으로 동일 평면 상에 있을 수 있다. 또, 상기 평탄 표면(135T)은 상기 언더필 필렛(135)의 측면과는 둔각을 이룰 수 있다. 상기 둔각은 상기 예각(즉, 상기 제 1 상부 표면(120Ta)과 상기 측표면(120Tb)이 이루는 각)의 보각(supplementary angle)일 수 있다.
도 3에서와 같이, 본 실시예에서도 상기 평탄 표면(135T)은 물론 언더필 필렛(135)의 측면 전체가 몰딩 수지(130)에 의하여 피복된다. 이에 따라 외관 불량이나 신뢰성 저하가 예방될 수 있다.
다시 도 1을 참조하면, 상기 제 2 반도체 장치(200)는 제 3 반도체 기판(210), 제 2 상면 연결 패드(242), 제 3 보호 절연층(245), 및 제 2 연결 단자(244)를 포함할 수 있다. 상기 제 2 연결 단자(244)는 상기 제 2 상면 연결 패드(242) 상의 제 2 도전성 필라(244a) 및 상기 제 2 도전성 필라(244a) 상의 제 2 도전성 캡(244b)을 포함할 수 있다. 제 3 반도체 기판(210), 제 2 상면 연결 패드(242), 제 3 보호 절연층(245), 및 제 2 연결 단자(244)의 각각은 제 1 반도체 기판(111), 제 1 상면 연결 패드(112a), 제 1 보호 절연층(115), 및 제 1 연결 단자(114)의 각각과 대체로 유사한 구성 요소이거나, 또는 제 2 반도체 기판(121), 내부 상면 연결 패드(122a), 제 2 보호 절연층(125), 및 내부 연결 단자(124)의 각각과 대체로 유사한 구성 요소인 바, 자세한 설명은 생략하도록 한다.
상기 제 2 반도체 장치(200)는 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다.
제 1 기판(300)은 베이스층(310) 및 상기 베이스층(310)의 제 1 면(312)에 배치되는 재배선 구조물(357) 및 상기 베이스층(310)의 제 2 면(314)에 배치되는 복수의 패드 배선층(324)을 포함할 수 있다. 재배선 구조물(357)은 재배선 절연층(357_6) 및 상기 재배선 절연층(357_6)의 양면에 배치되는 복수의 제 1 재배선 패드(357_2) 및 복수의 제 2 재배선 패드(357_4)를 포함한다. 따라서 제 1 기판(300)의 상면에는 복수의 제 1 재배선 패드(357_2)가 배치될 수 있고, 하면에는 복수의 패드 배선층(324)이 배치될 수 있다.
상기 베이스층(310)은 반도체 물질, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 상기 베이스층(310)은 실리콘을 포함할 수 있다. 일부 실시예에서, 베이스층(310)은 실리콘 반도체 기판으로부터 형성될 수 있다. 상기 베이스층(310)의 내부에는 제 1 면(312)과 제 2 면(314) 사이를 연결하는 복수의 제 1 기판 관통 전극(330)이 배치될 수 있다. 복수의 제 1 기판 관통 전극(330) 각각은 베이스층(310)을 관통하는 도전성 플러그와 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다. 베이스층(310)과 복수의 제 1 기판 관통 전극(330) 사이에는 복수의 비아 절연막이 개재되어 복수의 제 1 기판 관통 전극(330)의 측벽을 포위할 수 있다.
재배선 구조물(357)은 재배선 절연층(357_6) 및 상기 재배선 절연층(357_6)의 양면에 배치되는 복수의 제 1 재배선 패드(357_2) 및 복수의 제 2 재배선 패드(357_4)를 포함한다. 상기 복수의 제 2 재배선 패드(357_4)는 베이스층(310)의 제 1 면(312) 상에 배치되어, 복수의 제 1 기판 관통 전극(330)과 전기적으로 연결될 수 있다. 복수의 제 1 기판 관통 전극(330)은 복수의 제 2 재배선 패드(357_4)와 복수의 패드 배선층(324) 사이를 전기적으로 연결할 수 있다.
재배선 구조물(357)은 복수의 제 1 재배선 패드(357_2)와 복수의 제 2 재배선 패드(357_4)를 전기적으로 연결하는 복수의 재배선 라인(357_7) 및 복수의 재배선 비아(357_8)를 더 포함할 수 있다. 도 1에는 복수의 재배선 라인(357_7)이 재배선 절연층(357_6)의 내부에 배치되는 것으로 도시되었으나, 이에 한정되지 않는다.
예를 들면, 복수의 제 1 재배선 패드(357_2), 복수의 제 2 재배선 패드(357_4), 복수의 재배선 라인(357_7) 및 복수의 재배선 비아(357_8)의 각각은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다. 예를 들면, 재배선 절연층(357_6)은 산화물, 질화물, 및 PID(photo imageable dielectric) 중 적어도 하나로 형성할 수 있다. 일부 실시예에서, 재배선 절연층(357_6)은 실리콘 산화물, 실리콘 질화물, 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다.
베이스층(310)의 제 2 면(314) 상에는 제 1 기판 보호층(355), 상기 제 1 기판 보호층(355) 상에 배치되며 제 1 기판 보호층(355)을 관통하는 복수의 제 1 기판 관통 전극(330)과 연결되는 복수의 패드 배선층(324), 복수의 패드 배선층(324) 상에 배치되는 복수의 제 1 기판 연결 단자(340), 및 상기 복수의 제 1 기판 연결 단자(340)의 주위를 감싸며 복수의 패드 배선층(324)을 덮는 복수의 배선 보호층(356)이 배치될 수 있다.
상기 제 1 기판(300)은 인터포저(interposer)일 수 있다.
제 1 반도체 장치(100)와 제 1 기판(300) 사이에는 제 1 접착 필름층(382)이 개재될 수 있고, 제 2 반도체 장치(200)와 제 1 기판(300) 사이에는 제 2 접착 필름층(384)이 개재될 수 있다. 제 1 접착 필름층(382) 및 제 2 접착 필름층(384)은 각각 제1 연결 단자(114) 및 제2 연결 단자(244)를 감쌀 수 있다. 일부 실시예들에 있어서, 상기 제 1 접착 필름층(382)은 상기 제 1 반도체 장치(100)의 측면으로부터 측방향으로 돌출될 수 있다. 일부 실시예들에 있어서, 상기 제 2 접착 필름층(384)은 상기 제 2 반도체 장치(200)의 측면으로부터 측방향으로 돌출될 수 있다.
제 2 기판(400)은 베이스 보드층(410), 및 상기 베이스 보드층(410)의 상면 및 하면에 각각 배치되는 보드 상면 패드(422) 및 보드 하면 패드(424)를 포함할 수 있다. 일부 실시예에서, 제 2 기판(400)은 인쇄회로기판(printed circuit board)일 수 있다. 예를 들면, 제 2 기판(400)은 멀티레이어 인쇄 회로 기판(multi-layer printed circuit board)일 수 있다. 베이스 보드층(410)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(410)의 상면과 하면 각각에는, 보드 상면 패드(422) 및 보드 하면 패드(424)를 노출시키는 솔더 레지스트층(미도시)이 형성될 수 있다. 보드 상면 패드(422)에는 제 1 기판 연결 단자(340)가 연결되고, 보드 하면 패드(424)에는 패키지 연결 단자(440)가 연결될 수 있다. 제 1 기판 연결 단자(340)는 복수의 패드 배선층(324)과 보드 상면 패드(422) 사이를 전기적으로 연결할 수 있다. 보드 하면 패드(424)에 연결되는 패키지 연결 단자(440)는 반도체 패키지(1)를 외부 장치와 연결할 수 있다.
상기 패키지 연결 단자(440)는 복수의 제 1 연결 단자(114), 복수의 제 2 연결 단자(244), 및 제 1 기판 연결 단자(340)에 비하여 더 큰 치수(예컨대 직경)를 가질 수 있다. 또한 상기 제 1 기판 연결 단자(340)는 복수의 제 1 연결 단자(114) 및 복수의 제 2 연결 단자(244)에 비하여 더 큰 치수(예컨대 직경)을 가질 수 있다.
제 1 기판(300)과 제 2 기판(400) 사이에는 보드 접착 필름층(380)이 개재될 수 있다. 보드 접착 필름층(380)은 복수의 제 1 기판 연결 단자(340)를 감쌀 수 있다.
반도체 패키지(1)는 제 1 기판(300) 상에서 제 1 반도체 장치(100) 및 제 2 반도체 장치(200)의 측면을 둘러싸는 패키지 몰딩층(800)을 더 포함할 수 있다. 패키지 몰딩층(800)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
일부 실시예에서 패키지 몰딩층(800)은 제 1 기판(300)의 상면, 및 제 1 반도체 장치(100)와 제2 반도체 장치(200) 각각의 측면을 덮되, 제 1 반도체 장치(100)와 제 2 반도체 장치(200)의 상면을 덮지 않을 수 있다. 이 경우, 반도체 패키지(1)는 제 1 반도체 장치(100) 및 제2 반도체 장치(200)의 상면을 덮는 방열 부재(950)를 더 포함할 수 있다. 방열 부재(950)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)와 같은 방열판을 포함할 수 있다. 일부 실시예에서, 방열 부재(950)는 제 2 기판(400)의 상면 상에서, 제 1 반도체 장치(100), 제 2 반도체 장치(200), 및 제 1 기판(300)의 상면 및 측면을 둘러쌀 수 있다. 일부 실시예들에 있어서, 상기 방열 부재(950)는 금속 재질로 된 평판 또는 입체일 수 있다.
일부 실시예에서, 상기 방열 부재(950)는 전자파 차폐 기능 및 방열 기능을 수행할 수 있으며, 제 2 기판(400)의 복수의 보드 상면 패드(422) 중 접지가 제공되는 보드 상면 접지 패드(422g)와 연결될 수 있다.
상기 반도체 패키지(1)는 방열 부재(950)와, 제 1 반도체 장치(100) 및 제 2 반도체 장치(200) 사이에 배치되는 열전도 소재(thermal interface material, TIM)(900)를 포함한다. 상기 열전도 소재(900)는 페이스트 또는 필름 등으로 이루어질 수 있다.
도 6은 본 발명의 다른 실시예에 따라 반도체 패키지(1)에 포함되는 제 1 반도체 장치(100a)를 나타내는 단면도이다. 도 7은 도 6의 VII로 표시한 부분을 확대한 부분 확대도이다. 본 실시예의 제 1 반도체 장치(100a)는 도 2를 참조하여 설명한 제 1 반도체 장치(100)에 비하여 탑 반도체 칩(120T)의 측면 부분의 구조에서만 차이가 있기 때문에 이하에서는 이러한 차이점을 중심으로 설명한다.
도 6 및 도 7을 참조하면, 상기 탑 반도체 칩(120T)은 최상부의 제 1 상부 표면(120Ta) 및 상기 제 1 상부 표면(120Ta)에 연속되고 상기 제 1 상부 표면(120Ta)에 대하여 비스듬하게(at an angle) 기울어진 제 3 상부 표면(120Td)을 포함한다.
상기 제 3 상부 표면(120Td)은 상기 제 1 상부 표면(120Ta)에 대하여 약 5도 내지 약 80도의 각도를 가질 수 있다. 일부 실시예들에 있어서, 상기 제 3 상부 표면(120Td)과 상기 제 1 상부 표면(120Ta)이 이루는 각(θ)은 약 5도 내지 약 80도, 약 10도 내지 약 75도, 약 15도 내지 약 70도, 약 20도 내지 약 65도, 약 25도 내지 약 60도, 약 30도 내지 약 55도, 약 35도 내지 약 50도, 약 40도 내지 약 45도, 또는 이들 수치들 사이의 임의의 범위를 가질 수 있다.
도 2를 참조하여 설명한 바와 같이, 상기 탑 반도체 칩(120T)은 상기 제 1 상부 표면(120Ta)보다 낮은 레벨을 갖는 외곽을 포함하며, 도 6 및 도 7의 실시예에서는 상기 제 3 상부 표면(120Td)이 상기 외곽의 상부 표면에 대응될 수 있다.
상기 탑 반도체 칩(120T)은 상기 제 3 상부 표면(120Td)에 연속되는 측표면(120Tb)을 더 포함한다. 일부 실시예들에 있어서, 상기 측표면(120Tb)은 상기 제 1 상부 표면(120Ta)에 대하여 90도의 각을 가질 수 있다.
상기 언더필 필렛(135)의 최상단은 평탄 표면(135T)을 가지며, 상기 평탄 표면(135T)은 상기 제 3 상부 표면(120Td)과 실질적으로 동일 평면 상에 있을 수 있다. 상기 평탄 표면(135T)의 수평 방향 폭(d3)은 약 20 ㎛ 내지 약 80 ㎛일 수 있다. 일부 실시예들에 있어서, 상기 평탄 표면(135T)의 수평 방향 폭(d3)은 약 20 ㎛ 내지 약 80 ㎛, 약 25 ㎛ 내지 약 75 ㎛, 약 30 ㎛ 내지 약 70 ㎛, 약 35 ㎛ 내지 약 65 ㎛, 약 40 ㎛ 내지 약 60 ㎛, 또는 이들 수치들 사이의 임의의 범위를 가질 수 있다.
일부 실시예들에 있어서, 상기 제 3 상부 표면(120Td)이 상기 제 1 상부 표면(120Ta)에 대하여 각도 θ를 이루는 경우, 상기 평탄 표면(135T)은 상기 언더필 필렛(135)의 측면과 (270-θ)의 각도를 이룰 수 있다. 예컨대 상기 제 3 상부 표면(120Td)이 상기 제 1 상부 표면(120Ta)에 대하여 120도를 이루는 경우 상기 평탄 표면(135T)은 상기 언더필 필렛(135)의 측면과 150도를 이룰 수 있다.
상기 평탄 표면(135T)은 몰딩 수지(130)와만 접촉할 수 있다. 상기 평탄 표면(135T)의 상부 전체가 몰딩 수지(130)에 의하여 피복될 수 있다. 또한 언더필 필렛(135)의 측면 전체가 몰딩 수지(130)에 의하여 피복될 수 있다.
도 2 및 도 3을 참조하여 설명한 바와 같이, 상기 언더필 필렛(135)의 일부가 몰딩 수지(130) 외부로 노출되는 경우, 이는 제품의 외관 불량의 원인이 될 수 있다. 또한, 언더필 필렛(135)과 몰딩 수지(130) 사이, 또는 언더필 필렛(135)과 탑 반도체 칩(120T) 사이의 계면을 통해 수분이 침투할 가능성이 있어서 제품 신뢰성을 저하시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 흐름도이다. 도 9a 내지 도 9g는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 측면도들이다.
도 8 및 도 9a를 참조하면, 기판으로서 작용하는 제 1 반도체 칩(110) 상에 제 2 반도체 칩(120)을 부착할 수 있다(S110). 도 9a에서는 제 1 반도체 칩(110)이 잘려진 상태로 도시되었지만, 일부 실시예들에서 상기 제 1 반도체 칩(110)은 아직 싱귤레이션되지 않은 반도체 웨이퍼의 일부분일 수 있다.
상기 제 2 반도체 칩(120)은 제 2 보호 절연층(125) 상에 비전도성 필름(non-conductive film, NCF)(135f)을 가질 수 있다. 상기 비전도성 필름(135f)은 상기 내부 도전성 필라(124a) 및 내부 도전성 캡(124b)을 매립하도록 충분한 두께(h1)를 가질 수 있다.
일부 실시예들에 있어서, 비전도성 필름(135f)은 실리카, 알루미나, 지르코니아, 티타니아, 세리아, 마그네시아, 실리콘 카바이드, 및 질화 알루미늄으로 구성된 군으로부터 선택된 1종 이상의 무기 입자를 포함할 수 있다.
도 8 및 도 9b를 참조하면, 기판인 제 1 반도체 칩(110) 상에 제 2 반도체 칩(120)을 부착한 후 열과 압력을 가하여 상기 비전도성 필름(135f)이 유동성을 갖도록 한다(S120). 상기 압력을 가하면 이러한 유동성에 의해 상기 비전도성 필름(135f)은 상기 제 2 반도체 칩(120)의 측면 바깥쪽으로 돌출된 언더필 필렛(135b)이 형성된다.
제 2 반도체 칩(120)의 내부 도전성 캡(124b)이 제 1 반도체 칩(110)의 제 1 하면 연결 패드(112b)와 접촉하고 열에 의하여 리플로우되면서 제 1 반도체 칩(110)과 제 2 반도체 칩(120)이 접착될 수 있다. 상기 제 1 반도체 칩(110)과 상기 제 2 반도체 칩(120)이 부착된 후, 이들 사이의 거리(h2)는 부착 이전의 상기 비전도성 필름(135f)의 두께(h1)에 비하여 더 작다. 그렇기 때문에 비전도성 필름(135f)의 부피 중 상당한 부분이 언더필 필렛(135b)으로 돌출된다.
일부 실시예들에 있어서, 상기 언더필 필렛(135b)의 상단은 상기 제 2 반도체 칩(120)의 표면보다 더 위쪽으로 올라갈 수 있다.
도 8 및 도 9c를 참조하면, 상기 제 2 반도체 칩(120) 위에 추가적인 제 2 반도체 칩(120)을 더 적층한다. 이후 열과 압력을 가하여 제 2 반도체 칩(120)의 내부 도전성 캡(124b)이 내부 하면 연결 패드(122b)와 접촉하고 열에 의하여 리플로우되면서 두 개의 제 2 반도체 칩(120)들이 서로 접착될 수 있다. 도 9b를 참조하여 설명한 바와 마찬가지로, 비전도성 필름(135f)의 부피 중 상당한 부분이 언더필 필렛으로 돌출된다.
이러한 과정을 반복하면 도 9d에 나타낸 바와 같이 복수의 제 2 반도체 칩들(120)이 제 1 반도체 칩(110) 상에 적층되고, 측방향으로 언더필 필렛(135c)이 돌출된 구조물을 얻을 수 있다. 도 9d에서는 4개의 제 2 반도체 칩들(120)을 도시하였지만, 필요에 따라 8개, 16개, 또는 그보다 많은 수의 제 2 반도체 칩들(120)이 적층될 수 있다.
상기 언더필 필렛(135c)은 상기 제 2 반도체 칩들(120)의 측면을 완전히 둘러쌀 수 있다. 일부 실시예들에 있어서, 상기 언더필 필렛(135c)은 복수의 상기 제 2 반도체 칩들(120) 중 적어도 하나의 측면을 둘러쌀 수 있다. 일부 실시예들에 있어서, 상기 언더필 필렛(135c)의 상단은 Z 방향으로 제 1 상부 표면(120Ta)보다 더 높이 돌출할 수 있다.
상기 언더필 필렛(135c)의 상단이 제 1 상부 표면(120Ta)보다 더 높게 되면, 원활한 방열을 위해 탑 반도체 칩(120T)의 상부 표면이 노출되도록 몰딩 수지를 형성할 때 상기 언더필 필렛(135c)의 상단이 몰딩 수지 외부로 노출될 수 있다. 이는 외관 불량 및 제품 신뢰성 저하의 원인이 될 수 있다.
도 8 및 도 9e를 참조하면, 제거 장치(310)를 이용하여 상기 언더필 필렛(135c)의 측면부를 부분적으로 제거할 수 있다(S130).
상기 언더필 필렛(135c)의 부분적 제거는 다양한 방법에 의하여 이루어질 수 있다. 예를 들면, 제거 장치(310)로서 그라인딩 플레이드를 사용하여 상기 언더필 필렛(135c)의 측면부를 기계적으로 부분 제거할 수 있다. 이 때 상기 언더필 필렛(135d)이 갖게 될 수평 폭을 고려하여 상기 제거 장치(310)의 위치가 결정될 수 있다.
일부 실시예들에 있어서, 상기 제 1 상부 표면(120Ta)에 대하여 수직인 절단면을 얻기 위해 상기 제거 장치(310)는 상기 제 1 상부 표면(120Ta)에 대하여 수직이 되도록 배향될 수 있다.
통상의 기술자는 제거 장치(310)로서 그라인딩 블레이드 외에도 레이저 등을 이용한 다양한 방법으로 상기 부분적 제거가 수행될 수 있음을 이해할 것이다.
일부 실시예들에 있어서, 상기 언더필 필렛(135c)의 측면부를 부분적으로 제거하는 단계는 생략될 수 있다.
도 8 및 도 9f를 참조하면, 제거 장치(310)를 이용하여 탑 반도체 칩(120T)의 측방향에 있는 언더필 필렛(135d)의 상단을 부분적으로 제거한다(S140).
구체적으로, 상기 제거 장치(310)는 상기 탑 반도체 칩(120T)과 상기 언더필 필렛(135d)의 수직 경계면을 통과하도록 위치될 수 있다. 이후 상기 제거 장치(310)로 상기 탑 반도체 칩(120T)의 외곽 및 상기 언더필 필렛(135d)의 상단을 소정 깊이까지 동시에 제거할 수 있다. 상기 제거는 도 3을 참조하여 설명한 바와 같이 상기 탑 반도체 칩(120T)의 소정 깊이까지만 수행될 수 있다. 그에 의하여 상기 탑 반도체 칩(120T)의 외곽의 상부 표면과 상기 언더필 필렛(135)의 상단의 평탄 표면은 동일 평면을 이루게 된다.
일부 실시예들에 있어서, 도 3을 참조하여 설명한 바와 같이 상기 소정 깊이는 상기 탑 반도체 칩(120T)의 전체 두께의 약 40% 내지 약 80%일 수 있다.
상기 제거에 의하여 상기 탑 반도체 칩(120T)의 측면에는 L자형 리세스가 형성된다. 한편, 상기 제거 장치(310)가 상기 탑 반도체 칩(120T)의 측면에 L자형 리세스를 형성할 때 제거 장치(310)가 갖는 그라인딩 블레이드의 형태로 인해 또는 레이저의 절단 특성으로 인해 측표면(120Tb)과 제 2 상부 표면(120Tc)(도 3 참조) 사이에는 소정 곡률의 곡면이 형성될 수 있다.
도 8 및 도 9g를 참조하면, 상기 탑 반도체 칩(120T)의 측면, 상기 언더필 필렛(135)의 상면 및 측면을 둘러싸도록 몰딩 수지(130)를 형성할 수 있다(S150).
상기 탑 반도체 칩(120T)의 상부면(즉, 제 1 상부 표면(120Ta))은 상기 몰딩 수지(130)로부터 노출될 수 있다. 또, 상기 몰딩 수지(130)는 상기 언더필 필렛(135)의 상면 전체 및 측면 전체를 피복할 수 있다. 따라서 상기 언더필 필렛(135)은 상기 몰딩 수지(130) 외부로 노출되지 않는다.
위에서 설명한 바와 같이 상기 제 1 반도체 칩(110)은 아직 싱귤레이션되지 않은 반도체 웨이퍼의 일부분일 수 있다. 이러한 경우 상기 몰딩 수지(130)를 형성한 후 다이싱을 통해 개별 반도체 패키지로 분리할 수 있다.
도 10 및 도 11은 각각 도 4 및 도 5와 같은 기울어진 L자형 리세스를 형성하는 방법을 나타낸 개략도이다.
도 10 및 도 11을 참조하면, 제거 장치(310)가 상기 제 1 상부 표면(120Ta)에 대하여 예각을 갖도록 또는 둔각을 갖도록 자세를 조절함으로써, 측표면과 상기 제 1 상부 표면(120Ta) 사이에 형성되는 각도를 조절할 수 있다. 또한 상기 제거 장치(310)의 형태로 인해 상기 측표면과 제 2 상부 표면(120Tc)(도 4 및 도 5 참조)은 실질적으로 90도를 이룰 수 있다.
경우에 따라 상기 제거 장치(310)가 상기 제 1 상부 표면(120Ta)에 대하여 정밀하게 수직을 유지하기 어려울 수 있는데, 도 10 및 도 11과 같이 상기 제거 장치(310)가 상기 제 1 상부 표면(120Ta)에 대하여 비스듬하게 경사지도록 함으로써 언더필 필렛(135d)의 상단을 부분 제거하는 목적을 보다 용이하게 달성할 수 있다.
도 12는 도 6 및 도 7의 상기 제 1 상부 표면(120Ta)에 대하여 비스듬하게(at an angle) 기울어진 제 3 상부 표면(120Td)을 형성하는 방법을 나타낸 개략도이다.
도 12를 참조하면, 상기 제거 장치(310)를 이용하여 상기 탑 반도체 칩(120T)의 상부 모서리를 모따기(chamfering)할 수 있다. 이 때 상기 탑 반도체 칩(120T)의 상부 모서리를 모따기하면서 상기 언더필 필렛(135d)의 상단을 함께 제거할 수 있다.
상기 모따기를 위해 상기 제 1 상부 표면(120Ta)에 대하여 상기 제거 장치(310)를 기울이는 각도에 따라 상기 제 1 상부 표면(120Ta)와 제 3 상부 표면(120Td)(도 7 참조)이 이루는 각이 결정될 수 있다. 또한 상기 모따기와 언더필 필렛(135d)의 상단의 부분 제거가 동시에 수행되기 때문에 상기 제 3 상부 표면(120Td)(도 7 참조)은 언더필 필렛(135)의 최상단의 평탄 표면(135T)와 동일 평면을 이룰 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술 분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
100: 제 1 반도체 장치 110: 제 1 반도체 칩
111: 제 1 반도체 기판 112a: 제 1 상면 연결 패드
112b: 제 1 하면 연결 패드 113: 제 1 관통 전극
120: 제 2 반도체 칩 120p: 외곽
120T: 탑 반도체 칩 120Ta: 제 1 상부 표면
120Tb: 측표면 120Tc: 제 2 상부 표면
120Td: 제 3 상부 표면 121: 제 2 반도체 기판
122a: 내부 상면 연결 패드 122b: 내부 하면 연결 패드
123: 제 2 관통 전극 124: 내부 연결 단자
130: 몰딩층 135: 언더필 필렛
135T: 평탄 표면 135uf: 언더필층
200: 제 2 반도체 장치 300: 제 1 기판
400: 제 2 기판

Claims (20)

  1. 기판;
    상기 기판 위에 적층된 복수의 반도체 장치들;
    상기 복수의 반도체 장치들 측면 상의 언더필 필렛; 및
    상기 복수의 반도체 장치들을 둘러싸는 몰딩 수지;
    를 포함하고,
    상기 언더필 필렛의 최상단은 상기 복수의 반도체 장치들 중 최상부에 위치하는 탑(top) 반도체 장치의 외곽의 상부 표면과 동일 평면을 이루는 평탄 표면(planar surface)을 포함하고,
    상기 몰딩 수지는 상기 평탄 표면을 완전히 덮는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 탑 반도체 장치는:
    최상부의 제 1 상부 표면;
    상기 제 1 상부 표면에 연속되는 측표면; 및
    상기 측표면에 연결되고 상기 제 1 상부 표면보다 하부에 위치하는 제 2 상부 표면;
    을 포함하고,
    상기 제 2 상부 표면이 상기 외곽의 상부 표면을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 상부 표면과 상기 제 2 상부 표면은 약 10도(°) 이내의 각도 차이를 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제 1 상부 표면과 상기 제 2 상부 표면은 실질적으로 평행인 것을 특징으로 하는 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 제 1 상부 표면은 상기 측표면과 약 60도 내지 약 150도인 것을 특징으로 하는 반도체 패키지.
  6. 제 2 항에 있어서,
    상기 측표면과 상기 제 2 상부 표면 사이에 약 1 ㎛ 내지 약 20 ㎛의 곡률 반경을 갖는 곡면을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 탑 반도체 장치는:
    최상부의 제 1 상부 표면;
    상기 제 1 상부 표면에 연속되고, 상기 제 1 상부 표면에 대하여 비스듬하게 기울어진 제 3 상부 표면; 및
    상기 제 3 상부 표면에 연속되고, 상기 제 1 상부 표면에 대하여 90도의 각을 갖는 측표면;
    을 포함하고,
    상기 제 3 상부 표면이 상기 외곽의 상부 표면을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 3 상부 표면은 상기 제 1 상부 표면에 대하여 약 5도 내지 약 80도의 각도를 이루는 것을 특징으로 하는 반도체 패키지.
  9. 패키지 기판;
    상기 패키지 기판 상에 적층된 인터포저 기판;
    상기 인터포저 기판 상에 측방향으로 배열된 제 1 반도체 장치 및 제 2 반도체 장치; 및
    상기 제 1 반도체 장치 및 상기 제 2 반도체 장치의 측면을 둘러싸는 몰딩 수지;
    를 포함하고,
    상기 제 1 반도체 장치는:
    버퍼 칩;
    상기 버퍼 칩 상에 적층되고 스루 실리콘 비아(through-silicon via, TSV)를 통해 서로 연결된 복수의 메모리 장치들; 및
    상기 복수의 메모리 장치들 측면 상의 언더필 필렛;
    을 포함하고,
    상기 언더필 필렛의 최상단은 상기 복수의 메모리 장치들 중 최상부에 위치하는 탑(top) 메모리 장치의 외곽의 상부 표면과 동일 평면을 이루는 평탄 표면(planar surface)을 포함하고,
    상기 몰딩 수지는 상기 평탄 표면을 완전히 덮는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 탑 메모리 장치는:
    최상부의 제 1 상부 표면;
    상기 제 1 상부 표면에 연속되는 측표면; 및
    상기 측표면에 연결되고 상기 제 1 상부 표면보다 하부에 위치하는 제 2 상부 표면;
    을 포함하고,
    상기 제 1 상부 표면과 상기 제 2 상부 표면의 레벨 차이는 약 80 ㎛ 내지 약 200 ㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 언더필 필렛의 최상단은 상기 제 2 상부 표면과 동일 평면을 이루는 평탄 표면을 포함하고,
    상기 평탄 표면의 폭은 약 20 ㎛ 내지 약 80 ㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서,
    상기 제 2 상부 표면의 폭은 약 40 ㎛ 내지 약 100 ㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  13. 제 9 항에 있어서,
    상기 탑 메모리 장치는:
    최상부의 제 1 상부 표면;
    상기 제 1 상부 표면에 연속되고, 상기 제 1 상부 표면에 대하여 비스듬하게 기울어진 제 3 상부 표면; 및
    상기 제 3 상부 표면에 연속되고, 상기 제 1 상부 표면에 대하여 90도의 각을 갖는 측표면;
    을 포함하고,
    상기 언더필 필렛의 최상단은 상기 제 3 상부 표면과 동일 평면을 이루는 평탄 표면을 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 9 항에 있어서,
    상기 인터포저 기판은 재배선 구조물을 갖는 반도체 기판이고,
    상기 패키지 기판은 인쇄 회로 기판(printed circuit board, PCB)인 것을 특징으로 하는 반도체 패키지.
  15. 기판;
    상기 기판 위에 적층된 복수의 반도체 장치들;
    상기 복수의 반도체 장치들 측면 상의 언더필 필렛; 및
    상기 복수의 반도체 장치들을 둘러싸는 몰딩 수지;
    를 포함하고,
    상기 복수의 반도체 장치들 중 최상부에 위치하는 탑(top) 반도체 장치의 측면은 L자형 리세스를 갖고,
    상기 언더필 필렛의 최상단은 상기 L자형 리세스의 수평면과 동일 평면 상에 위치하는 반도체 패키지.
  16. 기판 상에 복수의 반도체 장치들을 비전도성 필름(non-conductive film, NCF)을 이용하여 적층하는 단계;
    언더필 필렛이 상기 복수의 반도체 장치들의 측면으로 돌출되어 상기 측면을 적어도 부분적으로 덮도록 상기 NCF를 가열하는 단계;
    상기 복수의 반도체 장치들 중 최상부에 위치하는 탑(top) 반도체 장치의 측방에 위치하는 상기 언더필 필렛의 상단을 상기 탑 반도체 장치의 외곽의 상부 표면과 동일 평면을 갖도록 부분적으로 제거하는 단계; 및
    상기 복수의 반도체 장치들을 측방향에서 둘러싸도록 몰딩 수지를 형성하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  17. 제 16 항에 있어서,
    상기 언더필 필렛은 상기 외곽의 상기 상부 표면과 동일 평면을 이루는 평탄 표면을 포함하고,
    상기 몰딩 수지는 상기 평탄 표면을 완전히 덮는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 16 항에 있어서,
    상기 언더필 필렛의 상단을 상기 탑 반도체 장치의 외곽의 상부 표면과 동일 평면을 갖도록 부분적으로 제거하는 단계는 제거 장치가 상기 탑 반도체 장치와 상기 언더필 필렛의 수직 경계면을 통과하도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제거 장치는 그라인딩 블레이드이고,
    상기 블레이드는 상기 탑 반도체 장치의 최상부의 제 1 상부 표면과 약 60도 내지 약 150도를 이루도록 배향되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 18 항에 있어서,
    상기 그라인딩 블레이드는 상기 탑 반도체 장치의 상부 모서리를 모따기(chamfering)하도록 구성된 것을 특징으로 하는 반도체 패키지의 제조 방법.

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