KR101255912B1 - 멀티 칩 패키지 - Google Patents

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Abstract

본 발명에 따른 멀티 칩 패키지는 공동이 형성된 인쇄회로기판, 상기 공동을 포함한 인쇄회로기판 일면에 페이스-다운 방식으로 배치된 제1 반도체칩 및 상기 제1 반도체칩 상에 페이스-업 방식으로 배치된 제2 반도체칩;을 포함하고, 상기 제1 반도체칩의 타면에 형성된 제1 전극단자로부터 전기적 연결을 위한 제1 금속와이어가 상기 인쇄회로기판 타면의 제1 비아를 포함하는 회로패턴에 연결되고, 상기 제2 반도체칩의 일면에 형성된 제2 전극단자로부터 전기적 연결을 위한 상기 제1 금속와이어 보다 더 길게 형성된 제2 금속와이어가 상기 인쇄회로기판의 일면의 제2 비아를 포함하는 회로패턴에 연결되며, 상기 제2 비아의 충진물질의 전기전도성이 제1 비아의 충진물질의 전기전도성보다 큰 것을 특징으로 한다. 본 발명에 따르면, 듀얼 다이 패키지 기판에 형성되는 다수의 반도체칩의 각각의 전기적 연결을 위한 금속와이어의 길이의 차이에 의해 에너지 전달(power delivery)시에 발생되는 스트레스 등의 신호왜곡을 방지하는 효과가 있다.

Description

멀티 칩 패키지{Multi Chip Package}
본 발명은 멀티 칩 패키지에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이와 같은 요구를 만족시키기 위해 적용되는 기술중의 하나가 멀티 칩 패키징(multi chip packaging) 기술이다. 멀티 칩 패키징 기술은 복수의 반도체 칩을 하나의 패키지를 구성하는 기술로서, 이 기술이 적용된 멀티 칩 패키지를 이용하는 것이 하나의 반도체 칩을 포함하는 패키지 여러 개를 이용하는 것보다 소형화와 경량화 및 실장면적에서 유리하다.
멀티 칩 패키징 기술에는 복수의 반도체 칩을 적층시키는 방법과 병렬로 배열시키는 방법이 있다. 전자의 경우 반도체 칩을 적층시키는 구조이므로 실장면적을 감소시킬 수 있고, 후자의 경우 평면상에 복수의 반도체 칩을 배열시키는 구조이므로 공정이 단순하고 두께 면에서 유리한 장점이 있다. 최근 멀티 칩 패키지는 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 칩을 적층시키는 형태가 많이 사용되는 추세이다. 이와 같은 적층 형태의 멀티 칩 패키지 중에서 두 개의 반도체 칩을 리드프레임에 실장하는 형태의 멀티 칩 패키지를 듀얼 다이 패키지(DDP; Dual Die Package)형 반도체 칩 패키지라 한다.
도 1은 종래의 듀얼 다이 패키지를 도시한 단면도이다. 도시된 바와 같이, 중앙부에 캐버티를 구비한 인쇄회로기판(100) 상에 센터패드형의 제1 반도체칩(300)이 접착제(200)를 매개로 페이스-다운 타입으로 부착되고, 상기 제1 반도체칩(300)의 하면에는 센터패드형의 제2 반도체칩(600)이 접착제(400)를 매개로 페이스-업 타입으로 부착된다. 그리고, 상기 제1 반도체칩(300)의 본딩패드(도시안됨)는, 상기 인쇄회로기판(100)의 캐버티를 관통하는 제1 금속와이어(500)에 의해 인쇄회로기판(100) 하면의 회로패턴(도시안됨)과 전기적으로 연결되고, 상기 제2 반도체칩(600)의 본딩패드(도시안됨)는 제2 금속와이어(700)에 의해 인쇄회로기판(100) 상면의 전극단자(120)와 전기적으로 연결된다.
또한, 상기 제1반도체칩(300)과 제2 반도체칩(600) 및 제2 금속와이어(700)를 포함한 인쇄회로기판(100) 상면과, 상기 제1 금속와이어(500) 및 제1 반도체칩(300) 전면부의 일부분을 포함하는 인쇄회로기판(100) 캐버티 부분이 EMC와 같은 봉지제(900)로 밀봉되고, 인쇄회로기판(100) 하면에 구비된 볼랜드(130)에는 실장 수단으로서의 솔더 볼(140)이 부착된 구조를 갖는다.
상기와 같은 종래의 듀얼 다이 패키지의 경우에는 제1 반도체칩과 제2 반도체칩의 각각의 제1 금속와이어와 제2 금속와이어의 길이의 구조적인 차이가 발생한다. 상대적으로 전송 선로가 짧은 제1반도체칩의 경우에는 제2반도체칩의 신호 이동속도보다 빠르다. 이는 에너지 전달(power delivery)시에 발생되는 스트레스 등의 신호왜곡의 문제를 야기시키는 문제점이 있다. 또한, 이러한 신호왜곡으로 인해 듀얼 다이 패키지의 전기적 특성이 저하 및 패키지의 작동 신뢰성이 떨어지는 문제점이 있었다. 또한, 듀얼 다이 패키지에서 뿐만 아니라 두 개 이상의 멀티 칩 패키지의 경우에도 각 반도체칩의 전기적 연결을 위한 금속와이어의 길이차에 의한 신호왜곡이 발생되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하고자 안출된 것으로서, 본 발명의 목적은 멀티 칩 패키지에 배치된 반도체칩의 전기적 연결을 위한 금속와이어 길이차에 의한 신호왜곡을 방지하기 위한 멀티 칩 패키지를 제공하기 위한 것이다.
본 발명의 바람직한 제1 실시예에 따른 멀티 칩 패키지는 공동이 형성된 인쇄회로기판, 상기 공동을 포함한 인쇄회로기판 일면에 페이스-다운 방식으로 배치된 제1 반도체칩 및 상기 제1 반도체칩상에 페이스-업 방식으로 배치된 제2 반도체칩;을 포함하고, 상기 제1 반도체칩의 타면에 형성된 제1 전극단자로부터 전기적 연결을 위한 제1 금속와이어가 상기 인쇄회로기판 타면의 제1 비아를 포함하는 회로패턴에 연결되고, 상기 제2 반도체칩의 일면에 형성된 제2 전극단자로부터 전기적 연결을 위한 상기 제1 금속와이어 보다 더 길게 형성된 제2 금속와이어가 상기 인쇄회로기판의 일면의 제2 비아를 포함하는 회로패턴에 연결되며, 상기 제2 비아의 충진물질의 전기전도성이 제1 비아의 충진물질의 전기전도성 보다 큰 것을 특징으로 한다.
여기서, 상기 제1 비아의 충진물질의 유전율보다 상기 제2 비아의 충진물질의 유전율이 더 높은 것을 특징으로 한다.
또한, 상기 제1 반도체칩과 상기 제2 반도체칩 사이에는 접착층이 더 형성된 것을 특징으로 한다.
또한, 상기 제1 금속와이어 및 제2 금속와이어와 상기 제1 반도체칩 및 제2 반도체칩을 포함한 상기 인쇄회로기판 일면을 밀봉하는 봉지제를 더 포함하는 것을 특징으로 한다.
본 발명의 제2 실시예에 따른 멀티 칩 패키지는 상기 제2 반도체칩은 페이스-다운 방식으로 배치되는 것을 특징으로 한다.
본 발명의 제3 실시예에 따른 멀티 칩 패키지는 공동이 형성된 인쇄회로기판, 상기 공동을 포함한 인쇄회로기판 일면에 페이스-다운 방식으로 배치된 제1 반도체칩, 상기 제1 반도체칩상에 페이스-다운 방식으로 배치된 제2 반도체칩, 상기 제2 반도체칩상에 페이스-다운 방식으로 배치된 제3 반도체칩을 포함하고, 상기 제1 반도체칩의 타면에 형성된 제1 전극단자로부터 전기적 연결을 위한 제1 금속와이어가 상기 인쇄회로기판 타면의 제1 비아를 포함하는 회로패턴에 연결되고, 상기 제2 반도체칩의 일면에 형성된 제2 전극단자로부터 전기적 연결을 위한 상기 제1 금속와이어 보다 더 길게 형성된 제2 금속와이어가 상기 인쇄회로기판의 일면의 제2 비아를 포함하는 회로패턴에 연결되며, 상기 제3 반도체칩의 일면에 형성된 제3 전극단자로부터 전기적 연결을 위한 상기 제2 금속와이어 보다 더 길게 형성된 제3 금속와이어가 상기 인쇄회로기판의 일면의 제2 비아를 포함하는 회로패턴에 연결되며, 상기 제3 비아의 충진물질의 전기전도성이 제2 비아의 충진물질의 전기전도성 보다 크고, 상기 제2 비아의 충진물질의 전기전도성이 상기 제1 비아의 충진물질의 전기전도성보다 큰 것을 특징으로 한다.
여기서, 상기 제1 비아의 충진물질의 유전율보다 상기 제2 비아의 충진물질의 유전율이 더 높고, 상기 제2 비아의 충진물질의 유전율보다 상기 제3 비아의 충진물질의 유전율이 더 높은 것을 특징으로 한다.
또한, 상기 제1 반도체칩과 상기 제2 반도체칩 사이 및 상기 제2 반도체칩과 상기 제3 반도체칩 사이에는 접착층이 더 형성된 것을 특징으로 한다.
또한, 상기 제1 금속와이어, 제2 금속와이어 및 제3 금속와이어와 상기 제1 반도체칩, 제2 반도체칩 및 제3 반도체칩을 포함한 상기 인쇄회로기판 일면을 밀봉하는 봉지제를 더 포함하는 것을 특징으로 한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법 으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 따르면, 듀얼 다이 패키지 기판에 형성되는 다수의 반도체칩의 각각의 전기적 연결을 위한 금속와이어의 길이의 차이에 의해 에너지 전달(power delivery)시에 발생되는 스트레스 등의 신호왜곡을 방지하는 효과가 있다.
또한, 신호왜곡으로 인해 듀얼 다이 패키지의 전기적 특성이 저하를 방지하고, 듀얼 다이 패키지의 작동 신뢰성을 향상시키는 효과가 있다.
도 1은 종래의 듀얼 다이 패키지기판의 단면도;
도 2는 본 발명의 제1 실시예에 따른 멀티 칩 패키지의 단면도;
도 3은 본 발명의 제2 실시예에 따른 멀티 칩 패키지의 단면도; 및
도 4는 본 발명의 제3 실시예에 따른 멀티 칩 패키지의 단면도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 멀티 칩 패키지의 단면도이다. 본 발명의 제1 실시예에 따른 멀티 칩 패키지는 공동(1a)이 형성된 인쇄회로기판(1), 상기 공동(1a)을 포함한 인쇄회로기판(1) 일면에 페이스-다운 방식으로 배치된 제1 반도체칩(10) 및 상기 제1 반도체칩(10)상에 페이스-업 방식으로 배치된 제2 반도체칩(20);을 포함하고, 상기 제1 반도체칩(10)의 타면에 형성된 제1 전극단자(13)로부터 전기적 연결을 위한 제1 금속와이어(11)가 상기 인쇄회로기판(1) 타면의 제1 비아(12)를 포함하는 회로패턴에 연결되고, 상기 제2 반도체칩(20)의 일면에 형성된 제2 전극단자(23)로부터 전기적 연결을 위한 상기 제1 금속와이어(11) 보다 더 길게 형성된 제2 금속와이어(21)가 상기 인쇄회로기판(1)의 일면의 제2 비아(22)를 포함하는 회로패턴에 연결되며, 상기 제2 비아(22)의 충진물질의 전기전도성이 제1 비아(12)의 충진물질의 전기전도성보다 큰 것을 특징으로 한다.
공동(1a)이 형성된 인쇄회로기판(1)에 제1 반도체칩(10)이 페이스-다운 방식으로 실장된다. 제1 반도체칩(10)은 인쇄회로기판(1)에 안정적으로 실장되기 위해 제1 반도체칩(10)과 인쇄회로기판(1) 사이에 접착층(40)이 형성될 수 있다. 여기서 접착층(40)은 접착테이프와 같은 것으로 형성될 수 있으며 비전도성 물질로 형성되는 것이 바람직하다. 그러나, 접착층(40)의 종류 및 형태가 반드시 여기에 한정되는 것은 아니다. 제1 반도체칩(10)과 인쇄회로기판(1)의 회로패턴(미도시)과는 제1 금속와이어(11)를 통해 전기적 연결이 이루어진다. 제1 금속와이어(11)는 인쇄회로기판(1)의 회로패턴과 전기적 연결을 위해 제1 반도체칩(10)의 타면에 형성된 제1 전극단자(13)와 연결된다. 특히, 도 2에서와 같이 제1 금속와이어(11)는 인쇄회로기판(1)의 제1 랜드(14)와 제1 비아(12)를 통해 인쇄회로기판(1)의 회로패턴과 전기적 연결이 이루어진다. 제1 금속와이어(11)는 제1 반도체칩(10)이 페이스-다운으로 실장됨에 따라 인쇄회로기판(1)의 공동(1a)으로 제1 금속와이어(11)가 제1 랜드(14) 및 제1 비아(12)와 연결됨으로써 인쇄회로기판(1)의 회로패턴과 전기적 연결된다.
제2 반도칩은 제1 반도체칩(10)상에 페이스-업 방식으로 실장된다. 제2 반도체칩(20)이 제1 반도체칩(10) 상에 안착되기 위해 접착층(40)을 형성할 수 있으며, 접착층(40)은 비전도성으로 이루어지며, 예를 들어, 접착테이프 등과 같은 것을 사용할 수 있으며, 다만 접착층(40)의 재질 및 종류가 여기에 한정되는 것은 아니다. 제2 반도체칩(20)이 페이스-업 방식으로 실장됨에 따라, 제2 반도체칩(20)의 상부면에 제2 전극단자(23)가 형성된다. 제2 전극단자(23)로부터 연결되는 제2 금속와이어(21)가 인쇄회로기판(1)의 제2 랜드(24) 및 제2 비아(22)를 통해 인쇄회로기판(1)의 회로패턴과 전기적 연결된다.
여기서, 제1 반도체칩(10)과 인쇄회로기판(1)의 회로패턴과 전기적 연결을 위한 제1 금속와이어(11)와 제2 반도체칩(20)과 인쇄회로기판(1)의 회로패턴과 전기적 연결을 위한 제2 금속와이어(21)는 반도체칩의 실장되는 위치에 따라 길이의 차이가 발생된다. 예를 들면, 도 2에서는 제1 금속와이어(11)의 길이가 제2 금속와이어(21)보다 짧게 형성될 수 있어 제1 금속와이어(11)에서의 신호이동속도보다 제2 금속와이어(21)를 통한 신호이동속도가 상대적으로 더 느릴 수 있다. 따라서, 제1 금속와이어(11)와 제2 금속와이어(21)의 길이의 차이에 따른 신호왜곡의 발생에 따라 멀티 칩 패키지의 작동성능의 신뢰성이 떨어지는 문제점이 발생한다. 따라서, 제1 금속와이어(11)와 제2 금속와이어(21)의 길이의 차이에도 불구하고 각각의 신호이동속도의 차이를 극복하여 신호왜곡의 발생을 방지하는 구조가 필요하다. 본 발명에서는 제1 금속와이어(11)와 연결되는 제1 비아(12)와 제2 금속와이어(21)에 연결되는 제2 비아(22)의 충진물질의 차이를 둠으로써 이러한 신호왜곡의 발생을 방지하고자 한다. 제1 비아(12)와 제2 비아(22)의 충진물질은 전기전도성에 차이가 나는 물질을 각각 충진함으로써 제1 금속와이어(11)와 제2 금속와이어(21)의 길이차에 따른 신호이동속도를 적절한 범위로 일치시킬 수 있다. 즉, 제1 비아(12) 충진물질의 전기전도성이 제2 비아(22) 충진물질의 전기전도성보다 낮게 형성함으로써 제1 금속와이어(11)에 의한 전체 신호이동속도를 늦추고, 제2 금속와이어(21)에 대한 전체 신호이동속도를 상대적으로 더 빠르게 하여 이 같은 효과를 얻을 수 있다. 즉, 제1 비아(12)와 제2 비아(22)에서의 신호이동속도의 차이를 둠으로써, 전체적인 신호이동속도의 균형을 이룰 수 있다. 예를 들면, 제2 비아(22)의 충진물질을 은(silver), 구리(copper)와 같이 전기전도성이 높은 물질을 사용하는 경우에는 제1 비아(12)의 충진물질은 니켈(Nikel), 솔더(solder)와 같이 상대적으로 전기전도성이 낮은 물질을 사용할 수 있다. 충진물질은 여기에 한정되는 것은 아니며, 제1 비아(12)와 제2 비아(22)의 상대적인 전기전도성의 차이를 둘 수 있다면 다양한 물질의 배합으로 형성할 수 있음은 물론이다. 제1 비아(12) 충진물질의 유전율보다 제2 비아(22) 충진물질의 유전율이 더 높게 형성함으로써 동일한 효과를 얻을 수 있다.
제1 비아(12)와 제2 비아(22)의 동일한 물질로 충진한 경우라면, 비아의 직경을 적절히 조절하여 제1 비아(12)와 제2 비아(22)의 신호이동속도의 차이를 둘 수 있다. 옴의법칙에 의해 비아의 단면적이 클수록 저항이 낮아지므로, 흐르는 전류가 커지게 됨으로서, 결과적으로 신호이동 속도가 빨라진다. 그러므로, 제1 비아(12)의 비아직경을 제2 비아(22)의 직경보다 좁게 형성함으로써, 제1 비아(12)에서의 신호이동속도를 제2 비아(22)에서의 신호이동속도보다 상대적으로 느리게 형성할 수 있다. 이렇게 함으로써 전체적인 신호이동속도의 균형을 맞출 수 있다.
도 3은 본 발명의 제2 실시예에 따른 멀티 칩 패키지의 단면도이다. 본 발명의 제2 실시예에 따른 멀티 칩 패키지는 제1 실시예의 제2 반도체칩(20)이 페이스-다운 방식으로 실장된 경우이다. 제2 반도체칩(20)이 페이스-다운으로 실장됨으로서 제2 반도체칩(20)에 형성된 제2 전극단자(23)는 접착층(40) 이외의 영역인 제2 반도체칩(20)의 양 끝단에각각 위치한다. 제1 금속와이어(11)와 제2 금속와이어(21)의 길이차에 따른 신호왜곡 발생을 방지하기 위한 구조 및 상세한 설명은 제1 실시예와 중복되므로 여기에서는 생략하기로 한다.
도 4는 본 발명의 제3 실시예에 따른 멀티 칩 패키지의 단면도이다. 본 발명의 제3 실시예에 따른 멀티 칩 패키지는 공동(1a)이 형성된 인쇄회로기판(1), 상기 공동(1a)을 포함한 인쇄회로기판(1) 일면에 페이스-다운 방식으로 배치된 제1 반도체칩(10), 상기 제1 반도체칩(10)상에 페이스-다운 방식으로 배치된 제2 반도체칩(20). 상기 제2 반도체칩(20)상에 페이스-다운 방식으로 배치된 제3 반도체칩(30)을 포함하고, 상기 제1 반도체칩(10)의 타면에 형성된 제1 전극단자(13)로부터 전기적 연결을 위한 제1 금속와이어(11)가 상기 인쇄회로기판(1) 타면의 제1 비아(12)를 포함하는 회로패턴에 연결되고, 상기 제2 반도체칩(20)의 일면에 형성된 제2 전극단자(23)로부터 전기적 연결을 위한 상기 제1 금속와이어(11) 보다 더 길게 형성된 제2 금속와이어(21)가 상기 인쇄회로기판(1)의 일면의 제2 비아(22)를 포함하는 회로패턴에 연결되며, 상기 제3 반도체칩(30)의 일면에 형성된 제3 전극단자(33)로부터 전기적 연결을 위한 상기 제2 금속와이어(21) 보다 더 길게 형성된 제3 금속와이어(31)가 상기 인쇄회로기판(1)의 일면의 제2 비아(22)를 포함하는 회로패턴에 연결되며, 상기 제3 비아(32)의 충진물질의 전기전도성이 제2 비아(22)의 충진물질의 전기전도성 보다 크고, 상기 제2 비아(22)의 충진물질의 전기전도성이 상기 제1 비아(12)의 충진물질의 전기전도성보다 큰 것을 특징으로 한다.
본 실시예는 제1 및 제2 실시예와 달리, 제3 반도체칩이(30) 더 실장되는 것을 특징으로 한다. 제3 반도체칩(30)과 인쇄회로기판(1)의 회로패턴과 연결되기 위해 제3 금속와이어(31)가 제3 반도체칩(30)의 일면에 형성된 제3 전극단자(33)에 연결되고, 인쇄회로기판(1)의 제3 랜드(34) 및 제3 비아(32)로 전기적 연결된다. 여기서, 제3 반도체칩(30)과 인쇄회로기판(1)의 회로패턴과 연결되는 제3 금속와이어(31)는 제1 금속와이어(11) 및 제2 금속와이어(21)보다 더 길게 형성된다. 따라서, 제3 금속와이어(31)에 연결되는 인쇄회로기판(1)의 제3 비아(32) 충진물질의 전기전도성은 제2 비아(22) 충진물질의 전기전도성보다 큰 것을 특징으로 한다. 제3 비아(32)의 충진물질의 전기전도성과 제2 비아(22) 충진물질의 전기전도성의 차이는 상대적인 차이로서, 그에 따라 충진물질을 선택하여 형성하면 될 것이다. 예를 들면, 상대적으로 전기전도성이 큰 은(silver), 구리(copper)와 상대적으로 전기전도성이 낮은 니켈(Nickel), 솔더(solder)로서 제3 비아(32) 충진물질과 제2 비아(22) 충진물질을 선택하여 형성할 수 있다. 결과적으로는 제1 비아(12) 충진물질, 제2 비아(22) 충진물질 및 제3 비아(32) 충진물질이 순차적으로 전기전도성이 높도록 형성하며, 비아의 직경도, 앞에서 살펴본 바와 같이, 순차적으로 직경이 크도록 형성할 수 있다.
본 발명 제3 실시예와 상기 제1 실시예 및 제2 실시예의 중복되는 내용 및 상세한 설명은 이하 생략하기로 한다.
본 발명의 제1 실시예, 제2 실시예 및 제3 실시예에서 반도체칩과 금속와이어를 포함한 인쇄회로기판(1)의 일면에는 EMC 와 같은 봉지제(60)로 밀봉되는 것을 특징으로 한다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 멀티 칩 패키지는 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다. 본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
1: 인쇄회로기판 10: 제1 반도체칩(10)
1a: 공동 11: 제1 금속와이어
12: 제1 비아 13: 제1 전극단자
14, 24, 34: 제1 랜드, 제2 랜드, 제3 랜드
20: 제2 반도체칩 21: 제2 금속와이어
22: 제2 비아 23: 제2 전극단자
30: 제3 반도체칩 31: 제3 금속와이어
32: 제3 비아 33: 제3 전극단자
40: 접착층 60: 봉지제

Claims (9)

  1. 공동이 형성된 인쇄회로기판;
    상기 공동을 포함한 인쇄회로기판 일면에 페이스-다운 방식으로 배치된 제1 반도체칩; 및
    상기 제1 반도체칩상에 페이스-업 방식으로 배치된 제2 반도체칩;을 포함하고,
    상기 제1 반도체칩의 타면에 형성된 제1 전극단자로부터 전기적 연결을 위한 제1 금속와이어가 상기 인쇄회로기판 타면의 제1 비아를 포함하는 회로패턴에 연결되고, 상기 제2 반도체칩의 일면에 형성된 제2 전극단자로부터 전기적 연결을 위한 상기 제1 금속와이어 보다 더 길게 형성된 제2 금속와이어가 상기 인쇄회로기판의 일면의 제2 비아를 포함하는 회로패턴에 연결되며, 상기 제2 비아의 충진물질의 전기전도성이 제1 비아의 충진물질의 전기전도성보다 큰 것을 특징으로 하는 멀티 칩 패키지.
  2. 청구항 1에 있어서,
    상기 제1 비아의 충진물질의 유전율보다 상기 제2 비아의 충진물질의 유전율이 더 높은 것을 특징으로 하는 멀티 칩 패키지.
  3. 청구항 1에 있어서,
    상기 제1 반도체칩과 상기 제2 반도체칩 사이에는 접착층이 더 형성된 것을 특징으로 하는 멀티 칩 패키지.
  4. 청구항 1에 있어서,
    상기 제1 금속와이어 및 제2 금속와이어와 상기 제1 반도체칩 및 제2 반도체칩을 포함한 상기 인쇄회로기판 일면을 밀봉하는 봉지제를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  5. 청구항 1에 있어서,
    상기 제2 반도체칩은 페이스-다운 방식으로 배치되는 것을 특징으로 하는 멀티 칩 패키지.
  6. 공동이 형성된 인쇄회로기판;
    상기 공동을 포함한 인쇄회로기판 일면에 페이스-다운 방식으로 배치된 제1 반도체칩;
    상기 제1 반도체칩상에 페이스-다운 방식으로 배치된 제2 반도체칩;
    상기 제2 반도체칩상에 페이스-다운 방식으로 배치된 제3 반도체칩을 포함하고,
    상기 제1 반도체칩의 타면에 형성된 제1 전극단자로부터 전기적 연결을 위한 제1 금속와이어가 상기 인쇄회로기판 타면의 제1 비아를 포함하는 회로패턴에 연결되고, 상기 제2 반도체칩의 일면에 형성된 제2 전극단자로부터 전기적 연결을 위한 상기 제1 금속와이어 보다 더 길게 형성된 제2 금속와이어가 상기 인쇄회로기판의 일면의 제2 비아를 포함하는 회로패턴에 연결되며, 상기 제3 반도체칩의 일면에 형성된 제3 전극단자로부터 전기적 연결을 위한 상기 제2 금속와이어 보다 더 길게 형성된 제3 금속와이어가 상기 인쇄회로기판의 일면의 제2 비아를 포함하는 회로패턴에 연결되며,
    상기 제3 비아의 충진물질의 전기전도성이 제2 비아의 충진물질의 전기전도성 보다 크고, 상기 제2 비아의 충진물질의 전기전도성이 상기 제1 비아의 충진물질의 전기전도성보다 큰 것을 특징으로 하는 멀티 칩 패키지.
  7. 청구항 6에 있어서,
    상기 제1 비아의 충진물질의 유전율보다 상기 제2 비아의 충진물질의 유전율이 더 높고, 상기 제2 비아의 충진물질의 유전율보다 상기 제3 비아의 충진물질의 유전율이 더 높은 것을 특징으로 하는 멀티 칩 패키지.
  8. 청구항 6에 있어서,
    상기 제1 반도체칩과 상기 제2 반도체칩 사이 및 상기 제2 반도체칩과 상기 제3 반도체칩 사이에는 접착층이 더 형성된 것을 특징으로 하는 멀티 칩 패키지.
  9. 청구항 6에 있어서,
    상기 제1 금속와이어, 제2 금속와이어 및 제3 금속와이어와 상기 제1 반도체칩, 제2 반도체칩 및 제3 반도체칩을 포함한 상기 인쇄회로기판 일면을 밀봉하는 봉지제를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.


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