JP2007165631A - 半導体装置 - Google Patents
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Abstract
【課題】応力の不均一による半導体チップの変形を防止することができ、かつ、両半導体チップ間に封止のための樹脂をスムーズに注入することができる半導体装置を提供する。
【解決手段】親チップ１の表面３の中央部には、子チップ２が接合されるチップ接合領域が設定され、このチップ接合領域内には、複数のバンプ６が互いに適当な間隔を隔てて配置されている。また、親チップ１の表面３の周縁部には、複数の外部接続用パッド１１が互いに間隔を隔てて配置されている。各外部接続用パッド１１は、親チップ１のチップ接合領域内に形成された内部回路と電気的に接続されており、各外部接続用パッド１１と内部回路との間には、外部接続用パッド１１からのサージの入力を阻止するための保護素子１４が設けられている。一方、子チップ２の表面には、親チップ１の各バンプ６と対向する位置に複数のバンプ２２が配置されている。
【選択図】図１
【解決手段】親チップ１の表面３の中央部には、子チップ２が接合されるチップ接合領域が設定され、このチップ接合領域内には、複数のバンプ６が互いに適当な間隔を隔てて配置されている。また、親チップ１の表面３の周縁部には、複数の外部接続用パッド１１が互いに間隔を隔てて配置されている。各外部接続用パッド１１は、親チップ１のチップ接合領域内に形成された内部回路と電気的に接続されており、各外部接続用パッド１１と内部回路との間には、外部接続用パッド１１からのサージの入力を阻止するための保護素子１４が設けられている。一方、子チップ２の表面には、親チップ１の各バンプ６と対向する位置に複数のバンプ２２が配置されている。
【選択図】図１
Description
この発明は、チップ・オン・チップ構造を有する半導体装置に関する。
半導体装置の小型化および高集積化を図るための構造として、半導体チップの表面を他の半導体チップの表面に対向させて接合する、いわゆるチップ・オン・チップ構造が知られている。
このチップ・オン・チップ構造に適用される各半導体チップは、互いに対向する表面に、金（Ａｕ）などの金属からなる複数のバンプを有している。また、各半導体チップの表面の中央部には、機能素子を含む内部回路が形成されており、各バンプは、その内部回路と電気的に接続されている。そして、チップ・オン・チップ構造では、一方の半導体チップのバンプと他方の半導体チップのバンプとを接合することにより、それらの半導体チップ間の機械的な接続が達成されるとともに、各半導体チップの内部回路間の電気的な接続が達成される。
このチップ・オン・チップ構造に適用される各半導体チップは、互いに対向する表面に、金（Ａｕ）などの金属からなる複数のバンプを有している。また、各半導体チップの表面の中央部には、機能素子を含む内部回路が形成されており、各バンプは、その内部回路と電気的に接続されている。そして、チップ・オン・チップ構造では、一方の半導体チップのバンプと他方の半導体チップのバンプとを接合することにより、それらの半導体チップ間の機械的な接続が達成されるとともに、各半導体チップの内部回路間の電気的な接続が達成される。
各半導体チップにおいて、バンプと内部回路との間には、バンプから入力されるサージによる機能素子の破壊を防止するための保護素子が設けられている。そのため、バンプは、内部回路が形成されている領域の周囲の領域、つまり半導体チップの表面の周縁部に配置されている。
特開２０００−２２３６５２号公報
ところが、複数のバンプが各半導体チップの表面の周縁部に配置されていると、半導体チップに外部から力が加わったときに、半導体チップの中央部と周縁部とで応力の不均一が生じ、半導体チップの変形（歪み）を生じるおそれがある。また、一方の半導体チップのバンプと他方の半導体チップのバンプとを接合した後に、それらの半導体チップの間に封止のための樹脂（アンダーフィル材）が注入されるが、半導体チップの周縁部にバンプが集中的に配置されていると、半導体チップの表面に沿う方向において、隣り合うバンプ間の間隔が狭いために、バンプの内側の領域に樹脂がスムーズに流れ込まないという問題もある。
そこで、この発明の目的は、応力の不均一による半導体チップの変形を防止することができ、かつ、両半導体チップ間に封止のための樹脂をスムーズに注入することができる半導体装置を提供することである。
前記の目的を達成するための請求項１記載の発明は、第１の半導体チップと第２の半導体チップとを前記第１の半導体チップの表面に前記第２の半導体チップの表面を対向させた状態で接合した、チップ・オン・チップ構造を有する半導体装置であって、前記第１の半導体チップの表面の周縁部に配置され、前記第１の半導体チップの表面の中央部に形成された内部回路と電気的に接続された外部接続用パッドと、各前記外部接続用パッドと前記内部回路との間に介在された保護素子と、前記内部回路と電気的に接続され、前記第１の半導体チップの表面に分散して配置された複数の第１半導体チップ側バンプと、前記第２の半導体チップの表面の中央部に形成された内部回路と電気的に接続され、前記第２の半導体チップの表面に分散して配置されており、各前記第１半導体チップ側バンプに接続される複数の第２半導体チップ側バンプとを含むことを特徴とする、半導体装置である。
この構成によれば、第１の半導体チップの外部接続用パッドと内部回路との間に保護素子が介在されているので、第１の半導体チップのバンプと内部回路との間に保護素子を設ける必要がない。また、第２の半導体チップの内部回路には、第１の半導体チップのバンプからのみ信号が入力されるので、第１の半導体チップの外部接続用パッドと内部回路との間に保護素子が介在されていれば、第２の半導体チップに外部からのサージの入力を阻止するための保護素子を設ける必要がない。そのため、第１の半導体チップおよび第２の半導体チップにおいて、各表面の周縁部に限らず、各表面の中央部にもバンプを分散して配置することができる。その結果、各半導体チップに外部から力が加わったときに、各半導体チップの中央部と周縁部とで発生する応力をほぼ均一にすることができ、応力の不均一による半導体チップの変形を防止することができる。また、バンプ間の間隔を大きくすることができるので、両半導体チップ間を封止するための樹脂（液状樹脂）をスムーズに注入することができ、その樹脂によって両半導体チップ間を隙間なく封止することができる。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。
この半導体装置は、第１の半導体チップとしての親チップ１と第２の半導体チップとしての子チップ２とを重ね合わせて接合したチップ・オン・チップ構造を有している。
図２は、親チップ１と子チップ２との接合体の子チップ２側から見た平面図である。また、図３は、親チップ１の表面付近の図解的な断面図である。
図１は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。
この半導体装置は、第１の半導体チップとしての親チップ１と第２の半導体チップとしての子チップ２とを重ね合わせて接合したチップ・オン・チップ構造を有している。
図２は、親チップ１と子チップ２との接合体の子チップ２側から見た平面図である。また、図３は、親チップ１の表面付近の図解的な断面図である。
親チップ１は、平面視略矩形状に形成されており、その表面（機能素子を含む内部回路が形成された活性領域側表面）３を上方に向けたフェイスアップ姿勢で、リードフレーム４のアイランド部５にダイボンディングされている。
親チップ１の表面３には、その中央部に、子チップ２が接合される略矩形状のチップ接合領域が設定されている。そして、チップ接合領域内には、図２に示すように、金（Ａｕ）などの金属材料からなる複数の第１半導体チップ側バンプとしてのバンプ６が、互いに間隔を隔てて、整列して配置されている。各バンプ６は、図３に示すように、親チップ１の表面３を覆う表面保護膜７から突出して形成されている。すなわち、表面保護膜７には、親チップ１の表面の中央部に形成された内部回路と電気的に接続されたパッド８を露出させる開口９が形成されており、各バンプ６は、パッド８上に設けられて、開口９から表面保護膜７上に隆起するように形成されている。
親チップ１の表面３には、その中央部に、子チップ２が接合される略矩形状のチップ接合領域が設定されている。そして、チップ接合領域内には、図２に示すように、金（Ａｕ）などの金属材料からなる複数の第１半導体チップ側バンプとしてのバンプ６が、互いに間隔を隔てて、整列して配置されている。各バンプ６は、図３に示すように、親チップ１の表面３を覆う表面保護膜７から突出して形成されている。すなわち、表面保護膜７には、親チップ１の表面の中央部に形成された内部回路と電気的に接続されたパッド８を露出させる開口９が形成されており、各バンプ６は、パッド８上に設けられて、開口９から表面保護膜７上に隆起するように形成されている。
また、親チップ１の表面３には、チップ接合領域を取り囲む周縁部に、複数の外部接続用パッド１１がチップ接合領域（親チップ１）の周縁に沿って互いに間隔を隔てて配置されている。各外部接続用パッド１１は、親チップ１の表面の中央部に形成された内部回路と電気的に接続されている。また、各外部接続用パッド１１は、図１に示すように、ボンディングワイヤ１２を介して、リードフレーム４のリード部１３に電気的に接続（ワイヤボンディング）されている。
さらにまた、各外部接続用パッド１１と内部回路との間には、外部接続用パッド１１から入力されるサージによる機能素子の破壊を防止するための保護素子１４が設けられている。
子チップ２は、図２に示すように、平面視において親チップ１よりも小さな略矩形状に形成されており、その表面（内部回路が形成された活性領域側表面）２１を下方に向けたフェイスダウン姿勢で、親チップ１の表面３のチップ接合領域に接合されている。
子チップ２は、図２に示すように、平面視において親チップ１よりも小さな略矩形状に形成されており、その表面（内部回路が形成された活性領域側表面）２１を下方に向けたフェイスダウン姿勢で、親チップ１の表面３のチップ接合領域に接合されている。
子チップ２の表面２１には、金（Ａｕ）などの金属材料からなる複数の第２半導体チップ側バンプとしてのバンプ２２が配置されている。各バンプ２２は、子チップ２が親チップ１のチップ接合領域に対向配置された状態で親チップ１の各バンプ６と対向する位置に配置されている。この実施形態では、図２に示すように、親チップ１の表面３において、複数のバンプ６が４×５の行列状に配置され、子チップ２の表面２１において、複数のバンプ２２が各バンプ６と対応する４×５の行列状に配置されている。これにより、複数のバンプ６，２２は、それぞれ親チップ１のチップ接合領域および子チップ２の表面２１の全域に分散して配置されている。
また、図示しないが、子チップ２の表面２１を覆う表面保護膜には、子チップ２に形成された内部回路と電気的に接続されたパッドを露出させる開口が形成されており、各バンプ２２は、パッド上に設けられて、その開口から表面保護膜上に隆起するように形成されている。
親チップ１と子チップ２とは、親チップ１の各バンプ６と子チップ２の各バンプ２２とが互いに頂面を突き合わせて接合されることにより、所定間隔を保つように機械的に連結され、かつ、互いに電気的に接続されている。そして、親チップ１の表面３と子チップ２の表面２１との間には、それらの隙間を封止して、各表面３，２１を保護するためのアンダーフィル層２３が介在されている。このアンダーフィル層２３は、親チップ１と子チップ２との接合後に、それらの間に液状樹脂を注入し、これを硬化させることにより形成される。
親チップ１と子チップ２とは、親チップ１の各バンプ６と子チップ２の各バンプ２２とが互いに頂面を突き合わせて接合されることにより、所定間隔を保つように機械的に連結され、かつ、互いに電気的に接続されている。そして、親チップ１の表面３と子チップ２の表面２１との間には、それらの隙間を封止して、各表面３，２１を保護するためのアンダーフィル層２３が介在されている。このアンダーフィル層２３は、親チップ１と子チップ２との接合後に、それらの間に液状樹脂を注入し、これを硬化させることにより形成される。
また、親チップ１および子チップ２は、リードフレーム４およびボンディングワイヤ１２とともに、モールド樹脂２４により封止されている。リードフレーム４のリード部１３の一部は、モールド樹脂２４から露出し、プリント配線基板などとの外部接続部（アウターリード部）として機能する。
以上のように、親チップ１の外部接続用パッド１１と内部回路との間に保護素子１４が介在されているので、親チップ１のバンプ６と内部回路との間に保護素子を設ける必要がない。また、子チップ２の内部回路には、バンプ２２を介して親チップ１のバンプ６からのみ信号が入力されるので、親チップ１の外部接続用パッド１１と内部回路との間に保護素子１４が介在されていれば、子チップ２に外部からのサージの入力を防止するための保護素子を設ける必要がない。そのため、親チップ１および子チップ２において、各表面の内部回路が形成されている中央部の周囲の周縁部に限らず、各表面の中央部にもバンプ６，２２を分散して配置することができる。その結果、この半導体装置に外部から力が加わったときに、親チップ１および子チップ２の中央部と周縁部とで発生する応力をほぼ均一にすることができ、応力の不均一による親チップ１および子チップ２の変形を防止することができる。また、バンプ６間の間隔（バンプ２２間の間隔）を大きくすることができるので、親チップ１と子チップ２との間にアンダーフィル層２３を形成するための液状樹脂をスムーズに注入することができ、そのアンダーフィル層２３によって親チップ１および子チップ２間を隙間なく封止することができる。
以上のように、親チップ１の外部接続用パッド１１と内部回路との間に保護素子１４が介在されているので、親チップ１のバンプ６と内部回路との間に保護素子を設ける必要がない。また、子チップ２の内部回路には、バンプ２２を介して親チップ１のバンプ６からのみ信号が入力されるので、親チップ１の外部接続用パッド１１と内部回路との間に保護素子１４が介在されていれば、子チップ２に外部からのサージの入力を防止するための保護素子を設ける必要がない。そのため、親チップ１および子チップ２において、各表面の内部回路が形成されている中央部の周囲の周縁部に限らず、各表面の中央部にもバンプ６，２２を分散して配置することができる。その結果、この半導体装置に外部から力が加わったときに、親チップ１および子チップ２の中央部と周縁部とで発生する応力をほぼ均一にすることができ、応力の不均一による親チップ１および子チップ２の変形を防止することができる。また、バンプ６間の間隔（バンプ２２間の間隔）を大きくすることができるので、親チップ１と子チップ２との間にアンダーフィル層２３を形成するための液状樹脂をスムーズに注入することができ、そのアンダーフィル層２３によって親チップ１および子チップ２間を隙間なく封止することができる。
以上、この発明の発明の一実施形態を説明したが、この発明は他の形態で実施することもできる。たとえば、上述の実施形態では、バンプ６，２２が４×５の行列状に配置されている構成を取り上げたが、バンプ６，２２は、行列状に配置される必要はなく、それぞれ親チップ１の表面３および子チップ２の表面２１において、内部回路が形成されている中央部の周囲の周縁部などに集中して配置されず、互いに適当な間隔を隔てて分散して配置されていればよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 親チップ
２ 子チップ
３ 表面
６ バンプ
１１ 外部接続用パッド
１４ 保護素子
２１ 表面
２２ バンプ
２ 子チップ
３ 表面
６ バンプ
１１ 外部接続用パッド
１４ 保護素子
２１ 表面
２２ バンプ
Claims (1)
- 第１の半導体チップと第２の半導体チップとを前記第１の半導体チップの表面に前記第２の半導体チップの表面を対向させた状態で接合した、チップ・オン・チップ構造を有する半導体装置であって、
前記第１の半導体チップの表面の周縁部に配置され、前記第１の半導体チップの表面の中央部に形成された内部回路と電気的に接続された外部接続用パッドと、
各前記外部接続用パッドと前記内部回路との間に介在された保護素子と、
前記内部回路と電気的に接続され、前記第１の半導体チップの表面に分散して配置された複数の第１半導体チップ側バンプと、
前記第２の半導体チップの表面の中央部に形成された内部回路と電気的に接続され、前記第２の半導体チップの表面に分散して配置されており、各前記第１半導体チップ側バンプに接続される複数の第２半導体チップ側バンプとを含むことを特徴とする、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005360590A JP2007165631A (ja) | 2005-12-14 | 2005-12-14 | 半導体装置 |
| US11/637,945 US7518230B2 (en) | 2005-12-14 | 2006-12-13 | Semiconductor chip and semiconductor device |
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| JP2005360590A JP2007165631A (ja) | 2005-12-14 | 2005-12-14 | 半導体装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223653A (ja) * | 1999-02-02 | 2000-08-11 | Rohm Co Ltd | チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ |
| JP2000228483A (ja) * | 1999-02-04 | 2000-08-15 | Rohm Co Ltd | 半導体装置 |
| JP2000232200A (ja) * | 1999-02-12 | 2000-08-22 | Rohm Co Ltd | 半導体チップおよびチップ・オン・チップ構造の半導体装置 |
| JP2005260053A (ja) * | 2004-03-12 | 2005-09-22 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
2005
- 2005-12-14 JP JP2005360590A patent/JP2007165631A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223653A (ja) * | 1999-02-02 | 2000-08-11 | Rohm Co Ltd | チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ |
| JP2000228483A (ja) * | 1999-02-04 | 2000-08-15 | Rohm Co Ltd | 半導体装置 |
| JP2000232200A (ja) * | 1999-02-12 | 2000-08-22 | Rohm Co Ltd | 半導体チップおよびチップ・オン・チップ構造の半導体装置 |
| JP2005260053A (ja) * | 2004-03-12 | 2005-09-22 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
| US9633973B2 (en) | 2012-12-20 | 2017-04-25 | Samsung Electronics Co., Ltd. | Semiconductor package |
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