JP2000195900A - 半導体装置 - Google Patents
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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Abstract
(57)【要約】
【課題】 半導体装置において半導体チップの実装品質
を高めることである。 【解決手段】 回路基板１の上面に形成した回路電極２
と、半導体チップ３の下面に回路電極２と対向する位置
に形成したバンプ５ａとの間に、これらを電気的かつ機
械的に結合せしめる異方性導電接合材６を介設した半導
体装置において、半導体チップ３の下面に、回路基板１
の回路電極非形成の部位と対向する位置に、ダミーバン
プ５ｂを形成することで、異方性導電接合材６を圧縮、
変形せしめるための半導体チップ３への印加荷重を、安
定性のよい高荷重側に設定したときに、その荷重がダミ
ーバンプ５ｂに分散するようにし、過剰な荷重印加で回
路基板１が変形したり回路電極２が断線しないようにす
る。
を高めることである。 【解決手段】 回路基板１の上面に形成した回路電極２
と、半導体チップ３の下面に回路電極２と対向する位置
に形成したバンプ５ａとの間に、これらを電気的かつ機
械的に結合せしめる異方性導電接合材６を介設した半導
体装置において、半導体チップ３の下面に、回路基板１
の回路電極非形成の部位と対向する位置に、ダミーバン
プ５ｂを形成することで、異方性導電接合材６を圧縮、
変形せしめるための半導体チップ３への印加荷重を、安
定性のよい高荷重側に設定したときに、その荷重がダミ
ーバンプ５ｂに分散するようにし、過剰な荷重印加で回
路基板１が変形したり回路電極２が断線しないようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体チップの回路基板への実装に関する。
特に半導体チップの回路基板への実装に関する。
【０００２】
【従来の技術】近年の半導体チップの回路基板への実装
技術の動向は、電子機器の超小型化、高密度化に伴い、
微細化、薄型化の傾向にある。半導体チップと回路基板
との間の接合方法として、従来からのワイヤボンディン
グ、はんだ付けよりも微細化、薄型化のできる異方性導
電接合が大いに注目されている。異方性導電接合は、回
路基板上の所定の半導体チップ実装位置に、内部に導電
性粒子を均一分散させた異方性導電接合材を塗布又は貼
付けした後、この上に半導体チップを載置し、これらに
加熱および上下方向の加圧を行うものである。これによ
り、異方性導電接合材が、半導体チップの下面に形成さ
れたバンプと、回路基板の回路パターンの途中または端
部に形成された導通接続用の回路電極との間に挟まれ圧
縮して、この異方性導電接合材中の導電粒子によりバン
プと回路電極の間を導通するとともに、異方性導電接合
材が加熱により硬化して半導体チップと回路基板とを機
械的に結合する。
技術の動向は、電子機器の超小型化、高密度化に伴い、
微細化、薄型化の傾向にある。半導体チップと回路基板
との間の接合方法として、従来からのワイヤボンディン
グ、はんだ付けよりも微細化、薄型化のできる異方性導
電接合が大いに注目されている。異方性導電接合は、回
路基板上の所定の半導体チップ実装位置に、内部に導電
性粒子を均一分散させた異方性導電接合材を塗布又は貼
付けした後、この上に半導体チップを載置し、これらに
加熱および上下方向の加圧を行うものである。これによ
り、異方性導電接合材が、半導体チップの下面に形成さ
れたバンプと、回路基板の回路パターンの途中または端
部に形成された導通接続用の回路電極との間に挟まれ圧
縮して、この異方性導電接合材中の導電粒子によりバン
プと回路電極の間を導通するとともに、異方性導電接合
材が加熱により硬化して半導体チップと回路基板とを機
械的に結合する。
【０００３】回路基板は、従来、弾性率２１ＧＰａ程度
のガラスエポキシ基板やガラス基板等の硬い材質の基板
が一般的であったが、近年、ＩＣカード等の薄型の半導
体装置の登場により柔軟な基板も用いられている。図４
はＩＣカードの代表例を示すもので、一方の意匠シート
を構成する回路基板７１表面には巻線状のアンテナパタ
ーン７３が形成され、回路基板７３上に実装された半導
体チップ７４が、図示しないバンプにてアンテナパター
ン７３の端部に形成された回路電極と導通する。これら
の上には他方の意匠シート７２が被覆、接着される。か
かるＩＣカード等では、回路基板７１は柔軟性のある弾
性率６ＧＰａ程度のポリエステル（ＰＥＴ）樹脂等を
０．１ｍｍ程度に薄くシート状に成形したものが用いら
れる。
のガラスエポキシ基板やガラス基板等の硬い材質の基板
が一般的であったが、近年、ＩＣカード等の薄型の半導
体装置の登場により柔軟な基板も用いられている。図４
はＩＣカードの代表例を示すもので、一方の意匠シート
を構成する回路基板７１表面には巻線状のアンテナパタ
ーン７３が形成され、回路基板７３上に実装された半導
体チップ７４が、図示しないバンプにてアンテナパター
ン７３の端部に形成された回路電極と導通する。これら
の上には他方の意匠シート７２が被覆、接着される。か
かるＩＣカード等では、回路基板７１は柔軟性のある弾
性率６ＧＰａ程度のポリエステル（ＰＥＴ）樹脂等を
０．１ｍｍ程度に薄くシート状に成形したものが用いら
れる。
【０００４】ところで、半導体チップの実装装置は、半
導体チップの上面に加圧用の荷重を印加する荷重印加装
置を含み構成されている。半導体チップの実装品質を揃
えるには、一般に印加荷重の誤差割合が小さく印加荷重
が安定している荷重領域で用いるのが望ましい。この場
合、従来のガラスエポキシ基板等の硬い材質のもので
は、印加荷重が安定するある程度高い荷重領域を用いる
ことで、確実な導通を得ることが容易である。しかしな
がら、上記柔軟な回路基板では、印加荷重が安定する高
い荷重領域を用いると、図５に示すように、荷重が集中
する半導体チップ７４のバンプ７５が回路基板７１に食
い込み、回路基板７１の変形や回路電極７３１の断線を
引き起こしたり、接合耐久性が低下する。柔軟な材質の
回路基板用に実装装置を新たに開発できればよいが、技
術的に困難が伴うとともに、できたとしても設備費用が
嵩む。また、半導体チップの実装ラインを硬い材質の回
路基板用と柔軟な材質の回路基板用とで別々にする必要
があり、到底容認できない。
導体チップの上面に加圧用の荷重を印加する荷重印加装
置を含み構成されている。半導体チップの実装品質を揃
えるには、一般に印加荷重の誤差割合が小さく印加荷重
が安定している荷重領域で用いるのが望ましい。この場
合、従来のガラスエポキシ基板等の硬い材質のもので
は、印加荷重が安定するある程度高い荷重領域を用いる
ことで、確実な導通を得ることが容易である。しかしな
がら、上記柔軟な回路基板では、印加荷重が安定する高
い荷重領域を用いると、図５に示すように、荷重が集中
する半導体チップ７４のバンプ７５が回路基板７１に食
い込み、回路基板７１の変形や回路電極７３１の断線を
引き起こしたり、接合耐久性が低下する。柔軟な材質の
回路基板用に実装装置を新たに開発できればよいが、技
術的に困難が伴うとともに、できたとしても設備費用が
嵩む。また、半導体チップの実装ラインを硬い材質の回
路基板用と柔軟な材質の回路基板用とで別々にする必要
があり、到底容認できない。
【０００５】特開平９−９２６８３号公報には、半導体
チップが実装されない回路基板の背面に銅泊等の補強板
を設けて、荷重印加により回路基板が変形しても荷重解
除後に補強板の弾性反発力により回路基板の変形部を復
元するようにしたものが記載されており、この技術を適
用して高荷重での半導体チップの実装を行うことが考え
られる。
チップが実装されない回路基板の背面に銅泊等の補強板
を設けて、荷重印加により回路基板が変形しても荷重解
除後に補強板の弾性反発力により回路基板の変形部を復
元するようにしたものが記載されており、この技術を適
用して高荷重での半導体チップの実装を行うことが考え
られる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記特
開平９−９２６８３号公報記載の技術では、回路基板は
荷重印加により一旦は大きく変形するから、変形部が必
ずしも満足に復元せず、ＩＣカード等において半導体チ
ップを実装後に回路基板の下面に意匠印刷等を施す際に
印刷むらや印刷欠陥の影響が現れるおそれがある。ま
た、一旦、断線した回路電極を修復する作用を奏するわ
けではない。
開平９−９２６８３号公報記載の技術では、回路基板は
荷重印加により一旦は大きく変形するから、変形部が必
ずしも満足に復元せず、ＩＣカード等において半導体チ
ップを実装後に回路基板の下面に意匠印刷等を施す際に
印刷むらや印刷欠陥の影響が現れるおそれがある。ま
た、一旦、断線した回路電極を修復する作用を奏するわ
けではない。
【０００７】本発明は上記実情に鑑みなされたもので、
半導体チップ実装時に高荷重を印加しても回路基板の変
形や回路電極断線を防止することのできる半導体装置を
提供することを目的とする。
半導体チップ実装時に高荷重を印加しても回路基板の変
形や回路電極断線を防止することのできる半導体装置を
提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明で
は、半導体チップの下面に、回路基板の上面に形成した
回路電極と対向する位置に形成するバンプに加え、上記
回路基板の回路電極非形成の部位と対向する位置にダミ
ーバンプを形成する。
は、半導体チップの下面に、回路基板の上面に形成した
回路電極と対向する位置に形成するバンプに加え、上記
回路基板の回路電極非形成の部位と対向する位置にダミ
ーバンプを形成する。
【０００９】ダミーバンプを設けることにより、回路基
板と半導体チップ間に介設される異方性導電接合材を加
圧するために半導体チップに印加される荷重がダミーバ
ンプに分散され、印加荷重が高くとも回路基板の変形や
回路基板の電極の断線を防止することができる。しかし
て安定性のよい高荷重の印加が可能となる。
板と半導体チップ間に介設される異方性導電接合材を加
圧するために半導体チップに印加される荷重がダミーバ
ンプに分散され、印加荷重が高くとも回路基板の変形や
回路基板の電極の断線を防止することができる。しかし
て安定性のよい高荷重の印加が可能となる。
【００１０】請求項２記載の発明では、上記ダミーバン
プを半導体チップの検査パッド表面に形成する。
プを半導体チップの検査パッド表面に形成する。
【００１１】これにより、検査パッドの表面は、他のバ
ンプ形成位置と同様にバンプ用の成膜がなされた後、露
出せず、その腐食を防止することができる。
ンプ形成位置と同様にバンプ用の成膜がなされた後、露
出せず、その腐食を防止することができる。
【００１２】請求項３記載の発明では、上記回路基板を
樹脂製フィルムにより形成し、上記回路電極を導電性接
着ペーストにより形成する。
樹脂製フィルムにより形成し、上記回路電極を導電性接
着ペーストにより形成する。
【００１３】高荷重印加により回路基板変形が生じやす
い樹脂製フィルム、および高荷重印加により回路電極断
線が生じやすい導電性接着ペーストを用いたときに、実
装品質を高める特に絶大な効果を得ることができる。
い樹脂製フィルム、および高荷重印加により回路電極断
線が生じやすい導電性接着ペーストを用いたときに、実
装品質を高める特に絶大な効果を得ることができる。
【００１４】
【発明の実施の形態】本発明の半導体装置の実施形態
を、図１、図２により説明する。図１はフリップチップ
の回路基板への実装状態を示し、図２はフリップチップ
の回路面に形成したバンプを示している。回路基板１に
はフリップチップ実装位置に異方性導電接合材たる異方
性導電接着フィルム６が設けられ、その上に矩形のフリ
ップチップ３が載置してある。
を、図１、図２により説明する。図１はフリップチップ
の回路基板への実装状態を示し、図２はフリップチップ
の回路面に形成したバンプを示している。回路基板１に
はフリップチップ実装位置に異方性導電接合材たる異方
性導電接着フィルム６が設けられ、その上に矩形のフリ
ップチップ３が載置してある。
【００１５】フリップチップ３の下面には、その四隅に
形成された、フリップチップ３の内部回路に通じるパッ
ド４ａ上に導通接続用のバンプ５ａが突設してある。導
通接続用バンプ５ａと回路基板１に形成した回路電極２
とは互いに対向するように形成される。フリップチップ
３の下面には、導通接続用バンプ５ａとは別に、回路基
板１の電極非形成の部位と対向する位置に、図２中、手
前側の両導通接続用バンプ５ａの間、および奥側の両導
通接続用バンプ５ａの間に、それぞれ２つづつダミーバ
ンプ（以下、適宜バンプともいう）５ｂが突設してあ
る。手前側のバンプ５ａ，５ｂおよび奥側のバンプ５
ａ，５ｂは、それぞれ略等間隔に配置される。
形成された、フリップチップ３の内部回路に通じるパッ
ド４ａ上に導通接続用のバンプ５ａが突設してある。導
通接続用バンプ５ａと回路基板１に形成した回路電極２
とは互いに対向するように形成される。フリップチップ
３の下面には、導通接続用バンプ５ａとは別に、回路基
板１の電極非形成の部位と対向する位置に、図２中、手
前側の両導通接続用バンプ５ａの間、および奥側の両導
通接続用バンプ５ａの間に、それぞれ２つづつダミーバ
ンプ（以下、適宜バンプともいう）５ｂが突設してあ
る。手前側のバンプ５ａ，５ｂおよび奥側のバンプ５
ａ，５ｂは、それぞれ略等間隔に配置される。
【００１６】ダミーバンプ５ｂは導通接続用バンプ５ａ
形成時に、これと一緒に形成される。すなわち、ウェハ
プロセスにおいて、チタン（Ｔｉ）−クロム（Ｃｒ）等
のＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）膜をス
パッタ等により形成後、フォトリソグラィーを援用して
バンプ形成位置に選択的に、メッキや蒸着によりバンプ
となる金属の凸部を形成し、フォトレジスト除去後、金
属膜非形成のＵＢＭ膜を選択エッチングしてバンプ５
ａ，５ｂが完成する。したがって導通接続用バンプ５ａ
とダミーバンプ５ｂとは高さが実質的に同じである。
形成時に、これと一緒に形成される。すなわち、ウェハ
プロセスにおいて、チタン（Ｔｉ）−クロム（Ｃｒ）等
のＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）膜をス
パッタ等により形成後、フォトリソグラィーを援用して
バンプ形成位置に選択的に、メッキや蒸着によりバンプ
となる金属の凸部を形成し、フォトレジスト除去後、金
属膜非形成のＵＢＭ膜を選択エッチングしてバンプ５
ａ，５ｂが完成する。したがって導通接続用バンプ５ａ
とダミーバンプ５ｂとは高さが実質的に同じである。
【００１７】半導体チップ３の下面から突設された導通
接続用バンプ５ａとダミーバンプ５ｂとは、いずれも、
回路基板１に仮圧着された異方性導電接着フィルム６上
に載置した後、半導体チップ実装装置の加圧加熱ヘッド
を半導体チップ３の上面に押し付けて荷重を印加するこ
とにより、下側の異方性導電接着フィルム６等を押圧す
る。上記のごとく、導通接続用バンプ５ａとダミーバン
プ５ｂとは高さが実質的に同じであるから、すべてのバ
ンプ５ａ，５ｂがバランスよく異方性導電接着フィルム
６と圧接する。そして、異方性導電接着フィルム６は回
路基板１とバンプ５ａ，５ｂとで挟まれた位置のみ大き
な加圧力を受けて圧縮変形する。これにより、回路基板
１の回路電極２と導通接続用のバンプ５ａとの間は導通
する。一方、ダミーバンプ５ｂは回路基板１の回路電極
２と非対向であるから、回路基板１とダミーバンプ５ｂ
との間の異方性導電接着フィルム６は導通には寄与しな
い。
接続用バンプ５ａとダミーバンプ５ｂとは、いずれも、
回路基板１に仮圧着された異方性導電接着フィルム６上
に載置した後、半導体チップ実装装置の加圧加熱ヘッド
を半導体チップ３の上面に押し付けて荷重を印加するこ
とにより、下側の異方性導電接着フィルム６等を押圧す
る。上記のごとく、導通接続用バンプ５ａとダミーバン
プ５ｂとは高さが実質的に同じであるから、すべてのバ
ンプ５ａ，５ｂがバランスよく異方性導電接着フィルム
６と圧接する。そして、異方性導電接着フィルム６は回
路基板１とバンプ５ａ，５ｂとで挟まれた位置のみ大き
な加圧力を受けて圧縮変形する。これにより、回路基板
１の回路電極２と導通接続用のバンプ５ａとの間は導通
する。一方、ダミーバンプ５ｂは回路基板１の回路電極
２と非対向であるから、回路基板１とダミーバンプ５ｂ
との間の異方性導電接着フィルム６は導通には寄与しな
い。
【００１８】ここで、半導体チップ３への印加荷重は４
つの導通接続用バンプ５ａ、４つのダミーバンプ５ｂに
分散し、実装装置の印加荷重が大きなものであっても、
各バンプ５ａ，５ｂにおける荷重は大きなものにはなら
ない。図例では導通接続用バンプ５ａと同じ数のダミー
バンプ５ｂが設けてあるから、導通接続用バンプ５ａに
印加される荷重は、ダミーバンプ５ｂを有しない従来の
半導体装置に比して略半減する。しかして、導通接続用
バンプ５ａにより回路基板１が変形することが防止さ
れ、勿論、ダミーバンプ５ｂでも回路基板１が変形は生
じない。また、回路電極２も導通接続用バンプ５ａによ
り押圧されることにより回路基板１側へ凹むことはあっ
ても断線は生じず、導通接続用バンプ５ａとの接合耐久
性も損なうことはない。しかして、加圧加熱ヘッドによ
る印加荷重を高い値に設定して印加荷重の安定性を高め
ることと、回路基板１の変形や回路電極２の断線の防止
とを両立することができる。
つの導通接続用バンプ５ａ、４つのダミーバンプ５ｂに
分散し、実装装置の印加荷重が大きなものであっても、
各バンプ５ａ，５ｂにおける荷重は大きなものにはなら
ない。図例では導通接続用バンプ５ａと同じ数のダミー
バンプ５ｂが設けてあるから、導通接続用バンプ５ａに
印加される荷重は、ダミーバンプ５ｂを有しない従来の
半導体装置に比して略半減する。しかして、導通接続用
バンプ５ａにより回路基板１が変形することが防止さ
れ、勿論、ダミーバンプ５ｂでも回路基板１が変形は生
じない。また、回路電極２も導通接続用バンプ５ａによ
り押圧されることにより回路基板１側へ凹むことはあっ
ても断線は生じず、導通接続用バンプ５ａとの接合耐久
性も損なうことはない。しかして、加圧加熱ヘッドによ
る印加荷重を高い値に設定して印加荷重の安定性を高め
ることと、回路基板１の変形や回路電極２の断線の防止
とを両立することができる。
【００１９】次に本発明の実施例について実装品質を評
価して結果について説明する。実施例は、図２に示すよ
うに導通接続用バンプ５ａと、荷重分散用のダミーバン
プ５ｂとをそれぞれ４つずつ設けたもので、回路基板１
は厚さ１００μｍのＰＥＴ樹脂シートに導電性接着ペー
ストによる印刷で電極を形成した。各バンプ５ａ，５ｂ
は金（Ａｕ）メッキにより１００μｍ□、高さ２０μｍ
に形成した。異方性導電フィルム６はシート状エポキシ
樹脂に導電性粒子を配合したものを用いた。そして、回
路基板１にはフリップチップ実装位置に異方性導電接着
フィルム６を仮圧着し、その上にフリップチップ３を、
導通接続用バンプ５ａと、対応する回路基板１の回路電
極２とが一致するように重ねて載置し、その状態で加圧
加熱ヘッドによりフリップチップ３の上から荷重を印加
して本圧着をおこなった。仮圧着は８０°Ｃ、２００ｇ
ｆ／チップ、３秒の条件で行い、続く本圧着は１９０°
Ｃ、５００ｇｆ／チップ、２０秒の条件で行った。な
お、上記本圧着荷重は半導体チップ実装装置において、
荷重が安定する荷重領域の値である。
価して結果について説明する。実施例は、図２に示すよ
うに導通接続用バンプ５ａと、荷重分散用のダミーバン
プ５ｂとをそれぞれ４つずつ設けたもので、回路基板１
は厚さ１００μｍのＰＥＴ樹脂シートに導電性接着ペー
ストによる印刷で電極を形成した。各バンプ５ａ，５ｂ
は金（Ａｕ）メッキにより１００μｍ□、高さ２０μｍ
に形成した。異方性導電フィルム６はシート状エポキシ
樹脂に導電性粒子を配合したものを用いた。そして、回
路基板１にはフリップチップ実装位置に異方性導電接着
フィルム６を仮圧着し、その上にフリップチップ３を、
導通接続用バンプ５ａと、対応する回路基板１の回路電
極２とが一致するように重ねて載置し、その状態で加圧
加熱ヘッドによりフリップチップ３の上から荷重を印加
して本圧着をおこなった。仮圧着は８０°Ｃ、２００ｇ
ｆ／チップ、３秒の条件で行い、続く本圧着は１９０°
Ｃ、５００ｇｆ／チップ、２０秒の条件で行った。な
お、上記本圧着荷重は半導体チップ実装装置において、
荷重が安定する荷重領域の値である。
【００２０】一方、比較例として、ダミーバンプが非形
成である点を除き実施例と同じ仕様のものを用意した。
成である点を除き実施例と同じ仕様のものを用意した。
【００２１】表１に実施例および比較例についての品質
評価結果を示す。比較例では、回路電極の切断や回路基
板の変形が生じたのに対して、実施例ではこのような不
具合は発生しなかった。また、接合耐久性については、
比較例では雰囲気温度７０°Ｃのもとで８５０時間で導
通不良が発生したのに対して、実施例では１０００時間
以上を経てなお導通性は良好であった。
評価結果を示す。比較例では、回路電極の切断や回路基
板の変形が生じたのに対して、実施例ではこのような不
具合は発生しなかった。また、接合耐久性については、
比較例では雰囲気温度７０°Ｃのもとで８５０時間で導
通不良が発生したのに対して、実施例では１０００時間
以上を経てなお導通性は良好であった。
【００２２】
【表１】
【００２３】このように、本発明では荷重を分散せしめ
るダミーバンプを設けることで、ＩＣカード等の柔軟な
回路基板を用いる半導体装置であっても、印加荷重が安
定する高荷重での実装が可能となる。ここで、ダミーバ
ンプは上記のごとく、導通接続用バンプと一緒に形成さ
れるから、バンプ形成用のフォトマスクの変更のみで対
応することができる。したがって、半導体チップ実装装
置を新たに導入する必要もなく、実装ラインを回路基板
の材質の種類によらず共通に構成できる。
るダミーバンプを設けることで、ＩＣカード等の柔軟な
回路基板を用いる半導体装置であっても、印加荷重が安
定する高荷重での実装が可能となる。ここで、ダミーバ
ンプは上記のごとく、導通接続用バンプと一緒に形成さ
れるから、バンプ形成用のフォトマスクの変更のみで対
応することができる。したがって、半導体チップ実装装
置を新たに導入する必要もなく、実装ラインを回路基板
の材質の種類によらず共通に構成できる。
【００２４】なお、ダミーバンプの設置位置、形状、数
等は、実装装置の荷重安定性等に応じて要求される設定
荷重により適宜選択するのがよく、例えば、ＩＣカード
に用いられるフリップチップのように導通接続用のバン
プの数が少ないほど、荷重安定性に応じた要求される印
加荷重が高いほどダミーバンプの数を多くする。また、
ダミーバンプの形成位置は、半導体チップの下面にでき
るだけ均等に配置するのがよい。なおダミーバンプは必
ずしも導通接続用のバンプの間にある必要はない。
等は、実装装置の荷重安定性等に応じて要求される設定
荷重により適宜選択するのがよく、例えば、ＩＣカード
に用いられるフリップチップのように導通接続用のバン
プの数が少ないほど、荷重安定性に応じた要求される印
加荷重が高いほどダミーバンプの数を多くする。また、
ダミーバンプの形成位置は、半導体チップの下面にでき
るだけ均等に配置するのがよい。なおダミーバンプは必
ずしも導通接続用のバンプの間にある必要はない。
【００２５】また、ダミーバンプ５ｂはそのうちの一部
もしくは全部を、図３に示すように、半導体チップ３の
下面に、パッド４ａとは別に形成されて半導体チップ３
の性能検査に用いられる検査用のパッド４ｂの表面に設
けるのもよい。この場合、次の効果を奏する。すなわ
ち、検査用パッドにバンプを形成しないものでは、検査
用パッドは、上記バンプ形成時にＵＢＭ膜がエッチング
除去されることにより表面が露出することになる。検査
用パッドには、通常、バンプに用いるＡｕ等よりも耐蝕
性が劣るアルミニウム等が用いられるから、ＵＢＭ膜の
エッチングやその後の洗浄工程等においてダメージを受
け腐食をもたらすおそれがある。これに対して検査用パ
ッドにダミーバンプを形成したものでは、検査用パッド
４ｂの表面が上記ＵＢＭ膜の形成後、露出することがな
いから、検査用パッド４ｂの腐食を防止することができ
る。
もしくは全部を、図３に示すように、半導体チップ３の
下面に、パッド４ａとは別に形成されて半導体チップ３
の性能検査に用いられる検査用のパッド４ｂの表面に設
けるのもよい。この場合、次の効果を奏する。すなわ
ち、検査用パッドにバンプを形成しないものでは、検査
用パッドは、上記バンプ形成時にＵＢＭ膜がエッチング
除去されることにより表面が露出することになる。検査
用パッドには、通常、バンプに用いるＡｕ等よりも耐蝕
性が劣るアルミニウム等が用いられるから、ＵＢＭ膜の
エッチングやその後の洗浄工程等においてダメージを受
け腐食をもたらすおそれがある。これに対して検査用パ
ッドにダミーバンプを形成したものでは、検査用パッド
４ｂの表面が上記ＵＢＭ膜の形成後、露出することがな
いから、検査用パッド４ｂの腐食を防止することができ
る。
【００２６】また、異方性導電接合材として異方性導電
接着フィルムを用いているが、液状のものでも勿論よ
い。
接着フィルムを用いているが、液状のものでも勿論よ
い。
【図１】本発明の半導体装置の半導体チップ実装状態を
示す図である。
示す図である。
【図２】本発明の半導体装置の半導体チップの下面側の
斜視図である。
斜視図である。
【図３】本発明の半導体装置の変形例の半導体チップ実
装状態を示す図である。
装状態を示す図である。
【図４】ＩＣカードの代表例の分解斜視図である。
【図５】従来の半導体装置の半導体チップ実装状態の代
表例を示す図である。
表例を示す図である。
１ 回路基板 ２ 回路電極 ３ 半導体チップ ４ｂ 検査用のパッド ５ａ バンプ ５ｂ ダミーバンプ ６ 異方性導電接着フィルム（異方性導電接合材）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 達也 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F044 KK03 KK11 LL09 QQ02
Claims (3)
- 【請求項１】 回路基板の上面に形成した回路電極と、
半導体チップの上記回路電極と対向する位置に形成した
バンプとの間に、これらを電気的かつ機械的に接合せし
める異方性導電接合材を介設した半導体装置において、
上記半導体チップの下面には、上記回路基板の回路電極
非形成の部位と対向する位置に、ダミーバンプを形成し
たことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、上
記ダミーバンプを半導体チップの検査パッド表面に形成
した半導体装置。 - 【請求項３】 請求項１または２いずれか記載の半導体
装置において、上記回路基板を樹脂製フィルムにより形
成し、上記回路電極を導電性接着ペーストにより形成し
た半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36862198A JP2000195900A (ja) | 1998-12-25 | 1998-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36862198A JP2000195900A (ja) | 1998-12-25 | 1998-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195900A true JP2000195900A (ja) | 2000-07-14 |
Family
ID=18492304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36862198A Pending JP2000195900A (ja) | 1998-12-25 | 1998-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000195900A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231757A (ja) * | 2001-01-31 | 2002-08-16 | Toppan Forms Co Ltd | Ｉｃチップの実装方法 |
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| KR20030033706A (ko) * | 2001-10-24 | 2003-05-01 | 앰코 테크놀로지 코리아 주식회사 | 플립칩 패키지 |
| US6683369B2 (en) | 2001-07-19 | 2004-01-27 | Oki Electric Industry Co., Ltd. | Semiconductor chip having a supporting member, tape substrate, semiconductor package having the semiconductor chip and the tape substrate |
| US7045900B2 (en) | 1999-02-08 | 2006-05-16 | Rohm Co., Ltd | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
| JP2006163449A (ja) * | 2004-12-02 | 2006-06-22 | Fujitsu Ltd | Ｒｆｉｄタグおよびその製造方法 |
| JP2007012965A (ja) * | 2005-07-01 | 2007-01-18 | Nec Tokin Corp | Ｉｃチップの実装方法 |
| JP2009094353A (ja) * | 2007-10-10 | 2009-04-30 | Furukawa Electric Co Ltd:The | 半導体装置およびその製造方法 |
| JP2010021595A (ja) * | 2009-10-29 | 2010-01-28 | Sanyo Electric Co Ltd | 太陽電池モジュール |
| KR20140080136A (ko) * | 2012-12-20 | 2014-06-30 | 삼성전자주식회사 | 반도체 패키지 |
| US9048221B2 (en) | 2011-11-17 | 2015-06-02 | Ps4 Luxco S.A.R.L. | Device having electrodes formed from bumps with different diameters |
-
1998
- 1998-12-25 JP JP36862198A patent/JP2000195900A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7045900B2 (en) | 1999-02-08 | 2006-05-16 | Rohm Co., Ltd | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
| JP2002231757A (ja) * | 2001-01-31 | 2002-08-16 | Toppan Forms Co Ltd | Ｉｃチップの実装方法 |
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| KR20140080136A (ko) * | 2012-12-20 | 2014-06-30 | 삼성전자주식회사 | 반도체 패키지 |
| KR102190382B1 (ko) * | 2012-12-20 | 2020-12-11 | 삼성전자주식회사 | 반도체 패키지 |
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