JPH0491447A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH0491447A JPH0491447A JP20397490A JP20397490A JPH0491447A JP H0491447 A JPH0491447 A JP H0491447A JP 20397490 A JP20397490 A JP 20397490A JP 20397490 A JP20397490 A JP 20397490A JP H0491447 A JPH0491447 A JP H0491447A
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- Japan
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- semiconductor element
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、フレキシブル回路基板（ＦＰＣ）上に、半導
体素子（ＩＣ）を異方性導電接着剤を介して実装する半
導体素子の実装方法及びその実装構造に関するものであ
る。
体素子（ＩＣ）を異方性導電接着剤を介して実装する半
導体素子の実装方法及びその実装構造に関するものであ
る。
（従来の技術）
従来、このような分野の技術としては、例えば特開昭６
２−２４４１４２号に記載されるようなものがあった。
２−２４４１４２号に記載されるようなものがあった。
第４図はかかる従来の半導体素子の実装断面図である。
この図に示すように、１はＩＣチップとの電気的接続を
とるための導体２が形成されたフレキシブル回路基板、
３はＩＣチップとフレキシブル回路基板ｌとを固定接着
するための接着剤、４はＩＣチップと導体２との電気的
接続に寄与し、接着剤中に含まれるニッケルや半田から
なる導電性フィラーであり、ここで、接着剤３と導電性
フィラー４とで、異方性導電接着剤５を構成している。
とるための導体２が形成されたフレキシブル回路基板、
３はＩＣチップとフレキシブル回路基板ｌとを固定接着
するための接着剤、４はＩＣチップと導体２との電気的
接続に寄与し、接着剤中に含まれるニッケルや半田から
なる導電性フィラーであり、ここで、接着剤３と導電性
フィラー４とで、異方性導電接着剤５を構成している。
６はＩＣチップ、７はＩＣチップ６上に形成されたＡ！
電極、８はＡ２電極７上に形成されたＡｕバンプ、９は
ＩＣチップ上の回路配線を、例えば湿度等から保護する
と共に、外部との電気的接触を防ぐための絶縁層である
。
電極、８はＡ２電極７上に形成されたＡｕバンプ、９は
ＩＣチップ上の回路配線を、例えば湿度等から保護する
と共に、外部との電気的接触を防ぐための絶縁層である
。
以上のような半導体素子の実装工程を第５図を参照しな
がら説明する。
がら説明する。
まず、第５図（ａ）に示すように、導体２が形成された
フレキシブル回路基板１上に接着剤３と導電性フィラー
４からなる異方性導電接着剤層５を形成する。即ち、予
め所定の分散量で分散された導電性フィラー４を含んだ
異方性導電接着剤５をフレキシブル回路基板１上に仮接
着させる。
フレキシブル回路基板１上に接着剤３と導電性フィラー
４からなる異方性導電接着剤層５を形成する。即ち、予
め所定の分散量で分散された導電性フィラー４を含んだ
異方性導電接着剤５をフレキシブル回路基板１上に仮接
着させる。
次に、第５図（ｂ）に示すように、フレキシブル回路基
板１上へＡｕバンプ８が形成されたＩＣチップ６の位置
合わせを行う。
板１上へＡｕバンプ８が形成されたＩＣチップ６の位置
合わせを行う。
最後に、第５図（ｃ）に示すように、ＩＣチップ６をフ
レキシブル回路基板１上へツールにて圧接する。この圧
接により、フレキシブル回路基板の導体２と、ＩＣチッ
プ６のＡｕバンプ８の間に挟まれた導電性フィラー４は
、圧接により電極間で変形する。この時、各電極と導電
性フィラー４間に存在した接着剤は押し出され、電気的
接続が完了する。引続き、接着剤を硬化させるため、例
えば、熱硬化性接着剤の場合は加熱を、紫外線硬化接着
剤の場合は紫外線照射を行う等、接着剤の特性に合った
方法で硬化させる。接着剤の硬化により、導電性フィラ
ー４による電気的接続が維持され工程が完了する。
レキシブル回路基板１上へツールにて圧接する。この圧
接により、フレキシブル回路基板の導体２と、ＩＣチッ
プ６のＡｕバンプ８の間に挟まれた導電性フィラー４は
、圧接により電極間で変形する。この時、各電極と導電
性フィラー４間に存在した接着剤は押し出され、電気的
接続が完了する。引続き、接着剤を硬化させるため、例
えば、熱硬化性接着剤の場合は加熱を、紫外線硬化接着
剤の場合は紫外線照射を行う等、接着剤の特性に合った
方法で硬化させる。接着剤の硬化により、導電性フィラ
ー４による電気的接続が維持され工程が完了する。
なお、電極間以外に存在する導電性フィラー４は、接着
剤中に浮遊したままの状態で接着剤が硬化され、隣接フ
ィラー間の電気的導電性はない。
剤中に浮遊したままの状態で接着剤が硬化され、隣接フ
ィラー間の電気的導電性はない。
（発明が解決しようとする課ｍ＞
しかしながら、第６図に示すように、フレキシブル回路
基板ｌの曲げ等の変形により、接続部に引き剥がす力１
０が働くという問題があった。
基板ｌの曲げ等の変形により、接続部に引き剥がす力１
０が働くという問題があった。
また、この引き剥がし応力は、ＩＣチップ６が大きい程
、かつ、接着剤のはみ出し１１が少ないもの程大きく、
ＩＣチップ６のサイズが大きくなっている今日、重要な
問題となっている。
、かつ、接着剤のはみ出し１１が少ないもの程大きく、
ＩＣチップ６のサイズが大きくなっている今日、重要な
問題となっている。
本発明は、フレキシブル回路基板の変形により、発生す
る電気的接続不良をなくすため、半導体素子が搭載され
たフレキシブル回路基板の裏面部に半導体素子と同じ大
きさか、やや大きめの裏打ちをすることにより、電気的
接続不良のない半導体素子の実装方法及びその実装構造
を提供することを目的とする。
る電気的接続不良をなくすため、半導体素子が搭載され
たフレキシブル回路基板の裏面部に半導体素子と同じ大
きさか、やや大きめの裏打ちをすることにより、電気的
接続不良のない半導体素子の実装方法及びその実装構造
を提供することを目的とする。
（課題を解決するための手段）
本発明は、上記目的を達成するために、フレキシブル回
路基板への異方性導電接着剤を介した半導体素子の実装
方法において、フレキシブル回路基板の表面には異方性
導電接着剤を形成する工程と、該フレキシブル回路基板
の裏面には接着剤を形成する工程と、該フレキシブル回
路基板上へ半導体素子を位置合わせし、一方、裏打ち基
板をパンチングした後、半導体素子と裏打ち基板を同時
にボンディングする工程を施すようにしたものである。
路基板への異方性導電接着剤を介した半導体素子の実装
方法において、フレキシブル回路基板の表面には異方性
導電接着剤を形成する工程と、該フレキシブル回路基板
の裏面には接着剤を形成する工程と、該フレキシブル回
路基板上へ半導体素子を位置合わせし、一方、裏打ち基
板をパンチングした後、半導体素子と裏打ち基板を同時
にボンディングする工程を施すようにしたものである。
また、フレキシブル回路基板への異方性導電接着剤を介
した半導体素子の実装構造において、フレキシブル回路
基板の表面に実装される半導体素子と、前記フレキシブ
ル回路基板の前記半導体素子の裏面部に実装される裏打
ち基板とを設けるようにしたものである。
した半導体素子の実装構造において、フレキシブル回路
基板の表面に実装される半導体素子と、前記フレキシブ
ル回路基板の前記半導体素子の裏面部に実装される裏打
ち基板とを設けるようにしたものである。
（作用）
本発明によれば、上記のように構成したので、異方性導
電接着剤を用いた半導体素子の実装方法において、フレ
キシブル回路基板の裏面にフレキシブル回路基板より曲
がらない基板を裏打ちすることにより、電気的接続部の
不良をなくすことができる。また、半導体素子との実装
と、基板の裏打ちを当時に行うことにより、工程の簡略
化を図ることができる。
電接着剤を用いた半導体素子の実装方法において、フレ
キシブル回路基板の裏面にフレキシブル回路基板より曲
がらない基板を裏打ちすることにより、電気的接続部の
不良をなくすことができる。また、半導体素子との実装
と、基板の裏打ちを当時に行うことにより、工程の簡略
化を図ることができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の実施例を示す半導体素子の実裂断面図
である。
である。
この図に示すように、フレキシブル回路基板２１上に導
体２２が配線されている。その導体２２は銅等の金属か
らなり、接合部には酸化防止のため、金等の貴金属が施
しである。また、接合部以外の導体には、レジスト層２
５が形成されている。
体２２が配線されている。その導体２２は銅等の金属か
らなり、接合部には酸化防止のため、金等の貴金属が施
しである。また、接合部以外の導体には、レジスト層２
５が形成されている。
次に、ＩＣチップ２３の実装部の裏面には、フレキシブ
ル回路基板より曲がらない、例えば、ガラスエポキシ等
の材料からなる裏打ち基板３０を接着剤２９を介して接
着する。この時、裏打ち基板３０は、ＩＣチップ２３と
同じ大きさか、やや大きめの基板を用いることが望まし
い。
ル回路基板より曲がらない、例えば、ガラスエポキシ等
の材料からなる裏打ち基板３０を接着剤２９を介して接
着する。この時、裏打ち基板３０は、ＩＣチップ２３と
同じ大きさか、やや大きめの基板を用いることが望まし
い。
一方、接続するＩＣチップ２３は、その接続端子部分に
金等の金属よりなるバンプ電極２４が形成されている。
金等の金属よりなるバンプ電極２４が形成されている。
ただし、バンプ電極２４は必ずしも形成されるとは限ら
ず、場合によっては、ＩＣチップ２３の電極がそのまま
用いられることもある。
ず、場合によっては、ＩＣチップ２３の電極がそのまま
用いられることもある。
次に、このようなＩＣチップ２３とフレキシブル回路基
板２１と裏打ち基板３０との各々を実装及び装着する場
合の概略フローチャートを第２図に、その実装工程を第
３図に示し、その工程を順次説明する。
板２１と裏打ち基板３０との各々を実装及び装着する場
合の概略フローチャートを第２図に、その実装工程を第
３図に示し、その工程を順次説明する。
ここで、異方性導電接着剤２８は、電気導電性を付与す
るためのニッケルや半田等の金属よりなる導電性フィラ
ー２７を含有している。
るためのニッケルや半田等の金属よりなる導電性フィラ
ー２７を含有している。
まず、第３図（ａ）に示すように、異方性導電接着剤２
８を、例えばペースト状の物は印刷法で、フィルム状の
物は加熱圧接といったように供給状態にあった方法にて
、フレキシブル回路基板２１上に形成する。一方ではＩ
Ｃチップ２３の実装部の裏側に接着剤２９により裏打ち
基板３０が接着される。このフレキシブル回路基板２１
をダイス３２上に配置する。この時、裏打ち基板３０は
裏打ち基板搬送テーブル３４上に載置されている。
８を、例えばペースト状の物は印刷法で、フィルム状の
物は加熱圧接といったように供給状態にあった方法にて
、フレキシブル回路基板２１上に形成する。一方ではＩ
Ｃチップ２３の実装部の裏側に接着剤２９により裏打ち
基板３０が接着される。このフレキシブル回路基板２１
をダイス３２上に配置する。この時、裏打ち基板３０は
裏打ち基板搬送テーブル３４上に載置されている。
次に、第３図（ｂ）に示すように、ＩＣチップ２３とフ
レキシブル回路基板２１を周知の方法でフェースダウン
で位置合わせし、また、ダイス３２と裏打ち基板搬送テ
ーブル３４で裏打ち基板３０を挟み固定する。
レキシブル回路基板２１を周知の方法でフェースダウン
で位置合わせし、また、ダイス３２と裏打ち基板搬送テ
ーブル３４で裏打ち基板３０を挟み固定する。
次に、第３図（ｃ）に示すように、パンチ３３により裏
打ち基板３０を打ち抜き、フレキシブル回路基板２１へ
接着する。
打ち基板３０を打ち抜き、フレキシブル回路基板２１へ
接着する。
次いで、第３図（ｄ）に示すように、これと同時にＩＣ
チップ２３も加熱機構の付いたボンディングツール３１
によって、ＩＣチップ２３の裏面より熱圧着する。この
時、フレキシブル回路基板２１に裏打ち基板３０を装着
する際、加熱を要する場合には、パンチ３３に加熱機構
を設けることは可能である。
チップ２３も加熱機構の付いたボンディングツール３１
によって、ＩＣチップ２３の裏面より熱圧着する。この
時、フレキシブル回路基板２１に裏打ち基板３０を装着
する際、加熱を要する場合には、パンチ３３に加熱機構
を設けることは可能である。
その後、第３図（ｅ）に示すように、ボンディングツー
ル３１ダイス３２、パンチ３３がそれぞれの状態を解除
し、ＩＣチップ２３側では、ＩＣチップ２３とフレキシ
ブル回路基板２１との異方性導電接着剤２８を介した電
気的接続並びに固定がなされ、フレキシモル回路基板２
１裏面ではＩＣチップ２３の実装部の補強が同時になさ
れる。
ル３１ダイス３２、パンチ３３がそれぞれの状態を解除
し、ＩＣチップ２３側では、ＩＣチップ２３とフレキシ
ブル回路基板２１との異方性導電接着剤２８を介した電
気的接続並びに固定がなされ、フレキシモル回路基板２
１裏面ではＩＣチップ２３の実装部の補強が同時になさ
れる。
このような具体的な工程により、ＩＣチップの実装を行
うことができる。
うことができる。
これを第２図に示す概略フローについて説明すると、次
のようである。
のようである。
（１）フレキシブル回路基板の表面には異方性導電接着
剤を、そのフレキシブル回路基板の裏面には接着剤をそ
れぞれ形成する（ステップの）。
剤を、そのフレキシブル回路基板の裏面には接着剤をそ
れぞれ形成する（ステップの）。
（２）そのフレキシブル回路基板上へＩＣチップをアラ
イメント（ステップ■）し、一方、裏打ち基板をパンチ
ング（ステップ■）した後、ＩＣチップと裏打ち基板を
同時にボンディング（ステップ■）する。
イメント（ステップ■）し、一方、裏打ち基板をパンチ
ング（ステップ■）した後、ＩＣチップと裏打ち基板を
同時にボンディング（ステップ■）する。
（３）各機構の解除を行い、実装を完了する（ステップ
■）。
■）。
なお、上記実施例においては、基板としては、フレキシ
ブル回路基板について説明したが、硬質回路基板におい
ても、その厚さが薄い場合には曲がりを生じやすくなる
ので、本発明が適用できることは言うまでもない。
ブル回路基板について説明したが、硬質回路基板におい
ても、その厚さが薄い場合には曲がりを生じやすくなる
ので、本発明が適用できることは言うまでもない。
また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。
うな効果を奏することができる。
異方性導電接着剤を用いた半導体素子の実装方法におい
て、フレキシブル回路基板の裏面にフレキシブル回路基
板より曲がらない基板を裏打ちすることにより、電気的
接続部の導通不良をなくすことができ、ＩＣチップとの
実装と、基板の裏打ちを当時に行うことにより、工程の
簡略化を図ることができる。
て、フレキシブル回路基板の裏面にフレキシブル回路基
板より曲がらない基板を裏打ちすることにより、電気的
接続部の導通不良をなくすことができ、ＩＣチップとの
実装と、基板の裏打ちを当時に行うことにより、工程の
簡略化を図ることができる。
第１図は本発明の実施例を示す半導体素子の実装断面図
、第２図は本発明の実施例を示す半導体素子の実装工程
概略フローチャート、第３図は本発明の実施例を示す半
導体素子の実装工程断面図、第４図は従来の半導体素子
の実装断面図、第５図は従来の半導体素子の実装工程断
面図、第６図は従来技術の問題点を示す説明図である。 ２１・・・フレキシブル回路基板、２２・・・導体、２
３・・・ＩＣチップ、２４・・・バンプ電極、２５・・
・レジスト層、２７・・・導電性フィラー、２８・・・
異方性導電接着剤、２９・・・接着剤、３０・・・裏打
ち基板、３１・・・ボンディングツール、３２・・・ダ
イス、３３・・・パンチ、３４・・・裏打ち基板搬送テ
ーブル。 特許出願人 沖電気工業株式会社
、第２図は本発明の実施例を示す半導体素子の実装工程
概略フローチャート、第３図は本発明の実施例を示す半
導体素子の実装工程断面図、第４図は従来の半導体素子
の実装断面図、第５図は従来の半導体素子の実装工程断
面図、第６図は従来技術の問題点を示す説明図である。 ２１・・・フレキシブル回路基板、２２・・・導体、２
３・・・ＩＣチップ、２４・・・バンプ電極、２５・・
・レジスト層、２７・・・導電性フィラー、２８・・・
異方性導電接着剤、２９・・・接着剤、３０・・・裏打
ち基板、３１・・・ボンディングツール、３２・・・ダ
イス、３３・・・パンチ、３４・・・裏打ち基板搬送テ
ーブル。 特許出願人 沖電気工業株式会社
Claims (2)
- （１）フレキシブル回路基板への異方性導電接着剤を介
した半導体素子の実装方法において、 （ａ）フレキシブル回路基板の表面には異方性導電接着
剤を形成する工程と、 （ｂ）該フレキシブル回路基板の裏面には接着剤を形成
する工程と、 （ｃ）該フレキシブル回路基板上へ半導体素子を位置合
わせし、一方、裏打ち基板をパンチングした後、半導体
素子と裏打ち基板を同時にボンディングする工程を施す
ことを特徴とする半導体素子の実装方法。 - （２）フレキシブル回路基板への異方性導電接着剤を介
した半導体素子の実装構造において、 （ａ）フレキシブル回路基板の表面に実装される半導体
素子と、 （ｂ）前記フレキシブル回路基板の前記半導体素子の裏
面部に実装される裏打ち基板とを具備する半導体素子の
実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203974A JP2823667B2 (ja) | 1990-08-02 | 1990-08-02 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203974A JP2823667B2 (ja) | 1990-08-02 | 1990-08-02 | 半導体素子の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0491447A true JPH0491447A (ja) | 1992-03-24 |
| JP2823667B2 JP2823667B2 (ja) | 1998-11-11 |
Family
ID=16482710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2203974A Expired - Fee Related JP2823667B2 (ja) | 1990-08-02 | 1990-08-02 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2823667B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999036958A1 (en) * | 1998-01-20 | 1999-07-22 | Citizen Watch Co., Ltd. | Semiconductor device and method of production thereof and semiconductor mounting structure and method |
| JP4540216B2 (ja) * | 2000-11-22 | 2010-09-08 | 京セラ株式会社 | 半導体モジュールの製造方法 |
| WO2016153069A1 (ja) * | 2015-03-26 | 2016-09-29 | デクセリアルズ株式会社 | 可撓性実装モジュール体の製造方法 |
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1990
- 1990-08-02 JP JP2203974A patent/JP2823667B2/ja not_active Expired - Fee Related
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| US10524357B2 (en) | 2015-03-26 | 2019-12-31 | Dexerials Corporation | Method for producing flexible mounting module body |
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