JP3912199B2 - 高密度配線板及びその製造方法 - Google Patents
高密度配線板及びその製造方法 Download PDFInfo
- Publication number
- JP3912199B2 JP3912199B2 JP2002183868A JP2002183868A JP3912199B2 JP 3912199 B2 JP3912199 B2 JP 3912199B2 JP 2002183868 A JP2002183868 A JP 2002183868A JP 2002183868 A JP2002183868 A JP 2002183868A JP 3912199 B2 JP3912199 B2 JP 3912199B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- output timing
- diameter
- signal output
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Structure Of Printed Boards (AREA)
Description
【発明の属する技術分野】
本発明は、情報機器内の高周波回路用の配線板に係り、特に、スキューの少ない高密度配線を備えた高周波回路用の高密度配線板及びその製造方法に関する。
【0002】
【従来の技術】
従来の技術では、高周波回路用の高密度配線板において、スキューを低減する方法は最短経路となる配線の線路長を確保するため蛇行させ延長して調整することが行われている。
【0003】
前記線路長を確保するため配線の蛇行させ延長するバス配線においては、配線の引き回しのため余分な配線領域が必要となり、又、必要な電気特性のクロストークを抑えるため、配線間のスペースを広くとらなければならず、引き回しのための配線領域に余裕がない場合が発生する。
【0004】
そのため、配線間のスペースを広くとれず、引き回しのための配線領域に余裕がない場合、配線板のサイズを拡大するか、又は、層数を増やして前記線路長を確保する必要がある。
【0005】
上述のように、線路長を延長するバス配線は、配線板のサイズを拡大や、層数を増加する方法で製造するため、前記製造コストアップとなり敬遠されている。
【0006】
前記バス配線について具体的に記述する。最初は、配線領域を拡張する方法である。引き回しの余裕がない場合は、基板サイズ(基板寸法)を大きくして回路グループ間に未配線領域を予め設け、該領域に線路長を確保するため延長配線して調整する。
【0007】
次は、層数を増加する方法である。基板サイズ(基板寸法)を拡大出来ない場合は、他の層内にスルーホールのビアを介して回路を形成し、前記他の層内領域に線路長を確保するため延長配線して等長配線に調整する。
【0008】
前記等長配線は回路に冗長パターンを付与するため、回路的に不要パターンや、ビアを形成する必要があり製造工程上にも不都合が発生する場合がある。
【0009】
近年の技術では、搭載するチップやパッケージの小型化、アレイの多ピン(端子)化により、各端子まで等長配線によるスキューを低減する方法は幾何的(パターンの形状)にも困難になっている。そのため、スキューを低減するために線路長を延長するバス配線方法では全て解決することが困難になってきた。
【0010】
当然電気特性においても同じ悩みがある。高密度化がすすむ配線板において、等長配線によるスキューの低減を実現することが困難になりつつある。
【0011】
上述のように、最短経路となる配線は線路長を確保するため蛇行させなければならない。又、クロストークを抑えるため配線間のスペースを広くとらなければならず、配線領域に引き回しの余裕がない。また、搭載するチップやパッケージの小型化、アレイ多ピン(端子)化により、各端子まで等長配線は電気特性以前に配線パターン的にも困難になっている。
【0012】
【発明が解決しようとする課題】
本発明の課題は、高密度化がすすむ高密度配線板において、配線長の延長、又は配線パターンの形状変更を減らし、他の方法でスキューを低減する高密度配線板及びその製造方法を提供することである。
【0013】
【課題を解決するための手段】
本発明の請求項1に係る発明は、配線板に設けられた配線であって、信号出力タイミングの整合を必要とする複数の配線のうち、最も遅い出力タイミングとなる配線からの信号出力タイミングを基準時間とし、前記基準時間と、他の複数の配線からの信号出力タイミング時間とのずれ時間に応じて、前記他の複数の配線の経路途中のビアのランド径を大きく、又はビアのビア径を小さくしたことにより、前記複数の配線の出力端での信号出力タイミング時間を前記基準時間に揃えたことを特徴とした配線板である。
【0014】
本発明の請求項2に係る発明は、配線板に設けられた配線であって、信号出力タイミングの整合を必要とする複数の配線のうち、最も遅い出力タイミングとなる配線からの信号出力タイミングを基準時間とし、前記基準時間と、他の複数の配線からの信号出力タイミング時間とのずれ時間に応じて、前記他の複数の配線の入力端、及び出力端のパッド径を大きくしたことにより、前記複数の配線の出力端での信号出力タイミング時間を前記基準時間に揃えたことを特徴とした配線板である。
【0015】
本発明の請求項3に係る発明は、配線板に設けられた配線であって、信号出力タイミングの整合を必要とする複数の配線のうち、最も遅い出力タイミングとなる配線からの信号出力タイミングを基準時間とし、前記基準時間と、他の複数の配線からの信号出力タイミング時間とのずれ時間に応じて、前記他の複数の配線の経路途中のビアのランド径を大きく、又はビアのビア径を小さく、若しくは入力端、及び出力端のパッド径を大きくすることにより、前記複数の配線の出力端での信号出力タイミング時間を前記基準時間に揃えることを特徴とする配線板の製造方法である。
【0016】
【作用】
高密度配線板においてスキューを低減する方法は、従来の技術は、最短経路となる配線の線路長を確保するため蛇行させ延長して調整することが行われている。本発明は、配線の経路途中のビアのランド径を大きく、又はビアのビア径を小さく、若しくは入力端、及び出力端のパッド径を大きくすることにより、前記複数の配線の出力端での信号出力タイミング時間を前記基準時間に揃える方法である。
【0017】
【発明の実施の形態】
以下に、本発明の配線の特徴について図面を用いて説明する。
【0018】
一般に配線中にビアが存在する場合、単純な伝送路と比較して、層厚の分だけ配線長が長くなるため遅延が生じる。図4に示すように、ビアのビア径と、ランド径との遅延時間の関係をシュミレーションした結果である。ランド径が大きく、ビア径が小さいほど、遅延が長くなる。図4は、試料1、2,3の関連式である。
【0019】
従って、最長経路以外の配線は、最長経路の出力タイミングに合わせて経路途中の各ビアのランド径やビア径の大小を選ぶことにより、スキューを減少することができる。
【0020】
図5に示すように、入力端、出力端のパット径と、遅延時間との関係をシュミレーションした結果である。パット径が大きいほど遅延が長くなる。図5は、関連グラフである。
【0021】
図5に示すように、パッド径が大きいほど遅延が長くなるため、径を選ぶことにより、スキューを減少することができる。
【0022】
図1は、本発明に係る高周波回路用の高密度配線板の一実施例を示す平面図である。
【0023】
図1は、配線A(12)と、配線B(13)との間の信号出力タイミングを説明する図である。配線の線路長は配線Aの方が長い線路長で形成されている。配線A(12)と、配線B(13)との間の信号出力タイミングは配線Aの方が遅延して出力される。本発明では、信号出力タイミングの速い配線B(13)の経路途中の各小型のビア20Aのランド径21Aやビア径22A、及びパッド径31Aを、各々、大型のビア20Bのランド径21B、小型のビア径22B、及び大型のパッド径31Bに変更して、信号出力タイミングを遅らせることにより、配線A(12)の信号出力タイミングに合わせる方法である。その結果によりスキューを減少することができる。ここで、前記小型のビア20Aとは、小型のランド径21Aと、大型のビア径22Aから構成した構造のビアであり、前記大型のビア20Bは、大型のランド径21Bと、小型のビア径22Bから構成した構造のビアを示している。
【0024】
次に、図2は、本発明に係る高周波回路用の高密度配線板の一実施例を示す側断面図である。ビア20は、図1に示すように、円形ドーナツ形状の導体層で形成され、中心近傍の孔の内壁には導体層を形成した貫通孔(以下ビア20と記す)が具備された構造である。該ビア20は、他の層の導体層と電気的に接続する役割を備えている。ビアのランド21はビア20の外周径領域内の導体層をしめす。ビアのビア22は、内径領域を示している。図2に示すように、上層の信号線10の延長線上に、大型のビアのランド21がある。該ビアのランド21と、下層の信号線11は小型のビアのビア22を介して電気的に接続されている。すなわち、上層の信号線10は、大型のビア20を介して、例えば、大型のビアのランド21、小型のビアのビア22を通電して、下層の信号線11迄電気回路を形成する。
【0025】
図3は、本発明に係る高周波回路用の高密度配線板の一実施例を示す側断面図である。入力端、及び出力端のパッド30は外部回路と接続するためのバンプを配置形成する端子であり、該パッド30は導体層で形成されている。前記バンプ配置形成する領域の外周形領域が大型のパッド径31Bである。下層の信号線11とバンプ40はパッド30を介して電気的に接続されている。すなわち、下層の信号線11は、パッド30を介してバンプ40迄電気回路を形成する。
【0026】
【実施例】
次に、本発明の、以下に具体的な実施例に従って説明する。
【0027】
<実施例1>
高周波回路用の高密度配線板からなるテスト配線板(配線板1と記す)に配線の線路長の異なる配線を2配線形成いた。前記2系統の配線は線路長の長い配線を配線A(12)とした。同様に、残の配線を配線B(13)とした。前記配線板1の配線A(12)と、配線B(13)の経路途中に小型のビア20Aの形状をランド径21Aを50μm、ビア径22Aを30μmの形状で形成した。該小型のビア20Aを10個と、BGAパッドのパッド31の形状を小型のパッド径31Aを500μmで形成した。(図面表示省)次に、配線を有する配線A(12)と、配線B(13)の各々信号出力タイミング時間を測定した。その結果、配線A(12)は配線B(13)に対し1.5psの遅延差があった。そこで、配線B(13)の経路途中の小型のビア20Aから大型のビア20Bに変更した。すなわち、大型のランド径21Bを62μm、小型のビア径22Bを26μmに変更し、再度測定の結果、約0.4psの遅延差が短縮し、配線A(12)は配線B(13)に対し1.1psの遅延差があった。(図1参照)
【0028】
さらに、配線B(13)の経路途中のパッド31を変更した。すなわち、大型のパッド径31bを560μmに変更した。経路途中を変更した前記配線Bを再測定した。その結果、更に1.1psの遅延差が短縮し、配線Aと配線Bは略信号出力タイミングが合致した。以上の変更より、配線パターンを変更することなく、遅延差(スキュー)をなくすことができた。
【0029】
【発明の効果】
上記の通り、本発明に係る高周波回路用の高密度配線板によれば、前記配線の経路途中の個々のビアのランド径を大きく、又はビアのビア径を小さく、若しくは入力端、及び出力端のパッド径を選択することにより、低スキュー化が実現できる。
【図面の簡単な説明】
【図1】本発明に係る高周波回路用配線板の実施例を示す平面図。
【図2】本発明に係る高周波回路用配線板の実施例を示す断面図。
【図3】本発明に係る高周波回路用配線板の実施例を示す断面図。
【図4】ビア径及びランド径と遅延量の関係を示すシミュレーション結果である。
【図5】パッド径と遅延量の関係を示すシミュレーション結果である。
【符号の説明】
1…配線板
10…信号線
11…他層に形成した信号線
12…配線A
13…配線B
20…ビア
20A…(小型の)ビア
20B…(大型の)ビア
21…ビアのランド
21A…(小型の)ランド径
21B…(大型の)ランド径
22…ビアのビア
22A…(大型の)ビア径
22B…(小型の)ビア径
30…入出端のパッド
31…パッド
31A…(小型の)パッド径
31B…(大型の)パッド径
40…バンプ
Claims (3)
- 配線板に設けられた配線であって、信号出力タイミングの整合を必要とする複数の配線のうち、最も遅い出力タイミングとなる配線からの信号出力タイミングを基準時間とし、前記基準時間と、他の複数の配線からの信号出力タイミング時間とのずれ時間に応じて、前記他の複数の配線の経路途中のビアのランド径を大きく、又はビアのビア径を小さくしたことにより、前記複数の配線の出力端での信号出力タイミング時間を前記基準時間に揃えたことを特徴とした配線板。
- 配線板に設けられた配線であって、信号出力タイミングの整合を必要とする複数の配線のうち、最も遅い出力タイミングとなる配線からの信号出力タイミングを基準時間とし、前記基準時間と、他の複数の配線からの信号出力タイミング時間とのずれ時間に応じて、前記他の複数の配線の入力端、及び出力端のパッド径を大きくしたことにより、前記複数の配線の出力端での信号出力タイミング時間を前記基準時間に揃えたことを特徴とした配線板。
- 配線板に設けられた配線であって、信号出力タイミングの整合を必要とする複数の配線のうち、最も遅い出力タイミングとなる配線からの信号出力タイミングを基準時間とし、前記基準時間と、他の複数の配線からの信号出力タイミング時間とのずれ時間に応じて、前記他の複数の配線の経路途中のビアのランド径を大きく、又はビアのビア径を小さく、若しくは入力端、及び出力端のパッド径を大きくすることにより、前記複数の配線の出力端での信号出力タイミング時間を前記基準時間に揃えることを特徴とする配線板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002183868A JP3912199B2 (ja) | 2002-06-25 | 2002-06-25 | 高密度配線板及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002183868A JP3912199B2 (ja) | 2002-06-25 | 2002-06-25 | 高密度配線板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004031531A JP2004031531A (ja) | 2004-01-29 |
JP3912199B2 true JP3912199B2 (ja) | 2007-05-09 |
Family
ID=31179901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002183868A Expired - Fee Related JP3912199B2 (ja) | 2002-06-25 | 2002-06-25 | 高密度配線板及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3912199B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007149805A (ja) * | 2005-11-25 | 2007-06-14 | Funai Electric Co Ltd | プリント配線板 |
JP6128756B2 (ja) * | 2012-05-30 | 2017-05-17 | キヤノン株式会社 | 半導体パッケージ、積層型半導体パッケージ及びプリント回路板 |
US9265147B2 (en) | 2012-11-14 | 2016-02-16 | Fujikura Ltd. | Multi-layer wiring board |
JP6070120B2 (ja) * | 2012-11-30 | 2017-02-01 | 富士通株式会社 | 配線基板及びその設計方法 |
JP6115147B2 (ja) * | 2013-01-22 | 2017-04-19 | 富士通株式会社 | 配線基板及びその設計方法 |
US9864826B2 (en) | 2014-11-03 | 2018-01-09 | Toshiba Memory Corporation | Multilayer printed board and layout method for multilayer printed board |
-
2002
- 2002-06-25 JP JP2002183868A patent/JP3912199B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004031531A (ja) | 2004-01-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9837340B2 (en) | Apparatus, system, and method for wireless connection in integrated circuit packages | |
JP2009239318A (ja) | 高性能ボールグリッドアレイパッケージの最適回路設計レイアウト | |
KR101136423B1 (ko) | 용량성 결합이 감소된 회로기판 어셈블리 | |
TWI681527B (zh) | 線路結構及晶片封裝件 | |
US8803329B2 (en) | Semiconductor package and stacked semiconductor package | |
US6225687B1 (en) | Chip package with degassing holes | |
JP2001007249A (ja) | パッケージ基板及びこれを備えた半導体装置 | |
US9681554B2 (en) | Printed circuit board | |
JP2003529203A (ja) | 配線層当たりの信号ライン数を最大化するための変動ピッチ・コンタクト・アレイを有する集積回路および/またはパッケージ | |
JP3912199B2 (ja) | 高密度配線板及びその製造方法 | |
US6992255B2 (en) | Via and via landing structures for smoothing transitions in multi-layer substrates | |
US6566761B1 (en) | Electronic device package with high speed signal interconnect between die pad and external substrate pad | |
US20140312488A1 (en) | Method of manufacturing wiring board unit, method of manufacturing insertion base, wiring board unit, and insertion base | |
US20080142248A1 (en) | Printed circuit board having coplanar lc balance | |
US6812576B1 (en) | Fanned out interconnect via structure for electronic package substrates | |
JP3408590B2 (ja) | 多層プリント基板の配線構造 | |
US8049340B2 (en) | Device for avoiding parasitic capacitance in an integrated circuit package | |
TWI615933B (zh) | 半導體裝置及其製造方法 | |
CN216902914U (zh) | 一种硅基基板及芯片 | |
US20100006333A1 (en) | Wiring substrate and method of manufacturing the same | |
US20080157385A1 (en) | IC package with integral vertical passive delay cells | |
JP2003068859A (ja) | 半導体チップ及びこれを用いた半導体装置 | |
TWI763110B (zh) | 球柵陣列封裝及其封裝基板 | |
WO2001048819A2 (en) | Interconnect structure and method of fabrication therefor | |
JP2006261492A (ja) | 回路基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050324 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061207 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070109 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070122 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140209 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |