KR102108608B1 - 스케일링가능한 패키지 아키텍처 및 연관된 기법과 구성 - Google Patents

스케일링가능한 패키지 아키텍처 및 연관된 기법과 구성 Download PDF

Info

Publication number
KR102108608B1
KR102108608B1 KR1020167034637A KR20167034637A KR102108608B1 KR 102108608 B1 KR102108608 B1 KR 102108608B1 KR 1020167034637 A KR1020167034637 A KR 1020167034637A KR 20167034637 A KR20167034637 A KR 20167034637A KR 102108608 B1 KR102108608 B1 KR 102108608B1
Authority
KR
South Korea
Prior art keywords
die
mold compound
package substrate
inactive
assembly
Prior art date
Application number
KR1020167034637A
Other languages
English (en)
Other versions
KR20170005083A (ko
Inventor
산카 가네산
바삼 지아데
니테쉬 님카
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20170005083A publication Critical patent/KR20170005083A/ko
Application granted granted Critical
Publication of KR102108608B1 publication Critical patent/KR102108608B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0381—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/28105—Layer connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. layer connectors on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29006—Layer connector larger than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32058—Shape in side view being non uniform along the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32105—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/3301—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/33104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/33106—Disposition relative to the bonding areas, e.g. bond pads the layer connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33183—On contiguous sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/809—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding with the bonding area not providing any mechanical bonding
    • H01L2224/80901—Pressing a bonding area against another bonding area by means of a further bonding area or connector
    • H01L2224/80903—Pressing a bonding area against another bonding area by means of a further bonding area or connector by means of a bump or layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명의 실시예는 집적 회로(IC) 어셈블리의 스케일링가능한 패키지 아키텍처 및 연관된 기법과 구성을 기술한다. 일 실시예에서, 집적 회로(IC) 어셈블리는 제1 측면, 및 그 제1 측면에 대향하여 배치된 제2 측면을 갖는 패키지 기판과, 패키지 기판의 제1 측면에 접속되는 액티브 측면 및 그 액티브 측면에 대향하여 배치된 인액티브 측면을 갖는 제1 다이로서, 제1 다이와 제2 다이 사이에서 전기 신호를 제1 다이가 라우팅하도록 구성되는 하나 이상의 스루 실리콘 비아(TSV)를 갖는 제1 다이와, 패키지 기판의 제1 측면 상에 배치된 몰드 화합물을 포함하며, 몰드 화합물은 액티브 측면과 인액티브 측면 사이에서 제1 다이의 측벽과 직접 접촉하고, 제1 측면과 그 제1 측면으로부터 가장 먼 몰드 화합물의 종단 에지 사이의 거리가 제1 다이의 인액티브 측면과 제1 측면 사이의 거리 이하이다. 다른 실시예가 기술되고 및/또는 청구될 수 있다.

Description

스케일링가능한 패키지 아키텍처 및 연관된 기법과 구성{SCALABLE PACKAGE ARCHITECTURE AND ASSOCIATED TECHNIQUES AND CONFIGURATIONS}
본 발명의 실시예는 일반적으로 집적 회로(IC) 어셈블리의 분야에 관한 것으로, 보다 구체적으로, 스케일링가능한 패키지 아키텍처 및 연관된 기법과 구성에 관한 것이다.
현재, 기존의 집적 회로(IC) 어셈블리는 3차원(3D) 패키지 아키텍처를 포함할 수 있고 여기서 하나 이상의 다이(예를 들어, 메모리 다이)가 다른 다이(예를 들어, 시스템 온 칩(system-on-chip) 다이) 상에 적층(stacked)된다. 적층된 다이는 몇몇 구성에서 하부 다이(underlying die)에 오버행(overhang)할 수 있고, 이로 인해 적층된 다이의 크래킹과 같은 결함의 위험이 발생할 수 있다. 현재, 이러한 위험을 완화하기 위해 하부 다이 또는 오버행의 축소 스케일링은 바람직하지 않게 제한될 수 있다. 더욱이, IC 어셈블리가 더 작은 치수로 계속해서 축소됨에 따라, 모바일 디바이스와 같은 더 작은 디바이스에 대해서는 3D 패키지 아키텍처의 더 작은 Z 높이를 제공하는 것이 바람직할 수 있다.
실시예는 첨부 도면과 함께 후술하는 상세한 설명에 의해 용이하게 이해될 것이다. 이 설명을 용이하게 하기 위해, 동일한 참조 부호는 동일한 구성 요소를 표시한다. 실시예는 첨부 도면에서 예시를 위한 것이며 제한을 위한 것은 아니다.
도 1은 몇몇 실시예에 따른 예시적인 집적 회로(IC) 어셈블리의 횡단면을 개략적으로 도시하고,
도 2a 내지 도 2h는 몇몇 실시예에 따른 각종 제조 스테이지 동안 예시적인 집적 회로(IC) 어셈블리의 횡단면을 개략적으로 도시하고,
도 3은 몇몇 실시예에 따른 집적 회로(IC) 어셈블리를 제조하는 방법에 대한 흐름을 개략적으로 도시하고,
도 4는 몇몇 실시예에 따라 본 명세서에서 기술된 바와 같은 IC 어셈블리를 포함하는 컴퓨팅 디바이스를 개략적으로 도시한다.
본 발명의 실시예는 집적 회로(IC) 어셈블리의 스케일링가능한 패키지 아키텍처 및 연관된 기법과 구성을 기술한다. 후술하는 설명에서, 예시적인 구현예의 각종 양태는 당 분야에서 통상의 지식을 가진 자에게 그 작업의 본질을 전달하기 위해 당업자에 의해 통상적으로 채용되는 용어를 이용하여 기술될 것이다. 그러나, 당 분야에서 통상의 지식을 가진 자에게는 본 발명의 실시예가 기술된 양태 중 단지 몇몇 양태와 함께 실시될 수 있음이 명백해질 것이다. 설명을 위해, 예시적인 구현예의 완전한 이해를 제공하기 위해 특정의 숫자, 재료, 및 구성이 개시되어 있다. 그러나, 당 분야에서 통상의 지식을 가진 자에게는 본 발명의 실시예가 특정의 세부 사항 없이 실시될 수 있음이 명백해질 것이다. 다른 예에서, 잘 알려진 특징은 예시적인 구현예를 모호하게 하지 않기 위해 생략되거나 또는 간략화되어 있다.
후술하는 상세한 설명에서, 그 일부분을 형성하는 첨부 도면에 대한 참조가 행해지며, 명세서 전반에 걸쳐 동일한 참조 부호는 동일한 부분을 나타내고, 본 발명의 청구 대상이 실시될 수 있는 실시예를 예시하기 위해 도시되어 있다. 본 발명의 범위로부터 벗어나지 않고 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 행해질 수 있음이 이해될 것이다. 따라서, 후술하는 상세한 설명은 제한적인 의미로서 취해져서는 안 되고, 실시예의 범위는 첨부되는 특허청구범위 및 그 균등예에 의해 정의된다.
본 발명을 위해, 어구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 발명을 위해, 어구 "A, B 및/또는 C"는 (A), (B), (C), 또는 (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 명세서의 설명은 상부/하부, 내부/외부, 위/아래 등과 같은 관점 기반 설명을 사용할 수 있다. 이러한 설명은 단지 설명을 용이하게 하기 위해 사용되고 본 명세서에서 기술된 실시예의 적용을 임의의 특정한 방향으로 제한하고자 하는 것은 아니다.
본 명세서의 설명은 "실시예에서", 또는 "실시예들에서"란 어구를 사용할 수 있으며, 이들은 하나 이상의 동일하거나 상이한 실시예를 각각 지칭할 수 있다. 또한, 본 발명의 실시예와 관련하여 사용되는 바와 같이, "포함하는", "구비하는", "갖는" 등의 용어는 동의어이다.
"에 접속"이란 용어는 그 파생물과 함께 본 명세서에서 사용될 수 있다. "접속"은 이하의 내용 중 하나 이상을 의미할 수 있다. "접속"은 2 이상의 구성요소들이 직접적으로 물리적 또는 전기적 접촉하고 있는 것을 의미할 수 있다. 그러나, "접속"은 2 이상의 구성요소들이 서로 간에 간접적으로 접촉하고 있되, 또한 서로 간에 공동 동작하거나 상호 작용하는 것을 또한 의미할 수 있고, 서로 간에 접속되도록 하는 구성요소들 간에 하나 이상의 다른 구성요소들이 접속되거나 연결되는 것을 의미할 수 있다.
각종 실시예에서, "제2 피쳐 상에 형성되거나, 증착되거나, 또는 달리 배치되는 제1 피쳐"란 어구는 제1 피쳐가 제2 피쳐 위에 형성되거나, 증착되거나, 또는 배치되고, 제1 피쳐의 적어도 일부분이 제2 피쳐의 적어도 일부분과 직접 접촉하거나(예를 들어, 직접적인 물리적 및/또는 전기적 접촉) 또는 간접 접촉하는(예를 들어, 제1 피쳐와 제2 피쳐 사이의 하나 이상의 다른 피쳐를 갖는) 것을 의미할 수 있다.
본 명세서에서 사용되는 바와 같이, "모듈"이란 용어는 ASIC(Application Specific Integrated Circuit), 전자 회로, SoC(system-on-chip), 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 프로세서(공유, 전용, 또는 그룹) 및/또는 메모리(공유, 전용, 또는 그룹), 결합 논리 회로, 및/또는 기술된 기능을 제공하는 다른 적절한 컴포넌트의 일부분이거나, 또는 이들을 포함하는 것을 지칭할 수 있다.
도 1은 몇몇 실시예에 따른 예시적인 집적 회로(IC) 어셈블리(100)의 횡단면도를 개략적으로 도시한다. 각종 실시예에 따르면, IC 어셈블리(100)는 3차원(3D) 패키지 아키텍처를 나타낼 수 있고 여기서 하나 이상의 다이가 다른 다이 상에 적층된다. 예를 들어, 몇몇 실시예에서, 제1 다이(102a)는 패키지 기판(104)에 접속될 수 있고 제2 다이(102b)는 제1 다이(102a) 상에 적층될 수 있다. 도시된 IC 어셈블리(100)는 몇몇 실시예에서 IC 어셈블리의 일부만을 나타낼 수 있다.
각종 실시예에 따르면, IC 어셈블리(100)는 제1 측면 S1, 및 그 제1 측면 S1에 대향하여 배치된 제2 측면 S2를 갖는 패키지 기판(104)을 포함할 수 있다. 몇몇 실시예에서, 패키지 기판(104)은, 예를 들어, ABF(Ajinomoto Build-up Film) 기판과 같은 코어 및/또는 빌드업(build-up)층을 갖는 에폭시계 라미네이트 기판이다. 다른 실시예에서, 패키지 기판(104)은 임의의 적절한 PCB 기법을 이용하여 형성된, 예를 들어, 인쇄 회로 기판(PCB)과 같은 회로 보드일 수 있다. 패키지 기판(104)은, 예를 들어, 글래스, 세라믹, 또는 반도체 재료로 형성된 기판을 포함하는 다른 실시예에서 다른 적절한 타입의 기판을 포함할 수 있다.
패키지 기판(104)은, 예를 들어, 입/출력(I/O) 신호 또는 전력/접지와 같은 전기 신호를 하나 이상의 다이(예를 들어, 제1 다이(102a))로 혹은 하나 이상의 다이로부터 라우팅하도록 구성되는 전기 라우팅 피쳐를 포함할 수 있다. 전기 라우팅 피쳐는 패키지 기판(104)을 통해 전기 신호를 라우팅하기 위해, 예를 들어, 패키지 기판(104)의 하나 이상의 표면 상에 배치된 패드(130a, 130b) 또는 트레이스(132) 및/또는, 예를 들어, 도전성 라인, 비아 또는 다른 인터커넥트 구조와 같은 내부 라우팅 피쳐(도시하지 않음)를 포함할 수 있다. 예를 들어, 도시된 실시예에서, 패키지 기판(104)은 다이(102)의 다이 레벨 인터커넥트(109)를 수신하도록 구성되는 패드(130a)("랜드"라 또한 지칭될 수 있음) 및 제1 측면 S1 상에서 다른 IC 디바이스(140)의 패키지 레벨 인터커넥트(예를 들어, 스루 몰드 인터커넥트(113))를 수신하도록 구성되는 패드(130b)를 포함한다. 몇몇 실시예에서, 보여지는 바와 같이, 솔더 레지스트층(106)은 패키지 기판(104)의 제1 측면 S1의 외측 표면 상에 배치될 수 있다. 패키지 기판(104)의 내부 라우팅 피쳐 또는 트레이스(132)는 제1 다이(102a) 및/또는 제2 다이(102b)와 IC 디바이스(140)의 하나 이상의 전기 디바이스(예를 들어, 다이) 사이에서 전기 신호를 라우팅하도록 구성될 수 있다.
예를 들어, 하나 이상의 솔더 볼(111)과 같은 하나 이상의 패키지 레벨 인터커넥트는, 예를 들어, 회로 보드(예를 들어, 도 4의 마더보드(402))와 같은 다른 전기 디바이스에 패키지 기판(104)을 접속하는 것을 용이하게 하도록 패키지 기판(104)의 제2 측면 S2 상에 형성될 수 있다. 솔더 볼(111)은 도시된 실시예의 양태를 모호하게 하는 것을 방지하도록 도시되어 있지 않으나, 패키지 기판(104)의 제2 측면 S2 상에 배치된 대응하는 패드에 접속될 수 있다.
제1 다이(102a)는 패키지 기판(104)에 접속될 수 있다. 제1 다이(102a)는 도시한 바와 같이, 플립 칩 구성으로 패키지 기판(104)에 직접 접속되는 것을 포함하여, 폭넓은 적절한 구성에 따라 패키지 기판(104)에 부착될 수 있다. 플립 칩 구성에서, 액티브 회로를 포함하는 제1 다이(102a)의 액티브 측면은 패키지 기판(104)에 제1 다이(102a)를 전기적으로 또한 접속할 수 있는 범프, 필러, 또는 다른 적절한 구조와 같은 다이 레벨 인터커넥트 구조(109)를 이용하여 패키지 기판(104)의 표면에 부착된다. 인액티브 측면은 제1 다이(102a)의 액티브 측면에 대향하여 배치될 수 있다.
몇몇 실시예에서, 제1 다이(102a)와 그 제1 다이(102a)에 접속된 제2 다이(102b) 사이에서 제1 다이(102a)가 전기 신호를 라우팅하도록 구성되는 하나 이상의 스루 실리콘 비아(through-silicon vias : TSV)(107)를 포함할 수 있다. 예를 들어, TSV(107)는 제1 다이(102a)에 제2 다이(102b)를 접속하는 범프, 필러, 또는 다른 적절한 구조와 같은 다이 대 다이 인터커넥트(105)에 제1 다이(102a)의 액티브 측면 상의 액티브 회로를 전기적으로 접속할 수 있다. 도시된 실시예에서, 제2 다이(102b)의 액티브 측면은 TSV(107)에 전기적으로 접속될 수 있는 다이 대 다이 인터커넥트(105)를 이용하여 플립 칩 구성으로 제1 다이(102a)의 인액티브 측면에 부착된다.
제1 다이(102a) 및/또는 제2 다이(102b)는 상보형 금속 산화물 반도체(CMOS) 디바이스를 형성하는 것과 관련하여 사용된 박막 증착, 리소그래피, 에칭 등과 같은 반도체 제조 기법을 이용하여 반도체 재료(예를 들어, 실리콘)로 형성되는 개별 제품을 나타낼 수 있다. 몇몇 실시예에서, 제1 다이(102a) 및/또는 제2 다이(102b)는 프로세서, 메모리, 시스템 온 칩(SoC) 또는 ASIC를 포함하거나, 혹은 이들의 일부일 수 있다. 일 실시예에서, 제1 다이(102a)는 SoC 다이를 나타낼 수 있고 제2 다이(102b)는 메모리 다이를 나타낼 수 있다.
각종 실시예에 따르면, 몰드 화합물(108)은 패키지 기판(104)의 제1 다이(102a) 상에 형성될 수 있다. 몰드 화합물(108)은 습기 또는 산화와 같은 환경적 위험으로부터 IC 어셈블리(100)의 피쳐를 캡슐화하고 보호하도록 형성되는, 예를 들어, 폴리머와 같은 전기 절연성 재료로 구성될 수 있다. 몇몇 실시예에서, 몰드 화합물(108)은 보여지는 바와 같이, 제1 다이(102a)의 액티브 측면과 인액티브 측면 사이에서 제1 다이(102a)의 측벽(103)에 직접 접촉할 수 있다.
몇몇 실시예에서, 패키지 기판(104)의 제1 측면 S1과, 그 제1 측면 S1로부터 가장 먼 몰드 화합물(108)의 종단 에지 E 사이의 거리 D1은 패키지 기판(104)의 제1 측면 S1과 제1 다이(102a)의 인액티브 측면 사이의 거리 D2 이하일 수 있다. 이러한 방식으로 구성되는 몰드 화합물(108)을 제공하면 몰드 화합물(108)에 제2 다이(102b)를 본딩하는 것을 허용할 수 있다. 예를 들어, 도시된 실시예에서, 제2 다이(102b)는 패키지 기판(104)의 제1 측면 S1에 의해 일반적으로 정의되는 평면에 평행한 방향(예를 들어 화살표(133)로 표시됨)으로 더 연장할 수 있다. 또한, 도시된 실시예에서, 몰드 화합물(108)의 종단 에지 E는 제1 다이(102a)의 인액티브 측면과 실질적으로 평행하거나 또는 수평을 이루어 제2 다이(102b)가 몰드 화합물(108)의 종단 에지 E에 부분적으로 탑재될 수 있다. 몰드 화합물(108)에 의해 제공되는 구조적 지지는 제2 다이(102b)의 오버행 부분 상의 스트레스를 감소시킬 수 있고, 이는 제2 다이(102b)의 크래킹과 같은 결함을 감소시킬 수 있거나, 제1 다이(102a) 및/또는 제2 다이(102b)의 축소 스케일링을 허용하거나, 크래킹 없이 제2 다이(102b)의 더 큰 오버행 부분을 허용하거나, 혹은 기술한 바와 같이 구성된 몰드 화합물(108)을 갖지 않는 IC 어셈블리에 비해 IC 어셈블리의 (예를 들어, 화살표(135)로 표시되는 방향으로) Z 높이를 더 줄일 수 있다.
다른 실시예에서, 제2 다이(102b)의 적어도 일부는, 예를 들어, 도 1의 페이지의 내부 또는 외부와 같이 제1 측면 S2에 의해 정의된 평면과 평행한 다른 방향으로 연장할 수 있다. 다른 실시예에서, 거리 D1은 D2 미만일 수 있고 다른 중간 재료가 제2 다이(102b)의 오버행 부분과, 예를 들어, 에폭시계 재료(예를 들어, 에폭시계 필름(110)) 또는 다른 적절한 재료와 같은 몰드 화합물(108) 사이에 배치될 수 있다.
몇몇 실시예에서, 에폭시계 필름(110)은 제1 다이(102a)와 제2 다이(102b) 사이의 제1 다이(102a)의 인액티브 측면 상에 배치될 수 있고 제2 다이(102b)와 몰드 화합물(108)의 종단 에지 E 사이의 몰드 화합물(108)의 종단 에지 E 상에 또한 배치될 수 있다. 몇몇 실시예에서 에폭시계 필름(110)은, 예를 들어, 에폭시 플럭스 필름을 포함할 수 있다.
몇몇 실시예에서, 언더필 재료(112)는, 예를 들어, 도시한 실시예에서 보여지는 바와 같이, 제2 다이(102b)와 액티브 측면과 인액티브 측면 사이의 제2 다이(102b)의 측벽과 직접 접촉하거나 혹은 측벽을 커버할 수 있다. 언더필 재료(112)는 몰드 화합물(108)의 종단 에지 E 상에 배치될 수 있다. 언더필 재료(112)는 환경적 위험 혹은 취급 위험으로부터 제2 다이(102b)의 에지를 보호하도록 구성될 수 있다. 몇몇 실시예에서, 언더필 재료(112)는 에폭시계 재료 또는 임의의 다른 적절한 재료로 구성될 수 있다. 도시하지 않았으나, 다른 실시예에서, 언더필 재료는 제1 다이(102a)의 액티브 측면과 몰드 화합물(108)이 아닌 패키지 기판(104)의 제1 측면 S1 사이에 배치될 수 있다.
몇몇 실시예에서, 하나 이상의 스루 몰드 인터커넥트(TMI)(113)는 패키지 기판(104)과의 IC 디바이스(140)의 접속을 허용하도록 몰드 화합물(108)을 통해 형성될 수 있다. 하나 이상의 TMI(113)는, 예를 들어, 솔더링 가능한 재료(115)와 같은 전기 도전성 재료로 채워지는 몰드 화합물(108)을 통해 형성된 개구부를 포함할 수 있다. 솔더링 가능한 재료(115)는, 예를 들어, 패키지 기판 상의 패드(130b)와 IC 디바이스 상의 패드(130c) 사이의 솔더 접합을 형성하도록 리플로우되는 하나 이상의 솔더 볼을 포함할 수 있다.
IC 디바이스(140)는, 예를 들어, 다이 또는 메모리 패키지와 같은 다른 패키지 어셈블리를 포함하는 폭넓은 적절한 디바이스를 나타낼 수 있다. 도시한 실시예에서, IC 디바이스(140)는 패키지 기판(104)과 관련하여 기술된 실시예와 함께 동작할 수 있는 패키지 기판(104a), 및 그 패키지 기판(104a) 상에 형성된 솔더 레지스트층(106)을 포함한다. 제1 다이(102a) 및 제2 다이(102b)는 패키지 기판(104)의 제1 측면 S1과 IC 디바이스(140) 사이에 배치될 수 있다. IC 디바이스(140)는 다른 실시예에서 폭넓은 다른 적절한 구성을 포함할 수 있다.
도 2a 내지 도 2h는 몇몇 실시예에 따른 각종 제조 스테이지 동안 예시적인 집적 회로(IC) 어셈블리(200)의 횡단면을 개략적으로 도시한다. IC 어셈블리(200)는 도 1의 IC 어셈블리(100)와 관련하여 기술된 실시예와 함께 동작할 수 있고, 혹은 그 반대일 수 있다. 몇몇 참조 라벨은 기술된 실시예의 양태를 모호하게 하는 것을 방지하기 위해 도 2a 내지 도 2h의 각각에서 표시되지 않을 수 있다.
도 2a를 참조하면, IC 어셈블리(200)는 패키지 기판(104)을 제공하거나 혹은 제조하는 것에 후속하는 것으로 도시된다. 패키지 기판(104)은 도 1의 IC 어셈블리(100)와 관련하여 기술된 바와 같이, 예를 들어, 제2 측면 S2에 대향하여 배치된 제1 측면 S1, 패드(130a, 130b), 트레이스(132), 솔더 레지스터층(106), 다이 레벨 인터커넥트(109) 및 솔더링 가능한 재료(115)를 포함할 수 있다. 몇몇 실시예에서, 다이 레벨 인터커넥트(109)는 붕괴 제어형 칩 접속(controlled collapse chip connection : C4)의 솔더를 포함할 수 있고, 패드(130b)는 패키지 온 패키지(package-on-package : POP) 랜드라 지칭될 수 있다.
도 2b를 참조하면, IC 어셈블리(200)는 다이 레벨 인터커넥트(109)를 이용하여 플립 칩 구성으로 패키지 기판(104)의 제1 측면 S1에 제1 다이(102a)의 액티브 측면을 접속하는 것에 후속하는 것으로 도시된다. 다른 실시예에서, 다이 레벨 인터커넥트(109)(예를 들어, 솔더링 가능한 재료)는 제1 다이(102a)를 패드(130a)에 접속하기 이전에 제1 다이(102a) 상에 증착될 수 있다. 제1 다이(102a)는 제1 다이(102a)와 제2 다이(예를 들어, 도 2e의 제2 다이(102b)) 사이에서 전기 신호를 라우팅하도록 구성되는 하나 이상의 TSV(107) 및 제1 다이(102a)에 제2 다이를 접속하는 로직 메모리 인터커넥트(LMI)와 같은 다이 대 다이 인터커넥트를 수신하도록 제1 다이(102a)의 인액티브 측면 상에 형성된 패드 및/또는 트레이스와 같은 재분배(redistribution) 피쳐(105a)를 포함할 수 있다.
도 2c를 참조하면, IC 어셈블리(200)는 패키지 기판(104)의 제1 측면 S1 상에 몰드 화합물(108)을 형성하는 것에 후속하는 것으로 도시된다. 몇몇 실시예에서, 제1 다이(102a)의 인액티브 측면이 노출된 채로 유지되고 몰드 화합물(108)의 종단 에지 E가 패키지 기판의 제1 측면 S1에 대해 제1 다이(102a)의 인액티브 측면과 같은 레벨이거나 혹은 그 이하의 레벨이 되도록 몰드 화합물(108)은 익스포스드 다이 몰드(ExDM)로 형성될 수 있다. 몰드 화합물(108)은, 예를 들어, 압축 또는 전사 몰딩, 스핀코팅 또는 슬릭코팅, 라미네이션 혹은 임의의 다른 적절한 기법에 의해 증착될 수 있다.
도 2d를 참조하면, IC 어셈블리(200)는 제1 다이(102a)의 인액티브 측면 상에 에폭시계 필름(110)을 증착하는 것에 후속하는 것으로 도시된다. 몇몇 실시예에서, 에폭시계 필름(110)은 몰드 화합물(108)의 종단 에지 E 상에 또한 증착될 수 있다. 몇몇 실시예에서, 에폭시계 필름(110)은 제1 다이(102a)와 그 제1 다이(102a) 상에 적층될 제2 다이 사이의 전기 접속의 형성을 용이하게 하는 플럭스를 포함할 수 있다. 에폭시계 필름(110)을 증착하기 이전에, 재분배 피쳐(105a) 뿐만 아니라 몰드 화합물(108)의 종단 에지 E가 세정될 수 있다. 에폭시계 필름(110)은, 예를 들어, 임의의 다른 적절한 수단을 이용하여 에폭시 플럭스를 분배하거나 혹은 에폭시 플럭스 필름을 부착함으로써 증착될 수 있다. 다른 실시예에서 에폭시계 재료 이외의 적절한 전기 절연성 재료가 제1 다이(102a) 상에 증착될 수 있다.
도 2e를 참조하면, IC 어셈블리(200)는 적층된 플립 칩 구성으로 제1 다이(102a)에 제2 다이(102b)를 접속하는 것에 후속하는 것으로 도시된다. 제2 다이(102b)는 다이 대 다이 인터커넥트(105)를 형성하기 위한 열 압축 본딩 및/또는 에폭시계 필름(110)의 인 시츄 경화(in-situ cure)를 이용하여 제1 다이(102a)에 접속될 수 있다. 언더필 재료(112)는 보여지는 바와 같이, 제2 다이(102b)의 측벽과 직접 접촉하고 제2 다이(102b)의 에지에서 보호 배리어를 형성하기 위해 몰드 화합물(108)과 직접 접촉하여 증착될 수 있다. 언더필 재료(112)는, 예를 들어, 캐필러리 분배 공정(capillary dispense process)에 의해 증착될 수 있다.
도 2f를 참조하면, IC 어셈블리(200)는 TMI(예를 들어, 도 1의 TMI(113))의 형성의 일부로서 패드(130b) 상에 솔더링 가능한 재료(115)를 노출하도록 몰드 화합물(108)에 개구부(114)를 형성하는 것에 후속하는 것으로 도시된다. 다른 실시예에서, 개구부(114)는 패드(130b)를 노출하도록 형성될 수 있다(예를 들어, 어떤 솔더링 가능한 재료(115)도 패드(130b) 상에 배치될 수 없음). 개구부(114)는, 예를 들어, 레이저 드릴링 기법에 의해 형성된 레이저 비아일 수 있다. 다른 실시예에서 개구부(114)는 다른 적절한 기법에 따라 형성될 수 있다.
도 2g를 참조하면, IC 어셈블리(200)는 플럭스를 인가하고 솔더링 가능한 재료(115)(예를 들어, 하나 이상의 솔더 볼)를 개구부(114)에 배치하고 솔더링 가능한 재료(115)를 개구부(114) 내의 이미 솔더링 가능한 재료로 퓨징하거나 혹은 어떤 솔더링 가능한 재료도 패드(130b) 상에 배치되지 않는 경우 패드(130b)로 퓨징하도록 솔더링 가능한 재료를 리플로우하는 것에 후속하는 것으로 도시된다. 또한, 몇몇 실시예에서, 하나 이상의 솔더 볼(111) 또는 다른 패키지 레벨 인터커넥트는, 예를 들어, 회로 보드와 같은 다른 전기 디바이스와의 패키지 기판(104)의 접속을 용이하게 하도록 패키지 기판(104)의 제2 측면 S2 상에 부착되거나 또는 달리 형성될 수 있다.
도 2h를 참조하면, IC 어셈블리(200)는 하나 이상의 TMI(113)를 통해 패키지 기판(104)의 제1 측면 S1에 IC 디바이스(140)를 접속하는 것에 후속하는 것으로 도시된다. 몇몇 실시예에서, IC 디바이스(140)는 패키지 기판(104a), 및 그 패키지 기판(104a) 상에 배치된 하나 이상의 메모리 다이(102c)를 갖는 메모리 패키지일 수 있다. 몇몇 실시예에서, 하나 이상의 메모리 다이(102c)는 몰드 화합물 또는 라미네이트 혹은 다른 적절한 구조와 같은 전기 절연성 재료(104b)로 캡슐화될 수 있다. 패키지 기판(104a) 상의 패드(130c)는 솔더링 가능한 재료(115)를 이용하여 솔더 접합을 형성하기 위해 리플로우 공정을 이용하여 패키지 기판(104) 상에서 대응하는 패드(130b)에 접속될 수 있다. IC 디바이스(140)는 다이, 패키지 또는 다른 적절한 전기 어셈블리를 포함하는 폭넓은 적절한 IC 디바이스를 나타낼 수 있다.
도 3은 몇몇 실시예에 따른 집적 회로(IC) 어셈블리를 제조하는 방법(300)에 대한 흐름을 개략적으로 도시한다. 방법(300)은 도 1 내지 도 2h와 관련하여 기술된 실시예와 함께 동작할 수 있거나 혹은 그 반대일 수 있다.
(302)에서, 방법(300)은 제1 측면(예를 들어, 도 2a의 제1 측면 S1) 및 제1 측면에 대향하는 제2 측면(예를 들어, 도 2a의 제2 측면 S2)을 갖는 패키지 기판(예를 들어, 도 2a의 패키지 기판(104))을 제공하는 것을 포함할 수 있다.
(304)에서, 방법(300)은 패키지 기판의 제1 측면에 제1 다이(예를 들어, 도 2b의 제1 다이(102a))의 액티브 측면을 접속하는 것을 포함할 수 있다. 제1 다이는 하나 이상의 TSV(예를 들어, 도 2b의 TSV(107))를 포함할 수 있고 플립 칩 구성으로 부착될 수 있다.
(306)에서, 방법(300)은 패키지 기판의 제1 측면에 몰드 화합물(예를 들어, 도 2c의 몰드 화합물(108))을 형성하는 것을 포함할 수 있다. 몇몇 실시예에서, 몰드 화합물은 제1 다이의 측벽(예를 들어, 도 1의 측벽(103))에 직접 접촉한다. 제1 측면과 그 제1 측면으로부터 가장 먼 몰드 화합물의 종단 에지(예를 들어, 도 1의 종단 에지 E) 사이의 거리(예를 들어, 도 1의 거리 D1)는 제1 다이의 인액티브 측면과 패키지 기판의 제1 측면 사이의 거리(예를 들어, 도 1의 거리 D2) 이하일 수 있다. 몇몇 실시예에서 종단 에지는 실질적으로 평면일 수 있다.
(308)에서, 방법(300)은 적층된 구성으로 제1 다이에 제2 다이(예를 들어, 도 2e의 제2 다이(120b))를 접속하는 것을 포함할 수 있다. 에폭시계 필름(예를 들어, 도 2d의 에폭시계 필름(110))은 제1 다이의 인액티브 측면 상에서 그리고 몰드 화합물의 종단 에지 상에서 증착될 수 있다. 제2 다이는 열 압축에 의해, 예를 들어, 다이 대 다이 인터커넥트(예를 들어, 도 2e의 다이 대 다이 인터커넥트(105))를 이용하여 제1 다이에 접속될 수 있다. 언더필 재료(예를 들어, 도 2e의 언더필 재료(112))는 제2 다이의 측벽과 직접 접촉하여 몰드 화합물의 종단 에지 상에서 증착될 수 있다.
(310)에서, 방법(300)은 몰드 화합물을 통해 하나 이상의 스루 몰드 인터커넥트(TMI)(예를 들어, 도 2h의 TMI(113))를 형성하는 것을 포함할 수 있다. TMI는, 예를 들어, 레이저 공정을 이용하여 몰드 화합물을 통해 개구부를 드릴링하고 개구부를 솔더링 가능한 재료로 채움으로써 형성될 수 있다.
(312)에서, 방법(300)은 하나 이상의 TMI를 통해 패키지 기판의 제1 측면에 집적 회로(IC) 디바이스(예를 들어, 도 2h의 IC 디바이스(140))를 접속하는 것을 포함할 수 있다. IC 디바이스는 TMI 내의 솔더링 가능한 재료와 IC 디바이스 및 패키지 기판 상의 각각의 패드 사이의 접합을 형성하도록 솔더 리플로우 공정을 이용하여 패키지 기판에 접속될 수 있다.
각종 동작은 청구 대상을 이해함에 있어 가장 도움을 주는 방식으로, 복수의 이산적인 동작으로서 순서대로 기술된다. 그러나, 설명의 순서는 이들 동작이 반드시 순서에 따른다는 것으로 해석되어서는 안 된다.
본 발명의 실시예는 원한다면, 구성할 임의의 적절한 하드웨어 및/또는 소프트웨어를 이용하여 시스템으로 구현될 수 있다. 도 4는 몇몇 실시예에 따라 본 명세서에서 기술된 바와 같은 IC 어셈블리(예를 들어, 도 1의 IC 어셈블리(100) 또는 도 2a 내지 도 2h의 IC 어셈블리(200))를 포함하는 컴퓨팅 디바이스(400)를 개략적으로 도시한다. 컴퓨팅 디바이스(400)는 (예를 들어, 하우징(408)에) 마더보드(402)와 같은 보드를 수용할 수 있다. 마더보드(402)는 프로세서(404) 및 적어도 하나의 통신 칩(406)을 포함하되, 이들로만 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(404)는 마더보드(402)에 물리적으로 및 전기적으로 접속될 수 있다. 몇몇 구현예에서, 적어도 하나의 통신 칩(406)은 마더보드(402)에 물리적으로 및 전기적으로 또한 접속될 수 있다. 또다른 구현예에서, 통신 칩(406)은 프로세서(404)의 일부일 수 있다.
컴퓨팅 디바이스(400)는 그 애플리케이션에 따라, 마더보드(402)에 물리적으로 및 전기적으로 접속되거나 혹은 접속되지 않을 수 있는 다른 컴포넌트를 포함할 수 있다. 이들 다른 컴포넌트는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 컴퍼스, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대형 저장 디바이스를 포함하되, 이들로만 제한되지 않는다.
통신 칩(406)은 컴퓨팅 디바이스(400)로의 데이터 전송 및 컴퓨팅 디바이스(400)로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. "무선"이란 용어 및 그 파생물은 비고체 매체를 통해 변조된 전자기 복사선의 사용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하는데 사용될 수 있다. 이 용어는 연관된 디바이스가 어떠한 유선도 포함하지 않지만, 몇몇 실시예에서는 그렇지 않을 수도 있음을 암시하는 것만은 아니다. 통신 칩(406)은 WiGig, Wi-Fi(IEEE(Institute for Electrical and Electronic Engineers) 802.11 패밀리), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 보정안(Amendment)), 임의의 보정안, 업데이트, 및/또는 수정안(진전된 LTE(long term evolution) 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"라 또한 지칭됨) 등) 등과 함께 LTE 프로젝트를 포함하는 IEEE 표준을 포함하되, 이들로만 제한되지 않는 임의의 다수의 무선 표준 또는 프로토콜을 구현할 수 있다. BWA(broadband wireless access) 네트워크와 호환 가능한 IEEE 802.16은 IEEE 802.16 표준에 대해 순응성 및 상호동작성 테스트를 전달하는 제품에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 나타내는 약자인 WiMAX 네트워크라 일반적으로 지칭된다. 통신 칩(406)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(406)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(406)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 그 파생물 뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 표시되는 임의의 다른 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(406)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다.
컴퓨팅 디바이스(400)는 복수의 통신 칩(406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(406)은 WiGig, Wi-Fi 및 블루투스와 같은 더 짧은 범위의 무선 통신에 전용될 수 있고, 제2 통신 칩(496)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더 긴 범위의 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(400)의 프로세서(404)는 본 명세서에서 기술된 바와 같이 IC 어셈블리(예를 들어, 도 1의 IC 어셈블리(100) 또는 도 2a 내지 도 2h의 IC 어셈블리(200)) 내에 패키지화될 수 있다. 예를 들어, 프로세서(404)는 도 1의 패키지 기판(104) 상에 탑재된 제1 다이(102a)일 수 있다. 패키지 기판(104) 및 마다보드(402)는 솔더 볼(111)과 같은 패키지 레벨 인터커넥트를 이용하여 함께 접속될 수 있다. 다른 적절한 구성은 본 명세서에서 기술된 실시예에 따라 구현될 수 있다. "프로세서"란 용어는 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하도록 레지스터 및/또는 메모리로부터 전자 데이터를 프로세싱하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(406)은 본 명세서에서 기술된 바와 같이 IC 어셈블리(예를 들어, 도 1의 IC 어셈블리(100) 또는 도 2a 내지 도 2h의 IC 어셈블리(200)) 내에 패키지화될 수 있는 다이(예를 들어, RF 다이)를 또한 포함할 수 있다. 다른 구현예에서, 컴퓨팅 디바이스(400) 내에 수용된 다른 컴포넌트(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 본 명세서에서 기술된 바와 같이 IC 어셈블리(예를 들어, 도 1의 IC 어셈블리(100) 또는 도 2a 내지 도 2h의 IC 어셈블리(200)) 내에 패키지화될 수 있는 다이를 포함할 수 있다.
각종 구현예에서, 컴퓨팅 디바이스(400)는 랩탑, 넷북, 노트북, 울트라북 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 바스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 컴퓨팅 디바이스(400)는는 몇몇 실시예에서 모바일 컴퓨팅 디바이스일 수 있다. 다른 구현예에서, 컴퓨팅 디바이스(400)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
예
각종 실시예에 따르면, 본 발명은 장치(예를 들어, 집적 회로(IC) 어셈블리)를 기술한다. 예 1의 IC 어셈블리는 제1 측면, 및 상기 제1 측면에 대향하여 배치된 제2 측면을 갖는 패키지 기판과, 상기 패키지 기판의 상기 제1 측면에 접속되는 액티브 측면 및 그 액티브 측면에 대향하여 배치된 인액티브 측면을 갖는 제1 다이 - 상기 제1 다이는 그 제1 다이와 제2 다이 사이에서 전기 신호를 라우팅하도록 구성되는 하나 이상의 스루 실리콘 비아(through-silicon vias : TSV)를 가짐 - 와, 상기 패키지 기판의 상기 제1 측면 상에 배치된 몰드 화합물을 포함할 수 있고, 상기 몰드 화합물은 상기 액티브 측면과 상기 인액티브 측면 사이에서 상기 제1 다이의 측벽과 직접 접촉하고, 상기 제1 측면과 그 제1 측면으로부터 가장 먼 상기 몰드 화합물의 종단 에지 사이의 거리가 상기 제1 다이의 상기 인액티브 측면과 상기 제1 측면 사이의 거리 이하이다. 예 2는 예 1의 IC 어셈블리를 포함할 수 있고, 상기 몰드 화합물의 상기 종단 에지는 상기 다이의 상기 인액티브 측면과 실질적으로 평행하다. 예 3은 예 1의 IC 어셈블리를 포함할 수 있고, 상기 제2 다이를 더 포함하며, 상기 제2 다이는 플립 칩 구성(flip-chip configuration)으로 상기 제1 다이 상에 탑재된다. 예 4는 예 3의 IC 어셈블리를 포함할 수 있고, 상기 패키지 기판의 상기 제1 측면은 일반적으로 평면을 정의하고, 상기 제2 다이의 적어도 일부는 상기 제1 다이보다 상기 평면과 평행한 방향으로 더 연장한다. 예 5는 예 4의 IC 어셈블리를 포함할 수 있고, 상기 제2 다이는 상기 몰드 화합물의 상기 종단 에지 상에 적어도 부분적으로 탑재된다. 예 6은 예 5의 IC 어셈블리를 포함할 수 있고, 상기 제1 다이와 상기 제2 다이 사이에서 상기 제1 다이의 상기 인액티브 측면 상에 배치되고 상기 제2 다이와 상기 몰드 화합물의 상기 종단 에지 사이에서 상기 몰드 화합물의 상기 종단 에지 상에 또한 배치되는 에폭시계 필름을 더 포함한다. 예 7은 예 6의 IC 어셈블리를 포함할 수 있고, 상기 제2 다이는 상기 제1 다이에 접속된 액티브 측면, 및 그 액티브 측면에 대향하여 배치된 인액티브 측면을 갖고, 상기 집적 회로(IC) 어셈블리는, 상기 제2 다이의 상기 액티브 측면과 상기 인액티브 측면 사이에서 상기 제2 다이의 측벽에 직접 접촉하고 상기 몰드 화합물의 상기 종단 에지에 또한 직접 접촉하는 언더필 재료를 더 포함한다. 예 8은 예 1 내지 예 7 중 어느 한 예의 IC 어셈블리를 포함할 수 있고, 상기 몰드 화합물을 통해 형성된 하나 이상의 스루 몰드 인터커넥트(through-mold interconnects)와, 상기 하나 이상의 스루 몰드 인터커넥트를 통해 상기 패키지 기판의 상기 제1 측면에 접속된 집적 회로(IC) 디바이스를 더 포함하고, 상기 제1 다이 및 상기 제2 다이는 상기 패키지 기판의 상기 제1 측면과 상기 IC 디바이스 사이에 배치된다. 예 9는 예 8의 IC 어셈블리를 포함할 수 있고, 상기 제1 다이는 시스템 온 칩(system-on-chip : SoC) 다이이고, 상기 제2 다이는 메모리 다이이고, 상기 IC 디바이스는 메모리 패키지이다.
각종 실시예에 따르면, 본 발명은 IC 어셈블리를 제조하는 방법을 기술한다. 예 10의 방법은 제1 측면, 및 상기 제1 측면에 대향하여 배치된 제2 측면을 갖는 패키지 기판을 제공하는 단계와, 상기 패키지 기판의 상기 제1 측면에 제1 다이의 액티브 측면을 접속하는 단계 - 상기 제1 다이는, 상기 액티브 측면에 대향하여 배치된 인액티브 측면, 및 상기 제1 다이와 제2 다이 사이에서 전기 신호를 라우팅하도록 구성되는 하나 이상의 스루 실리콘 비아(TSV)를 포함함 - 와, 상기 패키지 기판의 상기 제1 측면 상에 배치된 몰드 화합물을 형성하는 단계를 포함할 수 있고, 상기 몰드 화합물은 상기 액티브 측면과 상기 인액티브 측면 사이에서 상기 제1 다이의 측벽과 직접 접촉하고, 상기 제1 측면과 그 제1 측면으로부터 가장 먼 상기 몰드 화합물의 종단 에지 사이의 거리가 상기 제1 다이의 상기 인액티브 측면과 상기 제1 측면 사이의 거리 이하이다.
예 11은 예 10의 방법을 포함할 수 있고, 상기 몰드 화합물의 상기 종단 에지는 상기 다이의 상기 인액티브 측면과 실질적으로 평행이다. 예 12는 예 10의 방법을 포함할 수 있고, 상기 제2 다이를 플립 칩 구성으로 상기 제1 다이에 접속하는 단계를 더 포함한다. 예 13은 예 12의 방법을 포함할 수 있고, 상기 패키지 기판의 상기 제1 측면은 일반적으로 평면을 정의하고, 상기 제2 다이의 적어도 일부는 상기 제1 다이보다 상기 평면과 평행한 방향으로 더 연장한다. 예 14는 예 13의 방법을 포함할 수 있고, 상기 제2 다이는 상기 몰드 화합물의 상기 종단 에지에 접속된다. 예 15는 예 14의 방법을 포함할 수 있고, 에폭시계 필름이 상기 제1 다이와 상기 제2 다이 사이에서 상기 제1 다이의 상기 인액티브 측면 상에 배치되고 상기 제2 다이와 상기 몰드 화합물의 상기 종단 에지 사이에서 상기 몰드 화합물의 상기 종단 에지 상에 또한 배치되도록, 상기 에폭시계 필름을 증착하는 단계를 더 포함한다. 예 16은 예 15의 방법을 포함할 수 있고, 상기 제2 다이는 상기 제1 다이에 접속된 액티브 측면, 및 그 액티브 측면에 대향하여 배치된 인액티브 측면을 갖고, 상기 방법은, 상기 제2 다이의 상기 액티브 측면과 상기 인액티브 측면 사이에서 상기 제2 다이의 측벽에 직접 접촉하고 상기 몰드 화합물의 상기 종단 에지에 또한 직접 접촉하는 언더필 재료를 증착하는 단계를 더 포함한다. 예 17은 예 10 내지 예 16 중 어느 한 예의 방법을 포함할 수 있고, 상기 몰드 화합물을 통해 하나 이상의 스루 몰드 인터커넥트를 형성하는 단계와, 상기 하나 이상의 스루 몰드 인터커넥트를 통해 상기 패키지 기판의 상기 제1 측면에 집적 회로(IC) 디바이스를 접속하는 단계를 더 포함하고, 상기 제1 다이 및 상기 제2 다이는 상기 패키지 기판의 상기 제1 측면과 상기 IC 디바이스 사이에 배치된다. 예 18은 예 17의 방법을 포함할 수 있고, 상기 제1 다이는 시스템 온 칩(SoC) 다이이고, 상기 제2 다이는 메모리 다이이고, 상기 IC 디바이스는 메모리 패키지이다.
각종 실시예에 따르면, 본 발명은 시스템(예를 들어, 컴퓨팅 디바이스)을 기술한다. 예 19의 컴퓨팅 디바이스는 회로 보드와, 상기 회로 보드에 접속된 집적 회로(IC) 어셈블리를 포함하고, 상기 IC 어셈블리는, 제1 측면, 및 상기 제1 측면에 대향하여 배치된 제2 측면을 갖는 패키지 기판과, 상기 패키지 기판의 상기 제1 측면에 접속되는 액티브 측면 및 그 액티브 측면에 대향하여 배치된 인액티브 측면을 갖는 제1 다이 - 상기 제1 다이는 그 제1 다이와 제2 다이 사이에서 전기 신호를 라우팅하도록 구성되는 하나 이상의 스루 실리콘 비아(TSV)를 가짐 - 와, 상기 패키지 기판의 상기 제1 측면 상에 배치된 몰드 화합물을 포함하며, 상기 몰드 화합물은 상기 액티브 측면과 상기 인액티브 측면 사이에서 상기 제1 다이의 측벽과 직접 접촉하고, 상기 제1 측면과 그 제1 측면으로부터 가장 먼 상기 몰드 화합물의 종단 에지 사이의 거리가 상기 제1 다이의 상기 인액티브 측면과 상기 제1 측면 사이의 거리 이하이다. 예 20은 예 19의 컴퓨팅 디바이스를 포함할 수 있고, 상기 컴퓨팅 디바이스는 상기 회로 보드와 접속되는 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 컴퍼스(compass), 가이거 카운터(Geiger counter), 가속계, 자이로스코프, 스피커, 또는 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스이다.
각종 실시예는 상기 접속사 형태 (및)(예를 들어, "및"은 "및/또는"일 수 있음)으로 기술되어 있는 실시예 중 대안적인(또다른) 실시예를 포함하는 상술한 실시예의 임의의 적절한 조합을 포함할 수 있다. 또한, 몇몇 실시예는 실행될 때 임의의 상술한 실시예의 동작을 발생하는 인스트럭션이 저장된 하나 이상의 제조물(예를 들어, 비일시적인 컴퓨터 판독가능한 매체)을 포함할 수 있다. 또한, 몇몇 실시예는 상술한 실시예의 각종 동작을 수행하는 임의의 적절한 수단을 갖는 장치 또는 시스템을 포함할 수 있다.
요약서에 기술되어 있는 것을 포함하는 본 발명의 예시된 구현예의 상기 설명은 본 발명을 개시된 정확한 형태로 독점적으로 되게 하거나 혹은 제한하고자 하는 것은 아니다. 본 명세서에서 특정의 구현예 및 예이 기술되어 있으나, 당 분야에서 통상의 지식을 가진 자가 인지하는 바와 같이, 각종 균등한 변경예가 본 발명의 범위 내에서 가능하다.
이들 변경예는 상기 상세한 설명의 관점에서 본 발명의 실시예에 대해 행해질 수 있다. 후술하는 특허청구범위에 사용된 용어는 명세서 및 특허청구범위에 개시된 특정의 구현예로 본 발명의 실시예을 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 범위는 특허청구범위의 수립된 교시에 따라 해석되어야 하는 후술하는 특허청구범위에 의해 전적으로 결정되어야 한다.

Claims (20)

  1. 제1 측면, 및 상기 제1 측면에 대향하여 배치된 제2 측면을 갖는 패키지 기판과,
    상기 패키지 기판의 상기 제1 측면에 접속되는 액티브 측면 및 그 액티브 측면에 대향하여 배치된 인액티브 측면을 갖는 제1 다이 - 상기 제1 다이는 그 제1 다이와 제2 다이 사이에서 전기 신호를 라우팅하도록 구성되는 하나 이상의 스루 실리콘 비아(through-silicon vias : TSV)를 가짐 - 와,
    상기 패키지 기판의 상기 제1 측면 상에 배치된 몰드 화합물 - 상기 몰드 화합물은 상기 액티브 측면과 상기 인액티브 측면 사이에서 상기 제1 다이의 측벽과 직접 접촉하고, 상기 제1 측면과 그 제1 측면으로부터 가장 먼 상기 몰드 화합물의 종단 에지 사이의 거리가 상기 제1 다이의 상기 인액티브 측면과 상기 제1 측면 사이의 거리 이하임 - 과,
    상기 제1 다이 상에 탑재되고, 상기 몰드 화합물의 상기 종단 에지 상에 적어도 부분적으로 탑재되는 상기 제2 다이와,
    상기 제1 다이와 상기 제2 다이 사이에서 상기 제1 다이의 상기 인액티브 측면 상에 배치되고, 상기 제2 다이와 상기 몰드 화합물의 상기 종단 에지 사이에서 상기 몰드 화합물의 상기 종단 에지 상에 또한 배치되는 에폭시계 재료와,
    상기 제2 다이의 측벽과 직접 접촉하고, 상기 에폭시계 재료와 직접 접촉하며, 상기 몰드 화합물의 상기 종단 에지에 또한 직접 접촉하는 언더필 재료 - 상기 언더필 재료는 상기 에폭시계 재료와 상이함 - 를 포함하는
    집적 회로(IC) 어셈블리.
  2. 제 1 항에 있어서,
    상기 몰드 화합물의 상기 종단 에지는 상기 제1 다이의 상기 인액티브 측면과 평행한(planar)
    집적 회로(IC) 어셈블리.
  3. 제 1 항에 있어서,
    상기 제2 다이는 플립 칩 구성(flip-chip configuration)으로 상기 제1 다이 상에 탑재되는
    집적 회로(IC) 어셈블리.
  4. 제 3 항에 있어서,
    상기 패키지 기판의 상기 제1 측면은 평면을 정의하고,
    상기 제2 다이의 적어도 일부는 상기 제1 다이보다 상기 평면과 평행한 방향으로 더 연장하는
    집적 회로(IC) 어셈블리.
  5. 제 1 항에 있어서,
    상기 언더필 재료는 캐필러리 언더필 재료를 포함하는
    집적 회로(IC) 어셈블리.
  6. 제 1 항에 있어서,
    상기 에폭시계 재료는 에폭시 플럭스 필름을 포함하는
    집적 회로(IC) 어셈블리.
  7. 제 1 항에 있어서,
    상기 제2 다이는 상기 제1 다이에 접속된 액티브 측면, 및 그 액티브 측면에 대향하여 배치된 인액티브 측면을 갖고, 상기 언더필 재료는 상기 제2 다이의 상기 액티브 측면과 상기 인액티브 측면 사이에서 상기 제2 다이의 상기 측벽에 직접 접촉하는
    집적 회로(IC) 어셈블리.
  8. 제 1 항에 있어서,
    상기 몰드 화합물을 통해 형성된 하나 이상의 스루 몰드 인터커넥트(through-mold interconnects)와,
    상기 하나 이상의 스루 몰드 인터커넥트를 통해 상기 패키지 기판의 상기 제1 측면에 접속된 집적 회로(IC) 디바이스를 더 포함하고,
    상기 제1 다이 및 상기 제2 다이는 상기 패키지 기판의 상기 제1 측면과 상기 IC 디바이스 사이에 배치되는
    집적 회로(IC) 어셈블리.
  9. 제 8 항에 있어서,
    상기 제1 다이는 시스템 온 칩(system-on-chip : SoC) 다이이고,
    상기 제2 다이는 메모리 다이이고,
    상기 IC 디바이스는 메모리 패키지인
    집적 회로(IC) 어셈블리.
  10. 제1 측면, 및 상기 제1 측면에 대향하여 배치된 제2 측면을 갖는 패키지 기판을 제공하는 단계와,
    상기 패키지 기판의 상기 제1 측면에 제1 다이의 액티브 측면을 접속하는 단계 - 상기 제1 다이는, 상기 액티브 측면에 대향하여 배치된 인액티브 측면, 및 상기 제1 다이와 제2 다이 사이에서 전기 신호를 라우팅하도록 구성되는 하나 이상의 스루 실리콘 비아(TSV)를 포함함 - 와,
    상기 패키지 기판의 상기 제1 측면 상에 배치된 몰드 화합물을 형성하는 단계 - 상기 몰드 화합물은 상기 액티브 측면과 상기 인액티브 측면 사이에서 상기 제1 다이의 측벽과 직접 접촉하고, 상기 제1 측면과 그 제1 측면으로부터 가장 먼 상기 몰드 화합물의 종단 에지 사이의 거리가 상기 제1 다이의 상기 인액티브 측면과 상기 제1 측면 사이의 거리 이하임 - 와,
    상기 제2 다이를 상기 제1 다이 상에 그리고 상기 몰드 화합물의 상기 종단 에지 상에 적어도 부분적으로 탑재하는 단계와,
    상기 제1 다이와 상기 제2 다이 사이에서 상기 제1 다이의 상기 인액티브 측면 상에 에폭시계 재료를 증착하고, 또한 상기 제2 다이와 상기 몰드 화합물의 상기 종단 에지 사이에서 상기 몰드 화합물의 상기 종단 에지 상에 상기 에폭시계 재료를 증착하는 단계와,
    상기 제2 다이의 측벽과 직접 접촉하고, 상기 에폭시계 재료와 직접 접촉하며, 상기 몰드 화합물의 상기 종단 에지에 또한 직접 접촉하는 언더필 재료를 증착하는 단계 - 상기 언더필 재료는 상기 에폭시계 재료와 상이함 - 를 포함하는
    방법.
  11. 제 10 항에 있어서,
    상기 몰드 화합물의 상기 종단 에지는 상기 제1 다이의 상기 인액티브 측면과 평행한
    방법.
  12. 제 10 항에 있어서,
    상기 제2 다이를 상기 제1 다이 상에 탑재하는 것은, 상기 제2 다이를 플립 칩 구성으로 상기 제1 다이 상에 탑재하는 것을 포함하는
    방법.
  13. 제 12 항에 있어서,
    상기 패키지 기판의 상기 제1 측면은 평면을 정의하고,
    상기 제2 다이의 적어도 일부는 상기 제1 다이보다 상기 평면과 평행한 방향으로 더 연장하는
    방법.
  14. 제 10 항에 있어서,
    상기 언더필 재료는 캐필러리 언더필 재료를 포함하는
    방법.
  15. 제 10 항에 있어서,
    상기 에폭시계 재료는 에폭시 플럭스 필름을 포함하는
    방법.
  16. 제 10 항에 있어서,
    상기 제2 다이는 상기 제1 다이에 접속된 액티브 측면, 및 그 액티브 측면에 대향하여 배치된 인액티브 측면을 갖고, 상기 언더필 재료는 상기 제2 다이의 상기 액티브 측면과 상기 인액티브 측면 사이에서 상기 제2 다이의 상기 측벽에 직접 접촉하는
    방법.
  17. 제 10 항에 있어서,
    상기 몰드 화합물을 통해 하나 이상의 스루 몰드 인터커넥트를 형성하는 단계와,
    상기 하나 이상의 스루 몰드 인터커넥트를 통해 상기 패키지 기판의 상기 제1 측면에 집적 회로(IC) 디바이스를 접속하는 단계를 더 포함하고,
    상기 제1 다이 및 상기 제2 다이는 상기 패키지 기판의 상기 제1 측면과 상기 IC 디바이스 사이에 배치되는
    방법.
  18. 제 17 항에 있어서,
    상기 제1 다이는 시스템 온 칩(SoC) 다이이고,
    상기 제2 다이는 메모리 다이이고,
    상기 IC 디바이스는 메모리 패키지인
    방법.
  19. 회로 보드와,
    상기 회로 보드에 접속된 집적 회로(IC) 어셈블리를 포함하고,
    상기 IC 어셈블리는,
    제1 측면, 및 상기 제1 측면에 대향하여 배치된 제2 측면을 갖는 패키지 기판과,
    상기 패키지 기판의 상기 제1 측면에 접속되는 액티브 측면 및 그 액티브 측면에 대향하여 배치된 인액티브 측면을 갖는 제1 다이 - 상기 제1 다이는 그 제1 다이와 제2 다이 사이에서 전기 신호를 라우팅하도록 구성되는 하나 이상의 스루 실리콘 비아(TSV)를 가짐 - 와,
    상기 패키지 기판의 상기 제1 측면 상에 배치된 몰드 화합물 - 상기 몰드 화합물은 상기 액티브 측면과 상기 인액티브 측면 사이에서 상기 제1 다이의 측벽과 직접 접촉하고, 상기 제1 측면과 그 제1 측면으로부터 가장 먼 상기 몰드 화합물의 종단 에지 사이의 거리가 상기 제1 다이의 상기 인액티브 측면과 상기 제1 측면 사이의 거리 이하임 - 과,
    상기 제1 다이 상에 탑재되고, 상기 몰드 화합물의 상기 종단 에지 상에 적어도 부분적으로 탑재되는 상기 제2 다이와,
    상기 제1 다이와 상기 제2 다이 사이에서 상기 제1 다이의 상기 인액티브 측면 상에 배치되고, 상기 제2 다이와 상기 몰드 화합물의 상기 종단 에지 사이에서 상기 몰드 화합물의 상기 종단 에지 상에 또한 배치되는 에폭시계 재료와,
    상기 제2 다이의 측벽과 직접 접촉하고, 상기 에폭시계 재료와 직접 접촉하며, 상기 몰드 화합물의 상기 종단 에지에 또한 직접 접촉하는 언더필 재료 - 상기 언더필 재료는 상기 에폭시계 재료와 상이함 - 를 포함하는
    컴퓨팅 디바이스.
  20. 제 19 항에 있어서,
    상기 컴퓨팅 디바이스는 상기 회로 보드와 접속되는 디스플레이, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 컴퍼스(compass), 가이거 카운터(Geiger counter), 가속계, 자이로스코프, 스피커, 또는 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스인
    컴퓨팅 디바이스.
KR1020167034637A 2014-07-11 2014-07-11 스케일링가능한 패키지 아키텍처 및 연관된 기법과 구성 KR102108608B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/046417 WO2016007176A1 (en) 2014-07-11 2014-07-11 Scalable package architecture and associated techniques and configurations

Publications (2)

Publication Number Publication Date
KR20170005083A KR20170005083A (ko) 2017-01-11
KR102108608B1 true KR102108608B1 (ko) 2020-05-07

Family

ID=55064634

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167034637A KR102108608B1 (ko) 2014-07-11 2014-07-11 스케일링가능한 패키지 아키텍처 및 연관된 기법과 구성

Country Status (7)

Country Link
US (3) US9793244B2 (ko)
EP (1) EP3167485A4 (ko)
JP (1) JP2016526306A (ko)
KR (1) KR102108608B1 (ko)
CN (1) CN105917465B (ko)
TW (1) TWI614847B (ko)
WO (1) WO2016007176A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101640076B1 (ko) * 2014-11-05 2016-07-15 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법
US10886195B2 (en) 2016-08-18 2021-01-05 Intel Corporation Systems and methods for improved through-silicon-vias
KR20230132883A (ko) 2016-10-04 2023-09-18 스카이워크스 솔루션즈, 인코포레이티드 오버몰드 구조체를 갖는 양면 라디오-주파수 패키지
US10593565B2 (en) 2017-01-31 2020-03-17 Skyworks Solutions, Inc. Control of under-fill with a packaging substrate having an integrated trench for a dual-sided ball grid array package
WO2019066976A1 (en) * 2017-09-29 2019-04-04 Intel Corporation MULTINIVE DISTRIBUTED CLAMPS
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US11410902B2 (en) 2019-09-16 2022-08-09 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN113782496A (zh) * 2020-06-10 2021-12-10 讯芯电子科技（中山）有限公司 半导体封装装置和半导体封装装置制造方法
US11791326B2 (en) * 2021-05-10 2023-10-17 International Business Machines Corporation Memory and logic chip stack with a translator chip

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196657A (ja) * 2005-01-13 2006-07-27 New Japan Radio Co Ltd 半導体装置の製造方法
US20110121442A1 (en) * 2009-11-24 2011-05-26 Advanced Semiconductor Engineering, Inc. Package structure and package process
US20110272814A1 (en) * 2010-05-07 2011-11-10 Kurt Wachtler Method for attaching wide bus memory and serial memory to a processor within a chip scale package footprint

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4028211B2 (ja) 2001-11-01 2007-12-26 ローム株式会社 半導体装置
US20050224978A1 (en) * 2002-06-24 2005-10-13 Kohichiro Kawate Heat curable adhesive composition, article, semiconductor apparatus and method
US7262077B2 (en) 2003-09-30 2007-08-28 Intel Corporation Capillary underfill and mold encapsulation method and apparatus
JP4016984B2 (ja) * 2004-12-21 2007-12-05 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、及び電子機器
JP2007180529A (ja) * 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
JP5044189B2 (ja) * 2006-10-24 2012-10-10 リンテック株式会社 複合型半導体装置の製造方法、及び複合型半導体装置
TWI414580B (zh) * 2006-10-31 2013-11-11 Sumitomo Bakelite Co 黏著帶及使用該黏著帶而成之半導體裝置
TWI335059B (en) 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
US7973416B2 (en) * 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
US7960840B2 (en) * 2008-05-12 2011-06-14 Texas Instruments Incorporated Double wafer carrier process for creating integrated circuit die with through-silicon vias and micro-electro-mechanical systems protected by a hermetic cavity created at the wafer level
US8178976B2 (en) * 2008-05-12 2012-05-15 Texas Instruments Incorporated IC device having low resistance TSV comprising ground connection
US20090294028A1 (en) * 2008-06-03 2009-12-03 Nanochip, Inc. Process for fabricating high density storage device with high-temperature media
TWI573201B (zh) * 2008-07-18 2017-03-01 聯測總部私人有限公司 封裝結構性元件
US9559046B2 (en) 2008-09-12 2017-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-in package-on-package structure using through silicon vias
US7915080B2 (en) * 2008-12-19 2011-03-29 Texas Instruments Incorporated Bonding IC die to TSV wafers
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
KR20100095268A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP2011061004A (ja) 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
US8378477B2 (en) * 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
US8313982B2 (en) * 2010-09-20 2012-11-20 Texas Instruments Incorporated Stacked die assemblies including TSV die
KR20120031697A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법
US20120080787A1 (en) * 2010-10-05 2012-04-05 Qualcomm Incorporated Electronic Package and Method of Making an Electronic Package
KR101740483B1 (ko) * 2011-05-02 2017-06-08 삼성전자 주식회사 고정 부재 및 할로겐-프리 패키지간 연결부를 포함하는 적층 패키지
US8623763B2 (en) * 2011-06-01 2014-01-07 Texas Instruments Incorporated Protective layer for protecting TSV tips during thermo-compressive bonding
US20130001710A1 (en) * 2011-06-29 2013-01-03 Invensense, Inc. Process for a sealed mems device with a portion exposed to the environment

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196657A (ja) * 2005-01-13 2006-07-27 New Japan Radio Co Ltd 半導体装置の製造方法
US20110121442A1 (en) * 2009-11-24 2011-05-26 Advanced Semiconductor Engineering, Inc. Package structure and package process
US20110272814A1 (en) * 2010-05-07 2011-11-10 Kurt Wachtler Method for attaching wide bus memory and serial memory to a processor within a chip scale package footprint

Also Published As

Publication number Publication date
EP3167485A1 (en) 2017-05-17
US20160260690A1 (en) 2016-09-08
WO2016007176A1 (en) 2016-01-14
JP2016526306A (ja) 2016-09-01
US10037976B2 (en) 2018-07-31
TWI614847B (zh) 2018-02-11
CN105917465A (zh) 2016-08-31
US20180331075A1 (en) 2018-11-15
US10580758B2 (en) 2020-03-03
US9793244B2 (en) 2017-10-17
CN105917465B (zh) 2019-11-19
KR20170005083A (ko) 2017-01-11
EP3167485A4 (en) 2018-03-07
US20180005997A1 (en) 2018-01-04
TW201606955A (zh) 2016-02-16

Similar Documents

Publication Publication Date Title
KR102108608B1 (ko) 스케일링가능한 패키지 아키텍처 및 연관된 기법과 구성
US20230023328A1 (en) Integrated circuit package having wirebonded multi-die stack
US10867961B2 (en) Single layer low cost wafer level packaging for SFF SiP
US10301176B2 (en) Microelectromechanical system (MEMS) on application specific integrated circuit (ASIC)
CN105981159B (zh) 具有设置在封装体内的无源微电子器件的微电子封装件
US9275971B2 (en) Bridge interconnect with air gap in package assembly
US20150255411A1 (en) Die-to-die bonding and associated package configurations
US9159714B2 (en) Package on wide I/O silicon
US10541221B2 (en) Fan-out semiconductor package
EP2916351A2 (en) Embedded die flip-chip package assembly
US10643983B2 (en) Extended stiffener for platform miniaturization
US9646953B2 (en) Integrated circuit packaging techniques and configurations for small form-factor or wearable devices
US20170092618A1 (en) Package topside ball grid array for ultra low z-height

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant