JP2016526306A - スケーラブルパッケージアーキテクチャ並びに関連する技法及び構造 - Google Patents

スケーラブルパッケージアーキテクチャ並びに関連する技法及び構造 Download PDF

Info

Publication number
JP2016526306A
JP2016526306A JP2016533303A JP2016533303A JP2016526306A JP 2016526306 A JP2016526306 A JP 2016526306A JP 2016533303 A JP2016533303 A JP 2016533303A JP 2016533303 A JP2016533303 A JP 2016533303A JP 2016526306 A JP2016526306 A JP 2016526306A
Authority
JP
Japan
Prior art keywords
die
package substrate
inactive
mold compound
assembly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016533303A
Other languages
English (en)
Inventor
ガネサン，サンカ
ジアデー，バッサム
ニムカール，ニテシュ
Original Assignee
インテル コーポレイション
インテル コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インテル コーポレイション, インテル コーポレイション filed Critical インテル コーポレイション
Publication of JP2016526306A publication Critical patent/JP2016526306A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0381—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/28105—Layer connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. layer connectors on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29005—Structure
    • H01L2224/29006—Layer connector larger than the underlying bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32058—Shape in side view being non uniform along the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32105—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/3301—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/33104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/33106—Disposition relative to the bonding areas, e.g. bond pads the layer connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33183—On contiguous sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/809—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding with the bonding area not providing any mechanical bonding
    • H01L2224/80901—Pressing a bonding area against another bonding area by means of a further bonding area or connector
    • H01L2224/80903—Pressing a bonding area against another bonding area by means of a further bonding area or connector by means of a bump or layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Abstract

本開示の実施態様は、集積回路（ＩＣ）アセンブリのスケーラブルパッケージアーキテクチャ並びに関連する技法及び構造を記載する。１つの実施態様において、集積回路（ＩＣ）アセンブリは、第１の側と、第１の側の反対側に配置される第２の側とを有する、パッケージ基板と、パッケージ基板の第１の側と結合させられるアクティブ側と、アクティブ側の反対側に配置されるインアクティブ側とを有する、第１のダイと、パッケージ基板の第１の側に配置されるモールド化合物とを含み、第１のダイは、第１のダイと第２のダイとの間で電気信号を経路制御するように構成される１以上の貫通シリコンビア（ＴＳＶ）を有し、モールド化合物は、アクティブ側とインアクティブ側との間で第１のダイの側壁と直接的に接触し、第１の側と第１の側から最も遠いモールド化合物の終端縁との間の距離が、第１のダイのインアクティブ側と第１の側との間の距離以下である。他の実施態様を記載し且つ／或いは請求し得る。

Description

本開示の実施態様は、一般的には、集積回路（ＩＣ）アセンブリの分野に関し、より具体的には、スケーラブルパッケージアーキテクチャ(scalable package architecture)並びに関連する技法及び構造に関する。
現在、新たに出現している集積回路（ＩＣ）アセンブリは、１つ又はそれよりも多くの（１以上の）ダイ（例えば、メモリダイ）が他のダイ（例えば、システムオンチップダイ）の上に積み重ねられる、三次元（３Ｄ）パッケージアーキテクチャを含み得る。一部の構造において、積重ねダイは、下層のダイの上に覆い被さる（オーバーハングする）ことがあり、それは積重ねダイの亀裂のような欠陥の危険性を招き得る。現在、そのような危険性を緩和するために、下層のダイ又はオーバーハングの縮小スケーリングは、望ましくなく制約されることがある。加えて、ＩＣアセンブリはより小さい寸法に縮小し続けるので、携帯デバイスのようなより小さいデバイスのために、３Ｄパッケージアーキテクチャのより小さいＺ高さを提供することが望ましくあり得る。
実施態様は、添付の図面と共に以下の詳細な記載によって直ちに理解されるであろう。この記載を容易化するために、同等の参照番号は、同等の構造的要素を指し示す。実施態様は、添付の図面の図中に一例として例示されており、限定として例示されていない。
一部の実施態様に従った例示的な集積回路（ＩＣ）アセンブリを概略的に示す側断面図である。
一部の実施態様に従った製造の様々な段階の間の例示的な集積回路（ＩＣ）アセンブリを概略的に示す側断面図である。 一部の実施態様に従った製造の様々な段階の間の例示的な集積回路（ＩＣ）アセンブリを概略的に示す側断面図である。 一部の実施態様に従った製造の様々な段階の間の例示的な集積回路（ＩＣ）アセンブリを概略的に示す側断面図である。 一部の実施態様に従った製造の様々な段階の間の例示的な集積回路（ＩＣ）アセンブリを概略的に示す側断面図である。 一部の実施態様に従った製造の様々な段階の間の例示的な集積回路（ＩＣ）アセンブリを概略的に示す側断面図である。 一部の実施態様に従った製造の様々な段階の間の例示的な集積回路（ＩＣ）アセンブリを概略的に示す側断面図である。 一部の実施態様に従った製造の様々な段階の間の例示的な集積回路（ＩＣ）アセンブリを概略的に示す側断面図である。 一部の実施態様に従った製造の様々な段階の間の例示的な集積回路（ＩＣ）アセンブリを概略的に示す側断面図である。
一部の実施態様に従った集積回路（ＩＣ）アセンブリの製造方法を概略的に示すフロー図である。
一部の実施態様に従った、ここに記載するＩＣアセンブリを含む、計算デバイスを示す概略図である。
本開示の実施態様は、集積回路（ＩＣ）アセンブリのスケーラブルパッケージアーキテクチャ(scalable package architecture)並びに関連する技法及び構造を記載する。以下の既述では、当業者によって一般的に利用される用語を用いて例示的な実装（インプレメンテーション）(Implementations)の様々な特徴を記載して、それらの作業の実質を他の当業者に伝達する。しかしながら、記載の特徴の一部のみを用いても本開示の実施態様を実施し得ることが当業者に明らかであろう。説明の目的のために、例示的な実装の網羅的な理解をもたらすために、特定の数、材料、及び構造を示す。しかしながら、特定の詳細がなくても本開示の実施態様を実施し得ることが当業者に明らかであろう。他の場合には、例示的な実装を曖昧にしないために、周知の機能を省略し或いは簡略化する。
以下の詳細な記載では、その一部を形成する添付の図面を参照する。図面において、同等の番号は図面を通じて同等の部品を指し示しており、図面には、本開示の主題を実施し得る例示的な実施態様を一例によって示している。本開示の範囲から逸脱せずに他の実施態様を利用し得ること並びに構造的又は論理的な変更を行い得ることが理解されるべきである。従って、以下の詳細な記載は限定的な意味で取られるべきではなく、実施態様の範囲は付属の請求項及びそれらの均等物によって定められる。
本開示の目的のために、「Ａ及び／又はＢ」という成句は、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的のために、「Ａ、Ｂ、及び／又はＣ」という成句は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）を意味する。
記載は、頂／底、内／外、上／下、及び同等の用語のような、視点に基づく記載を用い得る。そのような記載は、議論を容易化するために用いるに過ぎず、ここに記載する実施態様の適用を如何なる特定の向きに限定することも意図していない。
記載は、「ある実施態様において」又は「実施態様において」という成句を用い得る。それらは１以上の同じ又は異なる実施態様をそれぞれ言及し得る。更に、本開示の実施態様に関して用いられるとき、「含む」、「包含する」、及び「有する」という用語、並びに同等の用語は、同義である。
「〜と結合させられ」(“coupled with”)という用語をその活用形と共にここで用い得る。「結合させられ」は、以下の１つ以上を意味し得る。「結合させられ」は、２つ又はそれよりも多くの要素が直接的に物理的又は電気的に接触することを意味し得る。しかしながら、「結合させられ」は、２つ又はそれよりも多くの要素が互いに間接的に接触するが、依然として互いに協働し或いは相互作用することを意味し得るし、１つ又はそれよりも多く（１以上）の他の要素が、互いに結合させられると言われる要素の間に結合され或いは接続されることを意味し得る。
様々な実施態様において、「第２の機能の上に形成され、堆積され、或いは他の方法において配置される第１の機能」という成句は、第１の機能が第２の機能の上に形成され、堆積され、或いは他の方法において配置され、第１の機能の少なくとも一部が第２の機能の少なくとも一部と直接的に接触し（例えば、直接的に物理的及び／又は電気的に接触し）、或いは間接的に接触する（例えば、第１の機能と第２の機能との間に１つ又はそれよりも多くの他の機能を有する）ことを意味し得る。
ここで用いるとき、「モジュール」という用語は、１つ又はそれよりも多く（１以上）のソフトウェアプログラム若しくはファームウェアプログラム、組み合わせ論理回路、及び／又は記載の機能性をもたらす他の適切な構成部品を実行する、特定用途向け集積回路（ＡＳＩＣ）、電子回路、システムオンチップ（ＳｏＣ）、プロセッサ（共用、専用、又はグループ）、及び／又はメモリ（共用、専用、又はグループ）の一部である或いは含むことに言及し得る。
図１は、一部の実施態様に従った、例示的な集積回路アセンブリ１００（ＩＣアセンブリ１００）の側断面図を概略的に例示している。様々な実施態様によれば、ＩＣアセンブリ１００は、１つ又はそれよりも多くのダイが他のダイの上に積み重ねられる三次元（３Ｄ）パッケージアーキテクチャを提示し得る。例えば、一部の実施態様では、第１のダイ１０２ａをパッケージ基板１０４と結合させ、第２のダイ１０２ｂを第１のダイ１０２ａの上に積み重ね得る。描写のＩＣアセンブリ１００は、一部の実施態様におけるＩＣアセンブリの一部を提示しているに過ぎないかもしれない。
様々な実施態様によれば、ＩＣアセンブリ１００は、第１の側Ｓ１と、第１の側Ｓ１の反対側に配置される第２の側Ｓ２とを有する、パッケージ基板１０４を含み得る。一部の実施態様において、パッケージ基板１０４は、コア及び／又は例えば味の素層間絶縁フィルム（ＡＢＦ）基板のようなビルドアップ層を有する、エポキシベースの積層基板である。他の実施態様において、パッケージ基板は、例えば、任意の適切なプリント回路基板（ＰＣＢ）技法を用いて形成されるプリント回路基板（ＰＣＢ）のような、回路基板であり得る。パッケージ基板１０４は、他の実施態様において、例えば、ガラス、セラミック、又は半導体材料から形成される基板を含む、他の適切な種類の基板を含み得る。
パッケージ基板１０４は、例えば、入力／出力（Ｉ／Ｏ）信号又は電力／接地のような電気信号を、１つ又はそれよりも多くのダイ（例えば、第１のダイ１０２ａ）に或いは１つ又はそれよりも多くのダイ（例えば、第１のダイ１０２ａ）から経路制御（ルーティング）するように構成される、電気ルーティング機能を含み得る。電気ルーティング機能は、例えば、パッケージ基板１０４の１つ又はそれよりも多くの表面に配置されるパッド１３０ａ，１３０ｂ若しくはトレース１３２、及び／又は、例えば、パッケージ基板１０４を通じて電気信号を経路制御する導電線、ビア、又は他のインターコネクト構成のような、内部ルーティング機能（図示せず）を含み得る。例えば、描写の実施態様において、パッケージ基板１０４は、ダイ１０２のダイレベルインターコネクト１０９を受け入れるように構成されるパッド１３０ａ（「ランド」とも呼び得る）と、第１の側Ｓ１の上の他のＩＣデバイス１４０のパッケージレベルインターコネクト（例えば、モールド貫通インターコネクト１１３）を受け入れるように構成されるパッド１３０ｂとを含む。一部の実施態様では、図面から分かるように、パッケージ基板１０４の第１の側Ｓ１の外表面にソルダレジスト層１０６を配置し得る。第１のダイ１０２ａ及び／又は第２のダイ１０２ｂとＩＣデバイス１４０の１つ又はそれよりも多くの電気デバイス（例えば、ダイ）との間で電気信号を経路制御するようにパッケージ基板１０４の内部ルーティング機能又はトレース１３２を構成し得る。
例えば、１つ又はそれよりも多くのソルダボール１１１のような１つ又はそれよりも多くのパッケージレベルインターコネクトをパッケージ基板１０４の第２の側Ｓ２に形成して、例えば、回路基板（例えば、図４のマザーボード４０２）のような他の電気デバイスとのパッケージ基板１０４の結合(coupling)を容易化し得る。描写の実施態様の特徴を曖昧にするのを避けるために示していないが、ソルダボール１１１をパッケージ基板１０４の第２の側Ｓ２に配置される対応するパッドと結合させ得る。
第１のダイ１０２ａをパッケージ基板１０４と結合させ得る。描写するように、例えば、フリップチップ構造においてパッケージ基板１０４と直接的に結合させられることを含む多種多様の適切な構造に従って、第１のダイ１０２ａをパッケージ基板１０４に取り付け得る。フリップチップ構造では、バンプ、ピラー、又は他の適切な構成のようなダイレベルインターコネクト構成１０９を用いて、アクティブ回路（活性回路）を含む第１のダイ１０２ａのアクティブ側（活性側）がパッケージ基板１０４の表面に取り付けられ、ダイレベルインターコネクト構成１０９は、第１のダイ１０２ａをパッケージ基板１０４と電気的にも結合させる。第１のダイ１０２ａのアクティブ側の反対側にインアクティブ側（不活性側）を配置し得る。
一部の実施態様において、第１のダイ１０２ａは、第１のダイ１０２ａと第１のダイ１０２ａと結合される第２のダイ１０２ｂとの間で電気信号を経路制御するように構成される１つ又はそれよりも多くの貫通シリコンビア１０７（ＴＳＶ１０７）を含み得る。例えば、ＴＳＶ１０７は、第１のダイ１０２ａのアクティブ側にあるアクティブ回路を、第２のダイ１０２ｂを第１のダイ１０２ａと結合するバンプ、ピラー、又は他の適切な構造のようなダイ間インターコネクト１０５と電気的に結合させ得る。描写の実施態様では、ＴＳＶ１０７と電気的に結合し得るダイ間インターコネクト１０５を用いて、第２のダイ１０２ｂのアクティブ側がフリップチップ構造において第１のダイ１０２ａのインアクティブ側に取り付けられる。
第１のダイ１０２ａ及び／又は第２のダイ１０２ｂは、相補的な金属酸化物半導体（ＣＭＯＳ）デバイスを形成することに関連して用いられる薄膜蒸着、リソグラフィ、エッチング、及び類似技法のような半導体製造技法を用いて、半導体材料（例えば、シリコン）から作製される、個別の製品を提示し得る。第１のダイ１０２ａ及び／又は第２のダイ１０２ｂは、プロセッサ、メモリ、システムオンチップ（ＳｏＣ）、又はＡＳＩＣであり得るし、含み得るし、或いはその一部であり得る。１つの実施態様において、第１のダイ１０２ａはＳｏＣダイを提示し得るし、第２のダイ１０２ｂはメモリダイを提示し得る。
様々な実施態様によれば、パッケージ基板１０４の第１の側Ｓ１にモールド化合物１０８（型化合物１０８）を形成し得る。モールド化合物１０８を、例えば、ＩＣアセンブリ１００の機能をカプセル化して湿分又は酸化のような環境危険から守るように形成されるポリマのような、電気絶縁材料で構成し得る。一部の実施態様では、図面から分かるように、モールド化合物１０８は、第１のダイ１０２ａのアクティブ側とインアクティブ側との間で第１のダイ１０２ａの側壁１０３と直接的に接触し得る。
一部の実施態様では、パッケージ基板１０４の第１の側Ｓ１と第１の側Ｓ１から最も遠いモールド化合物１０８の終端縁Ｅとの間の距離Ｄ１が、パッケージ基板１０４の第１の側Ｓ１と第１のダイ１０２ａのインアクティブ側との間の距離Ｄ２以下であり得る。そのような方法において構成されるモールド化合物１０８を設けることは、モールド化合物１０８に対する第２のダイ１０２ｂの結合(bonding)を可能にし得る。例えば、描写の実施態様において、第２のダイ１０２ｂは、パッケージ基板１０４の第１の側Ｓ１によって概ね定められる平面と平行である（例えば、矢印１３３によって示す）方向において更に遠く延び得る。更に、描写の実施態様では、第２のダイ１０２ｂが、部分的に、モールド化合物１０８の終端縁Ｅに取り付けられるように、モールド化合物１０８の終端縁Ｅは実質的に平面的であり、第１のダイ１０２ａのインアクティブ側と実質的に面一である。モールド化合物１０８によってもたらされる構造的支持は、第２のダイ１０２ｂのオーバーハング部分に対する応力を減少させ得る。それは第２のダイ１０２の亀裂のような欠陥を減少させ、或いは第１のダイ１０２ａ及び／又は第２のダイ１０２ｂの縮小スケーリングを可能にし、或いは亀裂を伴わずに第２のダイ１０２ｂのより大きなオーバーハング部分を可能にし、或いは描写のように構成されるモールド化合物１０８を有さないＩＣアセンブリに対するＩＣアセンブリの（例えば、矢印１３５によって示す方向における）Ｚ高さの縮小を可能にし得る。
他の実施態様では、第２のダイ１０２ｂの少なくとも一部が、例えば、図１ページの内又は外のような、第１の側Ｓ１によって定められる平面と平行である他の方向において延び得る。他の実施態様において、距離Ｄ１はＤ２未満であり得るし、例えば、エポキシベースの材料（例えば、エポキシベースのフィルム１１０）又は他の適切な材料のような他の中間材料を、第２のダイ１０２ｂのオーバーハング部分とモールド化合物１０８との間に配置し得る。
一部の実施態様では、エポキシベースのフィルム１１０（膜１１０）を、第１のダイ１０２ａと第２のダイ１０２ｂとの間で第１のダイ１０２ａのインアクティブ側に配置し得るし、第２のダイ１０２ｂとモールド化合物１０８の終端縁Ｅとの間で終端縁Ｅに更に配置し得る。エポキシベースのフィルム１１０は、例えば、一部の実施態様において、エポキシフラックスフィルムを含み得る。
一部の実施態様では、例えば、描写の実施態様から分かるように、アンダーフィル材料１１２が、第２のダイ１０２ｂのアクティブ側とインアクティブ側との間で第２のダイ１０２ｂの側壁と接触し或いは第２のダイ１０２ｂの側壁を覆い得る。アンダーフィル材料１１２をモールド化合物１０８の終端縁Ｅ上に配置し得る。第２のダイ１０２ｂの縁を環境危険又は取扱い危険から守るようにアンダーフィル材料１１２を構成し得る。一部の実施態様では、アンダーフィル材料１１２をエポキシベースの材料又は任意の他の適切な材料で構成し得る。描写していないが、他の実施態様では、アンダーフィル材料１１２を、モールド化合物１０８の代わりに、第１のダイ１０２ａのアクティブ側とパッケージ基板１０４の第１の側Ｓ１との間に配置し得る。
一部の実施態様では、モールド化合物１０８を通じて１つ又はそれよりも多くのモールド貫通インターコネクト１１３（ＴＭＩ１１３）を形成して、パッケージ基板１０４とのＩＣデバイス１４０の結合を可能にし得る。１つ又はそれよりも多くのＴＭＩ１１３は、モールド化合物１０８を通じて形成される開口を含み得る。それらの開口は、例えば、はんだ付け可能な材料１１５のような導電性材料で充填される。はんだ付け可能な材料１１５は、例えば、パッケージ基板上のパッド１３０ｂとＩＣデバイス上のパッド１３０ｃとの間ではんだ継手を形成するようにリフローされる、１つ又はそれよりも多くのソルダボールを含み得る。
ＩＣデバイス１４０は、例えば、ダイ又はメモリパッケージのような他のパッケージアセンブリを含む、多種多様な適切なデバイスを提示し得る。描写の実施態様において、ＩＣデバイス１４０は、パッケージ基板１４０と関連して記載した実施態様と適合し得るパッケージ基板１０４ａと、パッケージ基板１０４ａ上に形成されるソルダレジスト層１０６とを含む。第１のダイ１０２ａ及び第２のダイ１０２ｂをパッケージ基板１０４の第１の側Ｓ１とＩＣデバイス１４０との間に配置し得る。ＩＣデバイス１４０は、他の実施態様において、多種多様な他の適切な構造を含み得る。
図２ａ−ｈは、一部の実施態様に従って、製造の様々な段階の間の例示的な集積回路アセンブリ２００（ＩＣアセンブリ２００）の側断面図を概略的に例示している。ＩＣアセンブリ２００は、図１のＩＣアセンブリ１００と関連して記載した実施態様と適合し得るし、その逆の同様であり得る。記載する実施態様の特徴を曖昧にするのを避けるために、図２ａ−ｈの各々では一部の参照ラベルを繰り返さないかもしれない。
図２ａを参照すると、パッケージ基板１０４を提供し或いは製造した後のＩＣアセンブリ２００を描写している。パッケージ基板１０４は、例えば、図１のＩＣアセンブリ１００に関連して記載したように、第２の側Ｓ２の反対側に配置される第１の側Ｓ１と、パッド１３０ａ，１３０ｂと、トレース１３２と、ソルダレジスト層１０６と、ダイレベルインターコネクト１０９と、はんだ付け可能な材料１１５とを含み得る。一部の実施態様において、ダイレベルインターコネクト１０９は、圧壊制御方式チップ接続（Ｃ４）のソルダを含み得る。パッド１３０ｂをパッケージオンパッケージ（ＰＯＰ）ランドとも呼び得る。
図２ｂを参照すると、ダイレベルインターコネクト１０９を用いてフリップチップ構造において第１のダイ１０２ａのアクティブ側をパッケージ基板１０４の第１の側Ｓ１と結合した後のＩＣアセンブリ２００を描写している。他の実施態様では、第１のダイ１０２ａをパッド１３０ａと結合させる前に、ダイレベルインターコネクト１０９（例えば、はんだ付け可能な材料）を第１のダイ１０２ａの上に蒸着し得る。第１のダイ１０２ａは、第１のダイ１０２ａと第２のダイ（例えば、図２ｅの第２のダイ１０２ｂ）との間で電気信号を経路制御するように構成される１つ又はそれよりも多くのＴＳＶ１０７と、第２のダイを第１のダイ１０２ａと結合させるための論理メモリインターコネクト（ＬＭＩ）のようなダイ間インターコネクトを受け入れるよう第１のダイ１０２ａのインアクティブ側に形成されるパッド及び／又はトレースのような再分配機能１０５ａとを含み得る。
図２ｃを参照すると、パッケージ基板１０４の第１の側Ｓ１にモールド化合物１０８を形成した後のＩＣアセンブリ２００を描写している。一部の実施態様では、第１のダイ１０２ａのインアクティブ側が露出されたままであり、且つモールド化合物１０８の終端縁Ｅがパッケージ基板の第１の側Ｓ１に対して第１のダイ１０２ａのインアクティブ側のレベルと同じレベルにあるか或いは下のレベルにあるように、モールド化合物１０８を露出ダイモールド（ＥｘＤＭ）に形成し得る。例えば、圧縮成形若しくはトランスファー成形、スピンコーティング若しくはスリックコーティング、積層、又は任意の他の適切な技法によって、モールド化合物１０８を蒸着させ得る。
図２ｄを参照すると、第１のダイ１０２ａのインアクティブ側にエポキシベースのフィルム１１０を蒸着させた後のＩＣアセンブリ２００を描写している。一部の実施態様では、エポキシベースのフィルム１１０をモールド化合物１０８の終端縁Ｅに更に蒸着させ得る。一部の実施態様において、エポキシベースのフィルム１１０は、第１のダイ１０２ａと第１のダイ１０２ａの上に積み重ねられるべき第２のダイ１０２ｂとの間の電気接続の形成を容易化するフラックス（融剤）を含み得る。エポキシベースのフィルム１１０を蒸着させる前に、再分配機能１０５ａ並びにモールド化合物の終端縁Ｅを洗浄し得る。例えば、任意の他の適切な手段を用いてエポキシフラックスフィルムを取り付けることによって或いはエポキシフラックスを施すことによって、エポキシベースのフィルムを蒸着させ得る。他の実施態様では、エポキシベースの材料以外の適切な電気絶縁材料を第１のダイ１０２ａの上に蒸着させ得る。
図２ｅを参照すると、積重ねフリップチップ構造において第２のダイ１０２ｂを第１のダイ１０２ａと結合させた後のＩＣアセンブリ２００を描写している。例えば、ダイ間インターコネクト１０５を形成する熱圧着(thermocompression bonding)及び／又はエポキシベースのフィルム１１０のインシトゥ硬化(in-situ cure)を用いて、第２のダイ１０２ｂを第１のダイ１０２ａに結合させ得る。図面から分かるように、第２のダイ１０２ｂの側壁と直接的に接触して並びにモールド化合物１０８と直接的に接触してアンダーフィル材料１１２を蒸着させて、第２のダイ１０２ｂの縁で保護バリアを形成し得る。例えば、毛管ディスペンスプロセスによって、アンダーフィル材料１１２を蒸着させ得る。
図２ｆを参照すると、ＴＭＩ（例えば、図１のＴＭＩ１１３）の形成の一部としてパッド１３０ｂ上のはんだ付け可能な材料を露出させるためにモールド化合物１０８に開口１１４を形成した後のＩＣ組立体２００を描写している。他の実施態様では、パッド１３０ｂを露出させるために開口１１４を形成し得る（例えば、パッド１３０ｂ上にハンダ付け可能な材料１１５を蒸着させ得ない）。開口１１４は、例えば、レーザ穿孔技法によって形成されるレーザビアであり得る。他の実施態様では、他の適切な技法に従って開口１１４を形成し得る。
図２ｇを参照すると、フラックス（融剤）を適用し、はんだ付け可能な材料１１５（例えば、１つ又はそれよりも多くのソルダボール）を開口１１４内に配置し、はんだ付け可能な材料をリフローして、はんだ付け可能な材料１１５を開口１１４内に既にあるはんだ付け可能な材料と融合させ、はんだ付け可能な材料がパッド１３０ｂ上に蒸着されていないならば、パッド１３０ｂと融合させた後の、ＩＣアセンブリ２００を描写している。更に、一部の実施態様では、１つ又はそれよりも多くのソルダボール１１１又は他のパッケージレベルインターコネクトをパッケージ基板１０４の第２の側Ｓ２に取り付け或いは他の方法において形成して、例えば、回路基板のような他の電気デバイスとのパッケージ基板１０４の結合を容易化させ得る。
図２ｈを参照すると、１つ又はそれよりも多くのＴＭＩ１１３を通じてＩＣデバイス１４０をパッケージ基板１０４の第１の側Ｓ１と結合させた後のＩＣ組立体２００を描写している。一部の実施態様において、ＩＣデバイス１４０は、パッケージ基板１０４ａと、パッケージ基板１０４ａ上に配置される１つ又はそれよりも多くのメモリダイ１０２ｃとを有する、メモリパッケージであり得る。一部の実施態様では、モールド化合物又は積層物又は他の適切な構成のような電気絶縁材料１０４ｂ内に１つ又はそれよりも多くのメモリダイ１０２ｃをカプセル化し得る。はんだ付け可能な材料１１５を用いてはんだ継手を形成するリフロープロセスを用いて、パッケージ基板１０４ａ上のパッド１３０ｃをパッケージ基板１０４上の対応するパッド１３０ｂと結合させ得る。ＩＣデバイス１４０は、ダイ、パッケージ、又は他の適切な電気アセンブリを含む、多種多様な適切なＩＣデバイスを提示し得る。
図３は、一部の実施態様に従って、集積回路アセンブリ（ＩＣアセンブリ）を製造する方法３００のためのフロー図を概略的に例示している。方法３００は図１−２ｈと関連して記載した実施態様と適合し得るし、その逆も同様であり得る。
３０２で、方法３００は、第１の側（例えば、図２ａの第１の側Ｓ１）と、第１の側の反対側の第２の側（例えば、図２ａの第２の側Ｓ２）とを有する、パッケージ基板（例えば、図２ａのパッケージ基板１０４）を提供することを含み得る。
３０４で、方法３００は、第１のダイ（例えば、図２ｂの第１のダイ１０２ａ）をパッケージ基板の第１の側と結合させることを含み得る。第１のダイは、１つ又はそれよりも多くのＴＳＶ（例えば、図２ｂのＴＳＶ１０７）を含み得るし、第１のダイをフリップチップ構造において取り付け得る。
３０６で、方法３００は、パッケージ基板の第１の側にモールド化合物（例えば、図２ｃのモールド化合物１０８）を形成することを含み得る。一部の実施態様において、モールド化合物は、第１のダイの側壁（例えば、図１の側壁１０３）と直接的に接触する。第１の側と第１の側から最も遠いモールド化合物の終端縁（例えば、図１の終端縁Ｅ）との間の距離（例えば、図１の距離Ｄ１）が、第１のダイのインアクティブ側とパッケージ基板の第１の側との間の距離（例えば、図１の距離Ｄ２）以下であり得る。一部の実施態様において、終端縁は実質的に平面的であり得る。
３０８で、方法３００は、積重ね構造において第２のダイ（例えば、図２ｅの第２のダイ１０２ｂ）を第１のダイと結合させることを含み得る。エポキシベースのフィルム（例えば、図２ｄのエポキシベースのフィルム１１０）を第１のダイのインアクティブ側及びモールド化合物の終端縁に蒸着させ得る。例えば、ダイ間インターコネクト（例えば、図２ｅのダイ間インターコネクト１０５）を用いて、熱圧縮(thermocompression)によって、第２のダイを第１のダイと結合させ得る。第２のダイの側壁と直接的に接触して、モールド化合物の終端縁に、アンダーフィル材料（例えば、図２ｅのアンダーフィル材料１１２）を蒸着させ得る。
３１０で、方法３００は、モールド化合物を通じる１つ又はそれよりも多くのモールド貫通インターコネクト（ＴＭＩ）（例えば、図２ｈのＴＭＩ１１３）を形成することを含み得る。例えば、レーザプロセスを用いてモールド化合物を通じて開口を穿孔し且つはんだ付け可能な材料で開口を充填することによって、ＭＴＩを形成し得る。
３１２で、方法３００は、１つ又はそれよりも多くのＴＭＩを通じて集積回路デバイス（ＩＣデバイス）（例えば、図２ｈのＩＣデバイス１４０）をパッケージ基板の第１の側と結合させることを含み得る。ＴＭＩ内のはんだ付け可能な材料とＩＣデバイス及びパッケージ基板上のそれぞれのパッドとの間に継手を形成するソルダリフロープロセスを用いて、ＩＣデバイスをパッケージ基板と結合させ得る。
様々な操作を、請求する主題を理解するのに最も有用である方法において、多数の別個の操作として順々に記載している。しかしながら、これらの操作が必要的に順序依存的であることを暗示するよう記載の順序を解釈してはならない。
所望に構成するために任意の適切なハードウェア及び／又はソフトウェアを用いて本開示の実施態様をシステムに組み込み得る。図４は、一部の実施態様に従った、ここに記載するようなＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００又は図２ａ−ｈのＩＣアセンブリ２００）を含む計算デバイス４００を概略的に例示している。計算デバイス４００は、マザーボード４０２のようなボードを（例えば、ハウジング４０８内に）収容し得る。マザーボード４０２は、プロセッサ４０４及び少なくとも１つの通信チップ４０６を非限定的に含む、多数の構成部品を含み得る。プロセッサ４０４をマザーボード４０２に物理的及び電気的に結合させ得る。一部の実施態様では、少なくとも１つの通信チップ４０６もマザーボード４０２に物理的及び電気的に結合させ得る。更なる実装において、通信チップ４０６はプロセッサ４０４の一部であり得る。
その用途に依存して、計算デバイス４００は、マザーボード４０２に物理的及び電気的に結合さてもよいし結合されなくてもよい他の構成部品を含み得る。これらの他の構成部品は、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ、及び（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等のような）大容量記憶装置を含み得るが、これらに限定されない。
通信チップ４０６は、計算デバイス４００への及び計算デバイス４００からのデータの伝送のためのワイヤレス通信を可能にし得る。非固形媒体を通じた変調電磁放射線の使用を通じてデータを通信し得る回路、デバイス、システム、方法、技法、通信チャネル等を記載するために、「ワイヤレス」という用語及びその活用形を用い得る。その用語は、関連するデバイスが如何なるワイヤも包含しないことを暗示しないが、一部の実施態様では、それらはそうでないかもしれない。通信チップ４０６は、ＷｉＧｉｇ、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６−２００５改正）、あらゆる改正、更新、及び／又は改訂を伴うLong-Term Evolution（ＬＴＥ）プロジェクト（例えば、アドバンストＬＴＥプロジェクト、（「３ＧＰＰ２」とも呼ばれる）Ultra Mobile Broadband（ＵＭＢ）プロジェクト等）を含む、電気工学電子工学学会（ＩＥＥＥ）規格を含む、多数の無線規格又はプロトコルのうちのいずれをも実施し得る。ＩＥＥＥ８０２．１６互換のBroadband Wireless Access（ＢＷＡ）ネットワークは、Worldwide Interoperability for Microwave Accessを表す頭字語であるＷｉＭＡＸネットワークと一般的に呼ばれ、それはＩＥＥＥ８０２．１６規格のための適合性及び相互運用性テストに合格する製品のための認証マークである。通信チップ４０６は、Global System for Mobile Communication（ＭＳＭ）、General Packet Radio Service（ＧＰＲＳ）、Universal Mobile
Telecommunications System（ＵＭＴＳ）、High Speed Packet Access（ＨＳＰＡ）、Evolved HSPA（Ｅ−ＨＳＰＡ）、又はＬＴＥネットワークに従って動作し得る。通信チップ４０６は、Enhanced Data for GSM（登録商標） Evolution（ＥＤＧＥ）、GSM（登録商標） EDGE Radio Access Network（ＧＥＲＡＮ）、Universal Terrestrial Radio Access Network（ＵＴＲＡＮ）、又はEvolved ETRAN（Ｅ−ＵＴＲＡＮ）に従って動作し得る。通信チップ４０６は、Code Division Multiple Access（ＣＤＭＡ）、Time Division Multiple Access（ＴＤＭＡ）、Digital Enhanced Cordless Telecommunications（ＤＥＣＴ）、Evolution-Data Optimized（ＥＶ−ＤＯ）、それらの変形、並びに３Ｇ、４Ｇ、５Ｇ、及びそれを超えるものとして指定される任意の他のワイヤレスプロトコルに従って動作し得る。通信チップ４０６は、他の実施態様では、他のワイヤレスプロトコルに従って動作し得る。
計算デバイス４００は、複数の通信チップ４０６を含み得る。例えば、第１の通信チップ４０６は、ＷｉＧｉｇ、Ｗｉ−Ｆｉ、及びBluetooth（登録商標）のような、より短距離のワイヤレス通信専用であり得るし、第２の通信チップ４０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ−ＤＯ、及びその他のような、より長距離のワイヤレス通信専用であり得る。
計算デバイス４００のプロセッサ４０４を、ここに記載するようなＩＣアセンブリ（例えば、図１のＩＣアセンブリ１００又は図２ａ−ｈのＩＣアセンブリ２００）内に実装し得る。例えば、プロセッサ４０４は、図１のパッケージ基板１０４上に取り付けられる第１のダイ１０２ａであり得る。ソルダボール１１１のようなパッケージレベルインターコネクトを用いてパッケージ基板１０４及びマザーボード４０２を共に結合させ得る。ここに記載する実施態様に従って他の適切な構造を実施し得る。「プロセッサ」という用語は、レジスタ及び／又はメモリからの電子データを処理してその電子データをレジスタ及び／又はメモリ内に格納し得る他の電子データに変換する、如何なるデバイス又はデバイスの一部をも言及し得る。
通信チップ４０６は、ここに記載するようなＩＣアセンブリ（例えば図１のＩＣアセンブリ１００又は図２ａ−ｈのＩＣアセンブリ２００）内に実装し得るダイ（例えば、ＲＦダイ）も含み得る。更なる実装では、計算デバイス４００内に収容される他の構成部品（例えば、メモリデバイス又は他の集積回路デバイス）が、ここに記載するようなＩＣアセンブリ（例えば図１のＩＣアセンブリ１００又は図２ａ−ｈのＩＣアセンブリ２００）内に実装し得るダイを含み得る。
様々な実装において、計算デバイス４００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御デバイス、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダであり得る。計算デバイス４００は、一部の実施態様において、移動式計算デバイスであり得る。更なる実施態様において、計算デバイス４００は、データを処理する如何なる他の電子デバイスであってもよい。
実施例
様々な実施態様によれば、本開示は装置（例えば、集積回路アセンブリ（ＩＣアセンブリ）を記載する。ＩＣアセンブリの実施例１は、第１の側と、第１の側の反対側に配置される第２の側とを有する、パッケージ基板と、パッケージ基板の第１の側と結合させられるアクティブ側と、アクティブ側の反対側に配置されるインアクティブ側とを有する、第１のダイと、パッケージ基板の第１の側に配置されるモールド化合物とを含んでよく、第１のダイは、第１のダイと第２のダイとの間で電気信号を経路制御するように構成される１つ又はそれよりも多くの貫通シリコンビア（ＴＳＶ）を有し、モールド化合物は、アクティブ側とインアクティブ側との間で第１のダイの側壁と直接的に接触し、第１の側と第１の側から最も遠いモールド化合物の終端縁との間の距離が、第１のダイのインアクティブ側と第１の側との間の距離以下である。実施例２は、モールド化合物の終端縁がダイのインアクティブ側と実質的に平面的である、実施例１に記載のＩＣアセンブリを含み得る。実施例３は、第２のダイを更に含み、第２のダイがフリップチップ構造において第１のダイの上に取り付けられる、実施例１のＩＣアセンブリを含み得る。実施例４は、パッケージ基板の第１の側が平面を概ね定め、第２のダイの少なくとも一部が、第１のダイよりも、平面と平行である方向において更に遠く延びる、実施例３のＩＣアセンブリを含み得る。実施例５は、第２のダイが、少なくとも部分的に、モールド化合物の終端縁に取り付けられる、実施例４のＩＣアセンブリを含み得る。実施例６は、第１のダイと第２のダイとの間で第１のダイのインアクティブ側に配置され、且つ第２のダイとモールド化合物の終端縁との間でモールド化合物の終端縁に更に配置される、エポキシベースのフィルムを更に含む、実施例５のＩＣアセンブリを含み得る。実施例７は、第２のダイが、第１のダイと結合させられるアクティブ側と、アクティブ側の反対側に配置されるインアクティブ側とを有し、ＩＣアセンブリが、第２のダイのアクティブ側とインアクティブ側との間で第２のダイの側壁と直接的に接触し、且つモールド化合物の終端縁と更に直接的に接触する、アンダーフィル材料を更に含む、実施例６のＩＣアセンブリを含み得る。実施例８は、モールド化合物を通じて形成される１つ又はそれよりも多くのモールド貫通インターコネクトと、１つ又はそれよりも多くのモールド貫通インターコネクトを通じてパッケージ基板の第１の側と結合させられる集積回路（ＩＣ）デバイスとを更に含み、第１のダイ及び第２のダイがパッケージ基板の第１の側とＩＣデバイスとの間に配置される、実施例１乃至７のうちのいずれかの１つのＩＣアセンブリを含み得る。実施例９は、第１のダイがシステムオンチップ（Ｓｏｃ）ダイであり、第２のダイがメモリダイであり、ＩＣデバイスがメモリパッケージである、実施例８のＩＣアセンブリを含み得る。
様々な実施態様によれば、本開示はＩＣアセンブリを製造する方法を記載する。実施例１０の方法は、第１の側と、第１の側の反対側に配置される第２の側とを有する、パッケージ基板を提供すること、第１のダイのアクティブ側をパッケージ基板の第１の側と結合させること、及びパッケージ基板の第１の側の上にモールド化合物を形成することを含み、第１のダイは、アクティブ側の反対側に配置されるインアクティブ側と、第１のダイと第２のダイとの間で電気信号を経路制御するように構成される１つ又はそれよりも多くの貫通シリコンビア（ＴＳＶ）とを含み、モールド化合物は、アクティブ側とインアクティブ側との間で第１のダイの側壁と直接的に接触し、第１の側と前第１の側から最も遠いモールド化合物の終端縁との間の距離が、第１のダイのインアクティブ側と第１の側との間の距離以下である。
実施例１１は、モールド化合物の終端縁がダイのインアクティブ側と実質的に平面的である、実施例１０の方法を含み得る。実施例１２は、フリップチップ構造において第２のダイを第１のダイの上に結合させることを更に含む、実施例１０の方法を含み得る。実施例１３は、パッケージ基板の第１の側が平面を概ね定め、第２のダイの少なくとも一部が、第１のダイよりも、平面と平行である方向において更に遠く延びる、実施例１２の方法を含み得る。実施例１４は、第２のダイがモールド化合物の終端縁と結合させられる、実施例１３の方法を含み得る。実施例１５は、エポキシベースのフィルムが、第１のダイと第２のダイとの間で第１のダイのインアクティブ側に配置され、且つ第２のダイとモールド化合物の終端縁との間でモールド化合物の終端縁に更に配置されるように、エポキシベースのフィルムを蒸着させることを更に含む、実施例１４の方法を含み得る。実施例１６は、第２のダイが、第１のダイと結合させられるアクティブ側と、アクティブ側の反対側に配置されるインアクティブ側とを有し、当該方法が、第２のダイのアクティブ側とインアクティブ側との間で第２のダイの側壁と直接的に接触し、且つモールド化合物の終端縁と更に直接的に接触する、アンダーフィル材料を蒸着させることを更に含む、実施例１５の方法を含み得る。実施例１７は、モールド化合物を通じて１つ又はそれよりも多くのモールド貫通インターコネクトを形成すること、及び１つ又はそれよりも多くのモールド貫通インターコネクトを通じて集積回路（ＩＣ）デバイスをパッケージ基板の第１の側と結合させることを更に含み、第１のダイ及び第２のダイがパッケージ基板の第１の側とＩＣデバイスとの間に配置される、実施例１０乃至１６のうちのいずれか１つの方法を含み得る。実施例１８は、第１のダイがシステムオンチップ（Ｓｏｃ）ダイであり、第２のダイがメモリダイであり、ＩＣデバイスがメモリパッケージである、実施例１７の方法を含み得る。
様々な実施態様によれば、本開示はシステム（例えば、計算デバイス）を記載し得る。実施例１９の計算デバイスは、回路基板と、回路基板と結合させられる集積回路（ＩＣ）アセンブリとを含み、ＩＣアセンブリは、第１の側と、第１の側の反対側に配置される第２の側とを有する、パッケージ基板と、パッケージ基板の第１の側と結合させられるアクティブ側と、アクティブ側の反対側に配置されるインアクティブ側とを有する、第１のダイと、パッケージ基板の第１の側に配置されるモールド化合物とを含み、第１のダイは、第１のダイと第２のダイとの間で電気信号を経路制御するように構成される１つ又はそれよりも多くの貫通シリコンビア（ＴＳＶ）を有し、モールド化合物は、アクティブ側とインアクティブ側との間で第１のダイの側壁と直接的に接触し、第１の側と第１の側から最も遠いモールド化合物の終端縁との間の距離が、第１のダイのインアクティブ側と第１の側との間の距離以下である。実施例２０は、計算デバイスが、回路基板と結合させられるディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、又はカメラのうちの１つ又はそれよりも多くを含む、移動式計算デバイスである、実施例１９の計算デバイスを含み得る。
様々な実施態様は、上の論理積形（及び）において記載される実施態様の代替的（又は）実施態様を含む（例えば、「及び」は「及び／又は」であり得る）、上述の実施態様の任意の適切な組み合わせを含み得る。更に、一部の実施態様は、１つ又はそれよりも多くの製造品（例えば、持続性コンピュータ読取り可能な媒体）を含み得る。１つ又はそれよりも多くの製造品（例えば、持続性コンピュータ読取り可能な媒体）は、実行されるときに、上述の実施態様のうちのいずれかの作用をもたらす命令を格納して有する。その上、一部の実施態様は、上記の実施態様の様々な操作を実施するための任意の適切な手段を有する装置又はシステムを含み得る。
例示の実装の上記記載は、要約に記載するものを含めて、網羅的であることを意図せず、本開示の実施態様を開示の精密な形態に限定することを意図しない。例示の目的のために特定の実装及び実施例をここに記載するが、当業者が理解するように、本開示の範囲内で様々な均等な変更が可能である。
上記の詳細な記載を踏まえて、これらの変更を本開示の実施態様に行い得る。後続の請求項において用いる用語は、本開示の様々な実施態様を明細書及び請求項に記載する特定の実装に限定するように解釈されてはならない。むしろ、その範囲は、確立された請求項解釈の原理に従って解釈されるべき後続の請求項によって完全に決定されるべきである。

Claims (20)

  1. 第１の側と、該第１の側の反対側に配置される第２の側とを有する、パッケージ基板と、
    該パッケージ基板の前記第１の側と結合させられるアクティブ側と、該アクティブ側の反対側に配置されるインアクティブ側とを有する、第１のダイと、
    前記パッケージ基板の前記第１の側に配置されるモールド化合物とを含み、
    前記第１のダイは、前記第１のダイと第２のダイとの間で電気信号を経路制御するように構成される１以上の貫通シリコンビア（ＴＳＶ）を有し、
    前記モールド化合物は、前記アクティブ側と前記インアクティブ側との間で前記第１のダイの側壁と直接的に接触し、前記第１の側と前記第１の側から最も遠い前記モールド化合物の終端縁との間の距離が、前記第１のダイの前記インアクティブ側と前記第１の側との間の距離以下である、
    集積回路（ＩＣ）アセンブリ。
  2. 前記モールド化合物の前記終端縁は、前記ダイの前記インアクティブ側と実質的に平面的である、請求項１に記載のＩＣアセンブリ。
  3. 前記第２のダイを更に含み、前記第２のダイは、フリップチップ構造において前記第１のダイの上に取り付けられる、請求項１に記載のＩＣアセンブリ。
  4. 前記パッケージ基板の前記第１の側は、平面を概ね定め、
    前記第２のダイの少なくとも一部が、前記第１のダイよりも、前記平面と平行である方向において更に遠く延びる、
    請求項３に記載のＩＣアセンブリ。
  5. 前記第２のダイは、少なくとも部分的に、前記モールド化合物の前記終端縁に取り付けられる、請求項４に記載のＩＣアセンブリ。
  6. 前記第１のダイと前記第２のダイとの間で前記第１のダイの前記インアクティブ側に配置され、且つ前記第２のダイと前記モールド化合物の前記終端縁との間で前記モールド化合物の前記終端縁に更に配置される、エポキシベースのフィルムを更に含む、請求項５に記載のＩＣアセンブリ。
  7. 前記第２のダイは、前記第１のダイと結合させられるアクティブ側と、該アクティブ側の反対側に配置されるインアクティブ側とを有し、
    当該ＩＣアセンブリは、前記第２のダイの前記アクティブ側と前記インアクティブ側との間で前記第２のダイの側壁と直接的に接触し、且つ前記モールド化合物の前記終端縁と更に直接的に接触する、アンダーフィル材料を更に含む、
    請求項６に記載のＩＣアセンブリ。
  8. 前記モールド化合物を通じて形成される１以上のモールド貫通インターコネクトと、
    該１以上のモールド貫通インターコネクトを通じて前記パッケージ基板の前記第１の側と結合させられる集積回路（ＩＣ）デバイスとを更に含み、
    前記第１のダイ及び前記第２のダイは、前記パッケージ基板の前記第１の側と前記ＩＣデバイスとの間に配置される、
    請求項１乃至７のうちのいずれか１項に記載のＩＣアセンブリ。
  9. 前記第１のダイは、システムオンチップ（Ｓｏｃ）ダイであり、
    前記第２のダイは、メモリダイであり、
    前記ＩＣデバイスは、メモリパッケージである、
    請求項８に記載のＩＣアセンブリ。
  10. 第１の側と、該第１の側の反対側に配置される第２の側とを有する、パッケージ基板を提供すること、
    第１のダイのアクティブ側を前記パッケージ基板の前記第１の側と結合させること、及び
    前記パッケージ基板の前記第１の側の上にモールド化合物を形成することを含み、
    前記第１のダイは、前記アクティブ側の反対側に配置されるインアクティブ側と、前記第１のダイと第２のダイとの間で電気信号を経路制御するように構成される１以上の貫通シリコンビア（ＴＳＶ）とを含み、
    前記モールド化合物は、前記アクティブ側と前記インアクティブ側との間で前記第１のダイの側壁と直接的に接触し、前記第１の側と前記第１の側から最も遠い前記モールド化合物の終端縁との間の距離が、前記第１のダイの前記インアクティブ側と前記第１の側との間の距離以下である、
    方法。
  11. 前記モールド化合物の前記終端縁は、前記ダイの前記インアクティブ側と実質的に平面的である、請求項１０に記載の方法。
  12. フリップチップ構造において前記第２のダイを前記第１のダイの上に結合させることを更に含む、請求項１０に記載の方法。
  13. 前記パッケージ基板の前記第１の側は、平面を概ね定め、
    前記第２のダイの少なくとも一部が、前記第１のダイよりも、前記平面と平行である方向において更に遠く延びる、
    請求項１２に記載の方法。
  14. 前記第２のダイは、前記モールド化合物の前記終端縁と結合させられる、請求項１３に記載の方法。
  15. エポキシベースのフィルムが、前記第１のダイと前記第２のダイとの間で前記第１のダイの前記インアクティブ側に配置され、且つ前記第２のダイと前記モールド化合物の前記終端縁との間で前記モールド化合物の前記終端縁に更に配置されるように、前記エポキシベースのフィルムを蒸着させることを更に含む、請求項１４に記載の方法。
  16. 前記第２のダイは、前記第１のダイと結合させられるアクティブ側と、該アクティブ側の反対側に配置されるインアクティブ側とを有し、
    当該方法は、前記第２のダイの前記アクティブ側と前記インアクティブ側との間で前記第２のダイの側壁と直接的に接触し、且つ前記モールド化合物の前記終端縁と更に直接的に接触する、アンダーフィル材料を蒸着させることを更に含む、
    請求項１５に記載の方法。
  17. 前記モールド化合物を通じて１以上のモールド貫通インターコネクトを形成すること、及び
    該１以上のモールド貫通インターコネクトを通じて集積回路（ＩＣ）デバイスを前記パッケージ基板の前記第１の側と結合させることを更に含み、
    前記第１のダイ及び前記第２のダイは、前記パッケージ基板の前記第１の側と前記ＩＣデバイスとの間に配置される、
    請求項１０乃至１６のうちのいずれか１項に記載の方法。
  18. 前記第１のダイは、システムオンチップ（Ｓｏｃ）ダイであり、
    前記第２のダイは、メモリダイであり、
    前記ＩＣデバイスは、メモリパッケージである、
    請求項１７に記載の方法。
  19. 回路基板と、
    該回路基板と結合させられる集積回路（ＩＣ）アセンブリとを含み、
    該ＩＣアセンブリは、
    第１の側と、該第１の側の反対側に配置される第２の側とを有する、パッケージ基板と、
    該パッケージ基板の前記第１の側と結合させられるアクティブ側と、該アクティブ側の反対側に配置されるインアクティブ側とを有する、第１のダイと、
    前記パッケージ基板の前記第１の側に配置されるモールド化合物とを含み、
    前記第１のダイは、前記第１のダイと第２のダイとの間で電気信号を経路制御するように構成される１以上の貫通シリコンビア（ＴＳＶ）を有し、
    前記モールド化合物は、前記アクティブ側と前記インアクティブ側との間で前記第１のダイの側壁と直接的に接触し、前記第１の側と前記第１の側から最も遠い前記モールド化合物の終端縁との間の距離が、前記第１のダイの前記インアクティブ側と前記第１の側との間の距離以下である、
    計算デバイス。
  20. 当該計算デバイスは、前記回路基板と結合させられる、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、又はカメラのうちの１以上を含む、移動式計算デバイスである、請求項１９に記載の計算デバイス。
JP2016533303A 2014-07-11 2014-07-11 スケーラブルパッケージアーキテクチャ並びに関連する技法及び構造 Pending JP2016526306A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/046417 WO2016007176A1 (en) 2014-07-11 2014-07-11 Scalable package architecture and associated techniques and configurations

Publications (1)

Publication Number Publication Date
JP2016526306A true JP2016526306A (ja) 2016-09-01

Family

ID=55064634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016533303A Pending JP2016526306A (ja) 2014-07-11 2014-07-11 スケーラブルパッケージアーキテクチャ並びに関連する技法及び構造

Country Status (7)

Country Link
US (3) US9793244B2 (ja)
EP (1) EP3167485A4 (ja)
JP (1) JP2016526306A (ja)
KR (1) KR102108608B1 (ja)
CN (1) CN105917465B (ja)
TW (1) TWI614847B (ja)
WO (1) WO2016007176A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101640076B1 (ko) * 2014-11-05 2016-07-15 앰코 테크놀로지 코리아 주식회사 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법
US10886195B2 (en) 2016-08-18 2021-01-05 Intel Corporation Systems and methods for improved through-silicon-vias
KR20190067839A (ko) 2016-10-04 2019-06-17 스카이워크스 솔루션즈, 인코포레이티드 오버몰드 구조를 갖는 양면 라디오-주파수 패키지
US10410885B2 (en) 2017-01-31 2019-09-10 Skyworks Solutions, Inc. Control of under-fill using under-fill deflash for a dual-sided ball grid array package
EP3688802A4 (en) * 2017-09-29 2021-05-19 Intel Corporation MULTI-LEVEL DISTRIBUTED CLAMPS
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US11410902B2 (en) * 2019-09-16 2022-08-09 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN113782496A (zh) * 2020-06-10 2021-12-10 讯芯电子科技（中山）有限公司 半导体封装装置和半导体封装装置制造方法
US11791326B2 (en) * 2021-05-10 2023-10-17 International Business Machines Corporation Memory and logic chip stack with a translator chip

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142647A (ja) * 2001-11-01 2003-05-16 Rohm Co Ltd 半導体装置
JP2006196657A (ja) * 2005-01-13 2006-07-27 New Japan Radio Co Ltd 半導体装置の製造方法
JP2007180529A (ja) * 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
WO2008054011A1 (fr) * 2006-10-31 2008-05-08 Sumitomo Bakelite Co., Ltd. Équipement électronique semi-conducteur et dispositif à semi-conducteur l'utilisant
US20120070939A1 (en) * 2010-09-20 2012-03-22 Texas Instruments Incorporated Stacked die assemblies including tsv die
US8446000B2 (en) * 2009-11-24 2013-05-21 Chi-Chih Shen Package structure and package process
JP2013526770A (ja) * 2010-05-07 2013-06-24 日本テキサス・インスツルメンツ株式会社 ワイドバスメモリ及びシリアルメモリをチップ・スケール・パッケージフットプリント内のプロセッサに取り付けるための方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050224978A1 (en) * 2002-06-24 2005-10-13 Kohichiro Kawate Heat curable adhesive composition, article, semiconductor apparatus and method
US7262077B2 (en) * 2003-09-30 2007-08-28 Intel Corporation Capillary underfill and mold encapsulation method and apparatus
JP4016984B2 (ja) * 2004-12-21 2007-12-05 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、及び電子機器
JP5044189B2 (ja) * 2006-10-24 2012-10-10 リンテック株式会社 複合型半導体装置の製造方法、及び複合型半導体装置
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
US7973416B2 (en) * 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
US7960840B2 (en) * 2008-05-12 2011-06-14 Texas Instruments Incorporated Double wafer carrier process for creating integrated circuit die with through-silicon vias and micro-electro-mechanical systems protected by a hermetic cavity created at the wafer level
US8178976B2 (en) * 2008-05-12 2012-05-15 Texas Instruments Incorporated IC device having low resistance TSV comprising ground connection
US20090294028A1 (en) * 2008-06-03 2009-12-03 Nanochip, Inc. Process for fabricating high density storage device with high-temperature media
SG10201505279RA (en) * 2008-07-18 2015-10-29 Utac Headquarters Pte Ltd Packaging structural member
US9559046B2 (en) 2008-09-12 2017-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-in package-on-package structure using through silicon vias
US7915080B2 (en) * 2008-12-19 2011-03-29 Texas Instruments Incorporated Bonding IC die to TSV wafers
TWI499024B (zh) * 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
KR20100095268A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP2011061004A (ja) 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
US8378477B2 (en) * 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
KR20120031697A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법
US20120080787A1 (en) 2010-10-05 2012-04-05 Qualcomm Incorporated Electronic Package and Method of Making an Electronic Package
KR101740483B1 (ko) 2011-05-02 2017-06-08 삼성전자 주식회사 고정 부재 및 할로겐-프리 패키지간 연결부를 포함하는 적층 패키지
US8623763B2 (en) * 2011-06-01 2014-01-07 Texas Instruments Incorporated Protective layer for protecting TSV tips during thermo-compressive bonding
US20130001710A1 (en) 2011-06-29 2013-01-03 Invensense, Inc. Process for a sealed mems device with a portion exposed to the environment

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003142647A (ja) * 2001-11-01 2003-05-16 Rohm Co Ltd 半導体装置
JP2006196657A (ja) * 2005-01-13 2006-07-27 New Japan Radio Co Ltd 半導体装置の製造方法
JP2007180529A (ja) * 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
WO2008054011A1 (fr) * 2006-10-31 2008-05-08 Sumitomo Bakelite Co., Ltd. Équipement électronique semi-conducteur et dispositif à semi-conducteur l'utilisant
US8446000B2 (en) * 2009-11-24 2013-05-21 Chi-Chih Shen Package structure and package process
JP2013526770A (ja) * 2010-05-07 2013-06-24 日本テキサス・インスツルメンツ株式会社 ワイドバスメモリ及びシリアルメモリをチップ・スケール・パッケージフットプリント内のプロセッサに取り付けるための方法
US20120070939A1 (en) * 2010-09-20 2012-03-22 Texas Instruments Incorporated Stacked die assemblies including tsv die

Also Published As

Publication number Publication date
TW201606955A (zh) 2016-02-16
CN105917465A (zh) 2016-08-31
EP3167485A4 (en) 2018-03-07
US20180005997A1 (en) 2018-01-04
US20180331075A1 (en) 2018-11-15
US9793244B2 (en) 2017-10-17
US10580758B2 (en) 2020-03-03
US10037976B2 (en) 2018-07-31
TWI614847B (zh) 2018-02-11
KR20170005083A (ko) 2017-01-11
CN105917465B (zh) 2019-11-19
WO2016007176A1 (en) 2016-01-14
EP3167485A1 (en) 2017-05-17
KR102108608B1 (ko) 2020-05-07
US20160260690A1 (en) 2016-09-08

Similar Documents

Publication Publication Date Title
US10008451B2 (en) Bridge interconnect with air gap in package assembly
US10580758B2 (en) Scalable package architecture and associated techniques and configurations
CN105981159B (zh) 具有设置在封装体内的无源微电子器件的微电子封装件
US10014277B2 (en) Single layer low cost wafer level packaging for SFF SiP
TWI670817B (zh) 扇出型半導體封裝模組
TWI585917B (zh) 用以擷取在嵌入式晶粒上之傳導性特徵的具有高密度互連體設計之封裝體基體
US20150255411A1 (en) Die-to-die bonding and associated package configurations
JP2016535462A (ja) ワイヤボンディングされたマルチダイスタックを有する集積回路パッケージ
JP2016529716A (ja) パッケージオンパッケージ積層マイクロ電子構造体
TW201624650A (zh) 具有後端被動元件的積體電路晶粒及相關方法
US9159714B2 (en) Package on wide I/O silicon
JP2018520498A (ja) パッケージオンパッケージのため凹型導電性コンタクトを有する集積回路構造
KR102505189B1 (ko) 다층 패키지
TWI585931B (zh) 用於多晶粒之封裝總成組態及相關技術
TW201622023A (zh) 用以形成高密度穿模互連的方法
US20130313727A1 (en) Multi-stacked bbul package
TWI582927B (zh) 積體電路封裝技術及用於小形狀因數或穿戴式裝置之組態

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170517

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20171024