JP5044189B2 - 複合型半導体装置の製造方法、及び複合型半導体装置 - Google Patents

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Description

本発明は、複数の半導体パッケージの組合せからなるＰＯＰ（パッケージオンパッケージ）型の複合型半導体装置において、半導体パッケージの外部電極への導通と半導体パッケージの設置空間を確保するために、半導体パッケージ間に配設するスペーサーシート、それを用いた半導体パッケージ及び複合型半導体装置の製造方法並びにその製造方法により得られた複合型半導体装置に関する。
半導体分野において、異なる回路を持つ半導体チップを組み合わせて1つのシステムとしたデバイスとする場合、半導体チップ上に別の半導体チップを実装して1個のパッケージとするＳｉＰ（システムインパッケージ）と、半完成した複数の半導体パッケージを直接結合するＰＯＰの２通りの技術がある。ＳｉＰは回路同士が直接つながれているので低電力消費であり回路動作が速いというメリットがある。
これに対し、ＰＯＰは半完成の半導体パッケージから製造されるため、品質検査により良品と判明しているもの同士の組合せを選択することが可能であり、完成品の歩留まりを低下させることがない。また、ＰＯＰは最終実装工程で完成させられるので、機器生産者が製品の都合に合わせた性能を発揮する半導体装置の組合せを自ら選択できるという、出来合いの半導体装置には無いメリットがある。
ところで、ＱＦＰ（Ｑｕａｄ Ｆｌａｔｐａｃｋ Ｐａｃｋａｇｅ）などの周辺端子型半導体パッケージ同士の組合せによるＰＯＰは、周辺端子の長さを一方の半導体パッケージの位置に揃えることでマザーボードに実装が可能となる。これに対し、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）などの格子端子型半導体パッケージ同士の組合せでは、下面に配列する端子が半導体パッケージの接合を邪魔する上、上部半導体パッケージとマザーボードとの導通路を確保することが困難となる問題がある。
このため、下部半導体パッケージの主部のサイズを上下の半導体パッケージの基板（インターポーザー）のサイズよりも小さくし、下部半導体パッケージの主部の外周に上下の基板を導通させる導通材で両半導体パッケージを結合する構造からなるＰＯＰ型半導体パッケージが実用化されている。（例えば、特許文献１〜５参照）
このＰＯＰ方式による半導体装置において、より実装密度を上げるため、ＢＧＡ等に代表される積層時下部に位置する半導体パッケージのチップ積層数が増加する傾向にある。
積層数の増加によりチップを保護するための樹脂モールド（熱硬化性ポリマー成形体）の高さが高くなり、その高さ以上の基板間距離を保つ必要があり、その方法としては、a）下部の半導体パッケージの厚みに合わせて上下の半導体パッケージ間の接続端子距離を高くするために、接続端子を大きくする。b）チップ薄型化・高密度化などにより、下部の半導体パッケージのモールド高さを低く抑える等が挙げられる。
しかしながら、多ピン化により接続端子のピッチを狭くする必要がある現況下で接続端子を大きくすると隣接する接続端子同士の短絡が発生する。また、チップ及び基板の薄型化は大幅なコスト高を招く。
そこで、接続端子距離の高さと狭ピッチとを同時に満足させ得る、低コストでかつ信頼性の高い接続方法が求められていた。
特開２００４−３１９７７５号公報 特開２００５−７２１９０号公報 特開２００５−１９７３７０号公報 特開２００５−３１１０６６号公報 特開２００５−３４０４５１号公報
本発明は、上記の問題を解決するものであり、ＰＯＰ型半導体パッケージにおいて、接続端子距離の高さの確保と狭ピッチとを同時に満足する、スペーサーシートによる配線接続方法を提供し、これにより実装密度の高いＰＯＰ型の複合型半導体装置を提供することを目的とする。
本発明者らは、前記課題を達成するために鋭意研究を重ねた結果、特定のスペーサーシートを基板間に用いることにより、その目的を達成し得ることを見出した。本発明は、かかる知見に基づいて完成したものである。
すなわち、本発明の要旨は、
１．複数の半導体パッケージが積層して形成される複合型半導体装置の該半導体パッケージ間に配設する複合型半導体装置用スペーサーシートであって、一方の半導体パッケージの基板に対し接着可能であり、かつ該一方の半導体パッケージと他方の半導体パッケージとの間を接続配線するために該基板上に形成された電極に対応する配列の貫通孔、及び該基板上に搭載される該一方の半導体パッケージの主部又は該基板に対向する該他方の半導体パッケージの主部に対応する空隙部を有することを特徴とする複合型半導体装置用スペーサーシート、
２．スペーサーシートの貫通孔がすり鉢形状である上記１に記載の複合型半導体装置用スペーサーシート、
３．上記１又は２に記載の複合型半導体装置用スペーサーシートに用いられるシート材、
４．複数の半導体パッケージが積層して形成される複合型半導体装置に用いられる半導体パッケージであって、該半導体パッケージの主部、該主部を搭載し該主部より面積の広い基板、他の半導体パッケージに接続配線する側の該基板面に設けられた電極、該電極に対応する配列の貫通孔を有し該基板の他の半導体パッケージに接続配線する側の該基板面に接着されたスペーサーシート、及び該貫通孔に嵌入した状態で該電極上に設けられた接続端子を有してなる、複合型半導体装置に用いられる半導体パッケージ、
５．複数の半導体パッケージが積層して形成される複合型半導体装置の製造方法であって、
一方の半導体パッケージの基板の電極であり、他方の半導体パッケージと導通させるための電極に接続端子を形成する工程と、
該基板に接着可能なシート材に、該電極に対応する配列で貫通孔、及び該基板上に搭載される該一方の半導体パッケージの主部又は該基板に対向する該他方の半導体パッケージの主部に対応する空隙部を穿設してスペーサーシートとする工程と、
該スペーサーシートを該基板に対面させ、該スペーサーシートの各貫通孔及び空隙部を、該電極の位置及び該基板上に搭載される該一方の半導体パッケージの主部又は該基板に対向する該他方の半導体パッケージの主部の位置に一致させて、該スペーサーシートを該基板に貼着する工程と、
該他方の半導体パッケージの基板の電極に接続端子を形成する工程と、
該一方の半導体パッケージの基板の接続端子と該他方の半導体パッケージの基板の接続端子とを融着する工程と
を含む複合型半導体装置の製造方法、
６．貫通孔をすり鉢形状に穿設する上記５に記載の方法、及び
７．上記５又は６に記載の方法により製造されてなる複合型半導体装置、である。
本発明により、ＰＯＰ型半導体パッケージにおいて、接続端子距離の高さの確保と狭ピッチとを同時に満足する、スペーサーシートによる配線接続方法を提供し得ることとなり、これにより実装密度の高いＰＯＰ型の複合型半導体装置を提供し得ることとなった。
本発明のスペーサーシート及びそれを用いた複合型半導体装置の製造方法により得られた本発明の複合型半導体装置を、図面を参照して説明する。図１は、従来のＰＯＰ型の複合型半導体装置の一例の断面模式図であり、図２は、本発明のＰＯＰ型の複合型半導体装置の一例の断面模式図であり、図３は、本発明の複合型半導体装置の他の例の断面模式図である。
図１において、従来のＰＯＰ型の複合型半導体装置１は、実装密度の低い下部半導体パッケージ１１の上に配線接続部１４を介して上部半導体パッケージ１２を積層している。下部半導体パッケージ１１の実装密度が低いので、その主部１１６の高さは低く、下部半導体パッケージ１１のインターポーザーである基板１１１と上部半導体パッケージ１２のインターポーザーである基板１２１との間隔は狭く、配線接続部１４のピッチも広いので、配線接続部１４として通常のはんだボール１つが用いられ、配線接続部１４は略球状である。
これに対し、図２に示すように、本発明のＰＯＰ型の複合型半導体装置１０は、実装密度の高い下部半導体パッケージ１３の上に縦長の回転体形状、特に縦長の紡錘形状又は長円体形状の配線接続部１５を介して上部半導体パッケージ１２を積層している。上部半導体パッケージ１２は、半導体チップａａ１２３、半導体チップａｂ１２４、ボンド・ワイヤ１２５、インターポーザーである基板１２１及びそれに配設されている電極１２２ならびにそれらを封止している熱硬化性ポリマー成形体からなる主部１２６、とからなる。下部半導体パッケージ１３は、半導体チップｂａ１３３、半導体チップｂｂ１３４、ボンド・ワイヤ１３５、インターポーザーである基板１３１及びそれに配設されている電極１３２ならびにそれらを封止している熱硬化性ポリマー成形体からなる主部１３６、とからなる。ここで、配線接続部１５が縦長の回転体形状であることにより、上部半導体パッケージ１２のインターポーザーである基板１２１と下部半導体パッケージ１３のインターポーザーである基板１３１との間隔が長くなっても接続配線が可能となり、隣接する配線接続部１５のピッチが狭くても短絡が発生することはない。この配線接続部１５が縦長の回転体形状になるようにはんだボールを成形しているのが、スペーサーシート１００であり、図２では、接着剤層１０１及び基材層１０２とからなる。
また、図３は、本発明の別のＰＯＰ型の複合型半導体装置１０の例であり、スペーサーシート１００は上部半導体パッケージ１２のインターポーザーである基板１２１に貼着されている点が異なるが、配線接続部１５が縦長の回転体形状であることにより、図２の場合と同様の効果を奏する。
次に、本発明のスペーサーシート１００を、図４〜６を参照して説明する。図４は、本発明のスペーサーシートの断面模式図であり、図５及び図６は、本発明の他のスペーサーシートの断面模式図である。
図４は、本発明のスペーサーシート１００の典型的な層構成である接着剤層１０１及び基材層１０２のシート材からなる２層構造の例を示す。スペーサーシート１００は好ましくは一群のすり鉢形状の貫通孔１０３を有しており、貫通孔１０３の上側の貫通孔最大径Ａは１００〜５００μｍであることが好ましく、下側の貫通孔最小径Ｂは１００〜５００μｍであることが好ましく、ＡとＢの比（Ａ／Ｂ）は１〜２であることが好ましい。この貫通孔１０３のピッチＣは使用される半導体パッケージの電極構成に、スペーサーシート１００の厚さＤは使用される半導体パッケージの厚さに、それぞれ依存するが、Ｃとして３０〜２０００μｍが好ましく、Ｄとして５０〜５００μｍが好ましい。
後述する図９−ａに示すように、貫通孔最大径Ａが基板とは反対側に、貫通孔最小径Ｂが基板側に、配置されることが好ましい。このような配置とすれば、後述する接続端子１４１と１４２が溶融形成した配線接続部１５に括れができないため、複合型半導体装置の耐衝撃性が向上する。
貫通孔１０３を穿設する手段は、レーザー加工、ドリル加工、パンチング（打ち抜き）加工等が挙げられる。これらの内、炭酸ガスレーザー、ＹＡＧレーザー、エキシマレーザー等を用いたレーザー加工が高精度の貫通孔１０３を穿設するために好ましい。
図５は、さらに、接着剤層１０１の貼着前の表面保護のために剥離フィルム１０４を設けたシート材を使用した例であり、図６は、下から、剥離フィルム１０４／接着剤層１０１ａ／基材層１０２ａ／接着剤層１０１ｂ／基材層１０２ｂの５層構造のシート材を使用した例である。本発明のスペーサーシート１００に用いられるシート材は、少なくとも基板に接着可能な構造を有していればよい。スペーサーシート１００は、典型的には、前述のように接着剤層１０１と基材層１０２の２層であるが、スペーサーシートの厚さを厚くする場合には、この２層のシート材同士を貼り合わせたような４層、６層のシート材から作成されてもよい。さらに、後述する熱硬化性の接着剤のように、基板に貼付した後で硬化させることにより適度な強さに変化できる接着剤を使用した場合は、接着剤層１層のみのシート材から作成されてもよい。
なお、剥離フィルム１０４は、本発明のスペーサーシート１００を基板１２１又は１３１に貼着する直前に剥離除去するものであり、必要に応じ、基材層１０２の表面にさらに設けてもよい。特に、スペーサーシート１００に用いられるシート材が接着剤層１０１のみの１層の場合は、接着剤層１０１の表面保護のためにその両面に剥離フィルム１０４を配設しておくことが望ましい。
本発明のスペーサーシート１００に用いられるシート材の接着剤層１０１は、基板に対し強固な接着性を示す層であればよく、（メタ）アクリル樹脂、シリコーン樹脂、エポキシ樹脂、ポリイミド樹脂、マレイミド樹脂、ビスマレイミド樹脂、ポリアミドイミド樹脂、ポリエーテルイミド樹脂、ポリイミド・イソインドロキソナゾリンジオンイミド樹脂、ポリ酢酸ビニル樹脂、ポリビニルアルコール樹脂、ポリ塩化ビニル樹脂、ポリアクリル酸エステル樹脂、ポリアミド樹脂、ポリビニルブチラール樹脂、ポリエチレン樹脂、ポリプロピレン樹脂及びポリスルホン酸樹脂からなる群から１種以上選択される樹脂を含有する樹脂組成物からなることが好ましい。これらの樹脂よりなる接着剤層は、常温で感圧接着性（粘着性）であってもよいし、非感圧接着性であってもよい。また、熱可塑性又は熱硬化性のいずれであってもよい。基板に貼着する側の接着剤層１０１（単層）の厚さは、１０〜２００μｍが好ましい。
（メタ）アクリル樹脂組成物は、感圧性接着剤にも非感圧性接着剤にもなり得る。感圧性接着剤の（メタ）アクリル樹脂組成物としては、各種（メタ）アクリル酸エステルモノマーと所望によって配合される共重合性のモノマーとの共重合によって得られるコポリマーを主原料とし、適宜架橋剤その他の添加剤が配合されたものが好適に用いられる。ここで、（メタ）アクリル酸とは、アクリル酸又はメタクリル酸をいう。
（メタ）アクリル酸エステルモノマーとしては、例えば、アクリル酸メチル、アクリル酸エチル、アクリル酸ブチル、アクリル酸２−エチルヘキシル、アクリル酸オクチル、アクリル酸シクロヘキシル、アクリル酸ベンジル等のアクリル酸アルキルエステルや、メタクリル酸ブチル、メタクリル酸２−エチルヘキシル、メタクリル酸シクロヘキシル、メタクリル酸ベンジル等のメタクリル酸アルキルエステルが用いられる。
共重合性のモノマーとしては、例えば官能基を有しないモノマーとして、酢酸ビニル、プロピオン酸ビニル、ビニルエーテル、スチレン、アクリロニトリルが好適に用いられる。
また、官能基を有する共重合性のモノマーとしては、例えば、アクリル酸、メタクリル酸、クロトン酸、マレイン酸、フマル酸、イタコン酸等のカルボキシル基含有モノマー、２−ヒドロキシエチル（メタ）アクリレート、２−ヒドロキシプロピル（メタ）アクリレート、２−ヒドロキシブチル（メタ）アクリレート、Ｎ−メチロールアクリルアミド、アリルアルコール等のヒドロキシル基含有モノマー、ジメチルアミノプロピル（メタ）アクリレート等の３級アミノ基含有モノマー、アクリルアミド、Ｎ−メチル（メタ）アクリルアミド、Ｎ−メトキシメチル（メタ）アクリルアミド、Ｎ−オクチルアクリルアミド等のＮ−置換アミド基含有モノマー、グリシジルメタクリレート等のエポキシ基含有モノマーが好適に用いられる。
（メタ）アクリル樹脂組成物に用いられる架橋剤としては、イソシアナート系、エポキシ系、金属キレート化合物系、アミン化合物系、ヒドラジン化合物系、アルデヒド化合物系、金属アルコキシド系、金属塩系等が挙げられ、中でもイソシアナート系、エポキシ系が好ましい。
シリコーン樹脂組成物も、感圧性接着剤にも非感圧性接着剤にもなり得る。感圧性接着剤となるシリコーン樹脂組成物は、通常、シリコーンレジン成分とシリコーンガム成分との混合物からなる接着主剤と、架橋剤や触媒等の添加剤より構成される。シリコーン樹脂組成物はその架橋系により、付加反応型、縮合反応型、過酸化物架橋型等が存在し、生産性等の面で付加反応型シリコーン接着剤が好ましい。付加反応型シリコーン樹脂組成物は、シリコーンガム成分にビニル基を含み、ヒドロシリル基（ＳｉＨ基）を架橋部位としたシリコーンガム成分又はシリコーンレジン成分で架橋したものとなる。また、必要に応じ付加反応型シリコーン樹脂組成物には、反応促進のため白金触媒等の触媒が配合される。
ポリイミド樹脂は、通常、非感圧接着性であり、また熱可塑性であるため基板と密着させて加熱することにより接着させることができる。ポリイミド樹脂としては、加熱接着性の良好な脂肪族ポリイミド樹脂が好ましい。
エポキシ樹脂は、単独では非感圧接着性であり、またオキシラン環の反応性により熱硬化性である。エポキシ樹脂としては、ビスフェノールＡ型エポキシ樹脂、ｏ−クレゾールノボラック型エポキシ樹脂等が好ましく、通常、ジシアンジアミド等の硬化剤及び２−フェニル−４，５−ヒドロキシメチルイミダゾール等の硬化促進剤を添加し、熱硬化性樹脂組成物として用いられる。
また、本発明に用いる接着剤層１０１として、熱硬化型感圧性接着剤を使用することができる。熱硬化型感圧性接着剤は、通常、感圧性接着剤と熱硬化性接着剤とを配合することにより得られる。例えば、前述した（メタ）アクリル樹脂組成物とエポキシ樹脂との配合物が好ましい。
本発明のスペーサーシート１００に用いられるシート材の基材層１０２は、寸法安定性、ハンドリング適性及び加工適性を有し、厚みを保持する機能を果たす層であればよく、機械的強度の高いものが望ましい。基材層１０２の融点、又は融点を持たない基材層１０２の熱分解温度は１５０℃以上が好ましく、２００℃以上がさらに好ましい。基材層１０２には、ポリイミド樹脂、特に芳香族ポリイミド樹脂、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリメチルペンテン樹脂、フッ素樹脂、液晶ポリマー、ポリエーテルイミド樹脂、アラミド樹脂、ポリエーテルケトン樹脂、ポリフェニレンサルファイド樹脂等の高寸法安定性・耐熱性フィルムが好適に用いられる。基材層１０２の機械的強度としては、室温におけるヤング率で１００ＭＰａ以上が好ましい。基材層１０２の厚さは、所望するスペーサーシート１００の厚さに応じ、適宜選択される。
本発明のスペーサーシート１００に用いられるシート材の剥離フィルム１０４は、スペーサーシート１００の接着剤層１０１の表面に剥離可能に積層され、該接着剤層１０１の表面を異物の付着、擦傷や変形から保護する。剥離フィルム１０４としては、シリコーン樹脂やアルキッド樹脂などの剥離剤が塗布されたフィルムが好適に用いられ、特にポリエチレンテレフタレートフィルムやポリエチレンナフタレートフィルムの剥離処理品が好ましい。剥離フィルム１０４の厚さは、１０〜２００μｍが好ましい。スペーサーシート１００は剥離フィルムを配設することによって接着剤層１０１の汚れ等が防止でき、取り扱い易くなる。
また、接着剤層１０１を製膜する際のキャリアフィルムをそのまま積層し、これを剥離フィルムとして流用してもよい。
本発明のスペーサーシート１００は、多数の接続端子と接触するため絶縁性であり、体積抵抗率が１０12Ω・ｃｍ以上であることが好ましい。このスペーサーシート１００に用いられるシート材の接着剤層及び基材層も絶縁性であり、それぞれ、体積抵抗率が１０12Ω・ｃｍ以上であることが好ましい。
図７は、本発明のスペーサーシート１００の貫通孔穿設後の平面模式図であり、図８は、図７に示す本発明のスペーサーシート１００の半導体パッケージの主部に対応するパターンの抜き加工後の平面模式図である。スペーサーシート１００に空隙部１０５が穿設されている。
図７では、貫通孔１０３は、２列に配列しているが、１列又は３列以上に配列してもよい。この貫通孔を穿設したスペーサーシート１００に、さらに半導体パッケージの主部のパターンの抜き加工を施し、空隙部１０５を穿設する。パターンの抜き加工は、上部又は下部半導体パッケージの主部１２６又は１３６の形状に合わせてパンチング（打ち抜き）加工等で打ち抜くものであり、外周Ｅｍｍ×Ｆｍｍ及び内周（空隙部１０５の外周）Ｇｍｍ×Ｈｍｍとして、通常、Ｅ及びＦは５〜５０ｍｍ、Ｇ及びＨは３〜４８ｍｍであり、略正方形が多い。
次に、本発明の複合型半導体装置の製造方法を、図９を参照して説明する。図９は、本発明製造方法の工程模式図であり、図９−ａは、上部半導体パッケージの基板の接続端子と該下部半導体パッケージの基板の接続端子とを融着する工程の前の状態を示し、図９−ｂは、それらの接続端子を融着する工程終了後の状態を示す。以下に、図２に示される複合型半導体装置製造の各工程を説明する。
（１）接着剤層１０１と基材層１０２とを具備するスペーサーシート１００を、下部半導体パッケージ１３の基板１３１の電極１３２に対応する配列で貫通孔１０３を穿設し、かつ下部半導体パッケージの主部に対応する空隙部１０５を穿設する工程については、上記の通りである。
（２）別途、下部半導体パッケージ１３の基板１３１の電極１３２に接続端子１４２を形成する工程において、まず、電極１３２にスクリーン印刷法でフラックス塗布後、はんだボールを設置し、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）に投入して電極１３２上にはんだボールを融着し、ボール状の接続端子（バンプ）１４２を形成する。
（３）また、上部半導体パッケージ１２の基板１２１の電極１２２に接続端子１４１を形成する工程においても、（２）と同様にボール状の接続端子（バンプ）１４１を形成する。接続端子１４１を形成した上部半導体パッケージ１２を、図９−ａに示す。
（４）上記の工程（１）及び（２）の終了後、スペーサーシート１００の接着剤層１０１面を下部半導体パッケージ１３の基板１３１に貼着する工程を行なう。ここで、スペーサーシート１００を基板１３１に対面させ、スペーサーシート１００の各貫通孔１０３及び空隙部１０５を、電極１３２の位置及び基板１３１上に搭載される下部半導体パッケージ１３の主部１３６の位置に一致させて、貫通孔１０３に基板１３１の接続端子１４２を嵌め込み、スペーサーシート１００を基板１３１に貼着する。
この貼着工程において、図８に示すスペーサーシート１００を多数配列したシートを、同じく下部半導体パッケージ１３を多数配列したものに一体的に貼着した後、ダイシングにより、個々の半導体パッケージ１３に切り離すことが生産性向上の観点から好ましい。
（５）最後に、工程（３）で得た上部半導体パッケージ１２の基板１２１の接続端子１４１にスクリーン印刷法でフラックス塗布後，この接続端子１４１を工程（４）で得た下部半導体パッケージ１３の基板１３１の接続端子１４２の上部へずれないように積載し、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）へ投入して接続端子１４１と接続端子１４２とを融着し、配線接続部１５を形成する。
配線接続部１５を形成する際、スペーサーシート１００が存在しない場合は、接続端子１４１と１４２は溶融一体化するが、表面張力により球状化しようとする。このため、上下の半導体パッケージの間隔を大きくしにくい上、隣接する配線接続部同士が接触短絡してしまう危険が大きかった。スペーサーシート１００の存在により、下部の半導体パッケージ１３の接続端子１４２間の接触短絡を防止するだけではなく、上部半導体パッケージ１２の溶融した接続端子１４１の変形が表面張力により貫通孔１０３の開口の大きさに抑制されるため、スペーサーシート１００から露出する部分も無制限に広がることはなく、接続端子間で短絡することがなくなる。
このようにして、本発明の複合型半導体装置１０はスペーサーシート１００を用いることにより、接続端子距離の高さの確保と狭ピッチとを同時に満足させることができる。
上記工程（３）は、工程（１）、（２）及び（４）とは別個になされるものであり、これらの工程の前、後、中間、のいずれの時に実施してもよい。また、工程（２）も工程（１）の前、後、中間、のいずれの時に実施してもよい。従って、本発明の製造方法は、請求項３に記載した順番に限定されるものではない。
本発明の製造方法においては、接続端子１４１と接続端子１４２の大きさは同じであってもよいし、異なっていてもよい。図９−ａでは、接続端子１４１が大きく、接続端子１４２が小さい例が示されているが、その逆でもよい。
本発明に係る基板１２１及び１３１の電極１２２及び１３２に形成する接続端子１４１及び１４２に用いる材料としては、はんだボールが好ましい。はんだボールは各種のはんだ組成から選択できる。例えば、錫−鉛共晶はんだ、鉛フリーはんだである錫−銀共晶はんだ又は錫−銀−銅共晶はんだ等から幅広く選択できる。はんだボールの形状は通常球状である。又はんだボールの平均粒径は５０〜５００μｍが好ましく、特に、１００〜４００μｍが好ましい。
以上のように、本発明の最良の実施態様について説明してきたが、本発明は上記した説明に限定されず種々の態様をとることができる。
例えば、スペーサーシート１００を下部半導体パッケージ１３の基板１３１の上面に貼付した複合型半導体装置について説明してきたが、図３に示すように、上部半導体パッケージ１２の基板１２１の下面に接続端子１４１を嵌め込むように貼付した複合型半導体装置であってもよい。この場合、貼着工程では、スペーサーシート１００を基板１２１に対面させ、スペーサーシート１００の各貫通孔１０３及び空隙部１０５を、電極１４１の位置及び基板１２１に対向する下部半導体パッケージ１３の主部１３６の位置に一致させて、貫通孔１０３に基板１２１の接続端子１４１を嵌め込み、スペーサーシート１００を基板１２１に貼着する。
また、接続端子は上部半導体パッケージ１２の基板１２１の下面に設けられた接続端子１４１と下部半導体パッケージ１３の基板１３１の上面に設けられた接続端子１４２の２個で１組としてもよい。具体的には、図１０に示すように、スペーサーシート１００が厚い場合、３個以上の複数個のはんだボールを接続端子の１組としてもよい。具体的には、図１０−ａに示すように、スペーサーシート１００の貫通孔１０３に嵌め込まれた接続端子１４２の上に別の接続端子（はんだボール）を積み重ね、ＩＲリフローを行なって一体としてから、又は直接、積み重ねた別の接続端子（はんだボール）の上に上部半導体パッケージ１２を積層してＩＲリフローし複数の接続端子を一体に成型することができる。（図１０−ｂ参照）このようにすれば、接続端子として直径が大きいはんだボールを使用せずに済み、構成するはんだボールの直径が基板間の距離や接続端子部間のピッチのマージンを小さくすることがない。
また、スペーサーシート１００の貫通孔１０３に嵌め込まれない側の露出した接続端子の周囲はアンダーフィル材で充填されてもよい。このようにすれば、複合型半導体装置の強度が増し、耐衝撃性が向上する。
さらに、上記説明及び図面において、半導体パッケージの主部を、半導体チップを含んだ半導体パッケージのモールド部であるとして説明してきたが、図１１に示すように、基板にフリップチップボンドされて形成されるチップ自身（フリップチップ２１）が半導体パッケージの主部であってもよい。
また、上部半導体パッケージ１２、下部半導体パッケージ１３とも基板の上面側に主部が設けられた構成であるが、図１２〜１４に示すように、逆に基板の下面に主部が設けられたＰＯＰ構造であってもよい。図１２は、上部半導体パッケージ１２の主部１２６ａ及び１２６ｂが上下両面に配置され、下部半導体パッケージ１３の主部が上面に配置された場合を示す。図１３は、上部半導体パッケージ１２の主部が下面に配置され、下部半導体パッケージ１３の主部が上面に配置されて、半導体パッケージ同士が対面する場合を示す。さらに、図１４は、上部半導体パッケージ１２及び下部半導体パッケージ１３の双方の主部が下面に配置された場合を示す。上記図１２〜１４に示すＰＯＰ構造の場合においても、基板間にスペーサーシート１００が用いられる。このような場合、スペーサーシート１００は下部半導体パッケージ１３の基板１３１側に設けられても、上部半導体パッケージ１２の基板１２１側に設けられてもよい。上部半導体パッケージ１２の基板１２１の下面に主部が設けられる場合は、該主部の大きさはスペーサーシート１００の空隙部１０５に嵌合する大きさとなるように設計される。
次に、本発明を実施例により、さらに詳細に説明するが、本発明は、これらの例によってなんら限定されるものではない。
なお、電気的接続可否及び上下基板間隔は、下記の方法に従って測定した。
＜電気的接続可否＞
デジタルマルチメーター（日置電機(株)社製、３８０１ディジタルハイテスター）にて上下基板のプローブ間の導通確認を行った。
＜上下基板間隔＞
複合型半導体装置の断面研磨により、接続端子部の断面を出し、その後デジタル顕微鏡を用いて上下基板間の距離を測定した。
なお、実施例１〜８及び比較例１〜２における接着剤層、基材層、剥離フィルムに使用した材料は以下の通りである。
１．接着剤層
（１）接着剤層α：アクリル系感圧性接着剤
アクリル系接着主剤（東洋インキ製造(株)社製、オリバインＢＰＳ５３７５）１００質量部に対し有機多価イソシアネート系架橋剤（日本ポリウレタン工業(株)社製：コロネートＬ）２質量部を配合した配合物を、片面に剥離処理を行ったポリエチレンテレフタレートフィルム（リンテック(株)社製、ＳＰ-ＰＥＴ３８１１、厚さ３８μｍ）に塗布した後、９０℃２分間乾燥して接着剤層αを得た。体積抵抗率は、２×１０14Ω・ｃｍであった。
（２）接着剤層β：シリコーン系感圧性接着剤
付加反応型シリコーン接着主剤（東レ・ダウ・コーニング(株)社製、ＳＤ４５８０）１００質量部に対し白金触媒（東レ・ダウ・コーニング(株)社製、ＲＸ２１２）１質量部を配合した配合物を、片面に剥離処理を行ったポリエチレンテレフタレートフィルム（藤森工業(株)社製、フィルムバイナ３８Ｅ-００１０ＹＣ、厚さ３８μｍ）に塗布した後、１３０℃２分間乾燥して接着剤層βを得た。体積抵抗率は、８×１０15Ω・ｃｍであった。
（３）接着剤層γ：熱可塑性接着剤
加熱接着性のポリイミド系樹脂（宇部興産(株)社製、ＵＬ２７）を、片面に剥離処理を行ったポリエチレンテレフタレートフィルム（リンテック(株)社製，ＳＰ-ＰＥＴ３８ＡＬ-５、厚さ３８μｍ）に塗布した後、１３０℃２分間乾燥して接着剤層γを得た。体積抵抗率は、１×１０15Ω・ｃｍであった。
（４）接着剤層δ：熱硬化性接着剤
アクリル共重合体／液状エポキシ樹脂Ａ／固形エポキシ樹脂Ｂ／固形エポキシ樹脂Ｃ／硬化剤／硬化促進剤／シランカップリング剤／ポリイソシアネート＝２０／３０／４０／１０／１／１／０．６／０．５（単位：質量部）の配合物を、片面に剥離処理を行ったポリエチレンテレフタレートフィルム（リンテック(株)社製、ＳＰ−ＰＥＴ３８１１、厚さ３８μｍ）に塗布した後、９０℃２分間乾燥して接着剤層δを得た。体積抵抗率は、７×１０13Ω・ｃｍであった。
ここで、接着剤層δの配合物に用いた各材料は以下の通りである。
＊ アクリル共重合体：日本合成化学工業(株)社製、コーポニールＮ−２３５９−６
＊ 液状エポキシ樹脂Ａ：アクリルゴム微粒子分散ビスフェノールＡ型液状エポキシ樹脂（(株)日本触媒社製、エポセットＢＰＡ３２８、エポキシ当量２３０）
＊ 固形エポキシ樹脂Ｂ：ビスフェノールＡ型固形エポキシ樹脂（ジャパンエポキシレジン(株)社製、エピコート１０５５、エポキシ当量８７５〜９７５）
＊ 固形エポキシ樹脂Ｃ：ｏ−クレゾールノボラック型エポキシ樹脂（日本化薬(株)社製、ＥＯＣＮ−１０４Ｓ、エポキシ当量２１３〜２２３）
＊ 硬化剤：ジシアンジアミド（旭電化工業(株)製、アデカハードナー３６３６ＡＳ）
＊ 硬化促進剤：２−フェニル−４，５−ヒドロキシメチルイミダゾール（四国化成工業(株)社製、キュアゾール２ＰＨＺ）
＊ シランカップリング剤：三菱化学(株)社製、ＭＫＣシリケートＭＳＥＰ２
＊ ポリイソシアネート：東洋インキ製造(株)製、オリバインＢＨＳ８５１５
２．基材層
基材層として、以下の材料を用いた。
（１）基材層α：ポリイミドフィルム（東レ・デュポン(株)社製、カプトン５０ＥＮ）。体積抵抗率：１×１０15Ω・ｃｍ。
（２）基材層β：ポリイミドフィルム（宇部興産(株)社製、ユーピレックスＳ−１２５）。体積抵抗率：１×１０17Ω・ｃｍ。
３．剥離フィルム
剥離フィルムとして、以下の材料を用いた。
（１）剥離フィルムα：リンテック(株)社製、ＳＰ−ＰＥＴ３８１１、厚さ３８μｍ。
（２）剥離フィルムβ：藤森工業(株)社製、フィルムバイナ３８Ｅ−００１０ＹＣ、厚さ３８μｍ。
（３）剥離フィルムγ：リンテック(株)社製、ＳＰ−ＰＥＴ３８ＡＬ−５、厚さ３８μｍ。
４．はんだボール
接続端子用のはんだボールとして、以下の材料を用いた。
鉛フリーはんだ（錫−銀−銅）：千住金属工業(株)製、エコソルダーボールＭ７０５、直径２５０μｍ、３００μｍ、４５０μｍ。
５．下部ＢＧＡ半導体パッケージ
下部ＢＧＡ半導体パッケージとして、以下のパッケージを用いた。
サイズ：１４×１４ｍｍ、ランド数:１５２、ランドピッチ：０．６５ｍｍ、ランド径：３００μｍ、ランド端からパッケージ端までの長さ：３５０μｍ、サブストレイト厚さ：３１０μｍ、モールド高さ：約４５０μｍ。
６．上部ＢＧＡ半導体パッケージ
上部ＢＧＡ半導体パッケージとして、以下のパッケージを用いた。
サイズ：１４×１４ｍｍ、ランド数:１５２、ランドピッチ：０．６５ｍｍ、ランド径：３００μｍ、ランド端からパッケージ端までの長さ：３５０μｍ、サブストレイト厚さ：３１０μｍ、モールド高さ：約４５０μｍ。
実施例１
ａ）基材層α（５０μｍ）の片面に接着剤層δを乾燥後の厚みが４０μｍとなるように塗布した後、９０℃、２分間乾燥した。その後、接着剤層の露出面に剥離フィルムαを貼り合わせ、基材層α／接着剤層δ／剥離フィルムαが積層されたシートを作成した。
さらに、別の基材層αの片面に接着剤層δを乾燥後の厚みが４０μｍとなるように塗布し、９０℃、２分間乾燥した後、乾燥直後の接着剤層露出面に上記シートの基材層面を貼り合わせスペーサーシート用のシート材［Ａ］を得た。シート材［Ａ］は、図６のように下記５層構造であり、厚さは剥離フィルムαを除き１８０μｍであった。
層構成：基材層α（５０μｍ）／接着剤層δ（４０μｍ）／基材層α（５０μｍ）／接着剤層δ（４０μｍ）／剥離フィルムα（３８μｍ）
ｂ）次に、シート材［Ａ］に炭酸ガスレーザー照射機（住友機械工業(株)製、Ｌａｖｉａ１０００ＴＷ）を用いて基板の電極に対応する配列で接続端子を通すための貫通孔を穿設した。なお、この貫通孔は図６に示すようにすり鉢状（貫通孔最大径３８０μｍ、貫通孔最小径３１０μｍ）の形状であった。この貫通孔の穿設により、図７に示すスペーサーシートが得られた。
ｃ）その後、抜き加工により外周と空隙部のパターン（外周１４×１４ｍｍ、空隙部（内周）１１×１１ｍｍ）を穿設して、図８に示すスペーサーシート［Ａ］を得た。
ｄ)別途、下部ＢＧＡ半導体パッケージの基板上面に形成された電極へスクリーン印刷法でフラックス塗布後、鉛フリーはんだ（直径２５０μｍ）を設置し、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）へ投入、パッケージの電極上に接続端子を形成した。
ｅ）上記ｄ)で作成したパッケージ上部へ、予めｃ）で作成したスペーサーシート［Ａ］からの剥離フィルムを剥離して、下部ＢＧＡ半導体パッケージの基板に対面させ、スペーサーシート［Ａ］の各貫通孔及び空隙部を、電極の位置及び基板上に搭載される下部半導体パッケージの主部の位置に一致させて嵌め込み貼着した（大成ラミネーター(株)社製、ファーストラミネーターＵＡ−４００III、条件：圧力０．３ＭＰａ、スピード：０．１ｍ／ｍｉｎ、温度２３℃）。
ｆ）次に、ｅ）の接着剤層を硬化させるため、１６０℃、１時間乾燥機へ投入した。
ｇ）また、別途、ｆ）の上部へ実装するべき上部ＢＧＡ半導体パッケージの基板下面に形成された電極にスクリーン印刷法でフラックス塗布後、鉛フリーはんだ（直径４５０μｍ）を設置し、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）へ投入した。
ｈ）ｇ）で形成された接続端子に、スクリーン印刷法でフラックス塗布後，ｇ)の上部ＢＧＡ半導体パッケージをｄ)のスペーサーシート付き下部ＢＧＡ半導体パッケージの上部に積載し、ＩＲリフロー（千住金属工業(株)製、最大温度２６０℃）へ投入し、上部ＢＧＡ半導体パッケージと下部ＢＧＡ半導体パッケージとを接続し、外部電極用の接続端子が形成される前の状態の複合型半導体装置を得た。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
実施例２
実施例１における上部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、実施例１の直径４５０μｍから直径３００μｍに変更し、下部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、実施例１の直径２５０μｍから直径４５０μｍに変更した。また、ｅ）の前にｇ）を予め行い、その後、ｅ）において、スペーサーシート［Ａ］の各貫通孔及び空隙部を上部ＢＧＡ半導体パッケージの基板に対面させ、該基板の電極の位置及び下部半導体パッケージの主部の位置に一致させて、該各貫通孔を上部ＢＧＡ半導体パッケージの基板の接続端子に嵌め込み貼着した以外は実施例１と同様に実施した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
実施例３
基材層βの片面に接着剤層βを乾燥後の厚みが５５μｍとなるように塗布した後、１３０℃、３分間乾燥した。その後、接着剤層の露出面に剥離フィルムβを貼り合わせ、層構成が、図５のように基材層β（１２５μｍ）／接着剤層β（５５μｍ）／剥離フィルムβ（３８μｍ）であるシート材［Ｂ］（厚さは剥離フィルムβを除き１８０μｍ）を作成した。それ以降の工程は実施例１と同様とした。ただし実施例１のｆ）工程は除いた。シート材［Ｂ］からスペーサーシート［Ｂ］を作成した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
実施例４
実施例３における上部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、実施例３の直径４５０μｍから直径３００μｍに変更し、下部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、実施例３の直径２５０μｍから直径４５０μｍに変更した。また、ｅ）の前にｇ）を予め行い、その後、ｅ）において、スペーサーシート［Ｂ］の各貫通孔及び空隙部を上部ＢＧＡ半導体パッケージの基板に対面させ、該基板の電極の位置及び下部半導体パッケージの主部の位置に一致させて、該各貫通孔を上部ＢＧＡ半導体パッケージの基板の接続端子に嵌め込み貼着した以外は実施例３と同様に実施した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
実施例５
剥離フィルムα（３８μｍ）の片面に接着剤層δ（熱硬化性接着剤）を乾燥後の厚みが９０μｍとなるように塗布した後、９０℃、３分間、乾燥し、剥離フィルムα上に接着剤層δが積層されたシートを作成した。
次に、別の剥離フィルムαの片面に接着剤層δを乾燥後の厚みが９０μｍとなるように塗布した後、９０℃、２分間、乾燥した。乾燥直後の接着剤層露出面に上記シートの接着剤層面を貼り合わせ、剥離フィルムα（３８μｍ）／接着剤層δ（１８０μｍ）／剥離フィルムα（１８０μｍ）が積層されたシート材［Ｃ］を得た。それ以降の工程は実施例１と同様とした。シート材［Ｃ］からスペーサーシート［Ｃ］を作成した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
実施例６
実施例５における上部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、実施例５の直径４５０μｍから直径３００μｍに変更し、下部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、実施例５の直径２５０μｍから直径４５０μｍに変更した。また、ｅ）の前にｇ）を予め行い、その後、ｅ）において、スペーサーシート［Ｃ］の各貫通孔及び空隙部を上部ＢＧＡ半導体パッケージの基板に対面させ、該基板の電極の位置及び下部半導体パッケージの主部の位置に一致させて、該各貫通孔を上部ＢＧＡ半導体パッケージの基板の接続端子に嵌め込み貼着した以外は実施例５と同様に実施した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
実施例７
基材層βの片面に接着剤層αを乾燥後の厚みが５５μｍとなるように塗布した後、９０℃、２分間乾燥した。その後、接着剤層の露出面に剥離フィルムαを貼り合わせ、層構成が図５のように、基材層β（１２５μｍ）／接着剤層α（５５μｍ）／剥離フィルムα（３８μｍ）が積層されたシート材［Ｄ］（厚さは剥離フィルムαを除き１８０μｍ）を作成した。それ以降の工程は実施例１と同様とした。ただし、シート材［Ｄ］の貫通孔あけをドリル法で実施し、スペーサーシート［Ｄ］を得た。また、実施例１のｆ）工程を除いた。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
実施例８
実施例７における上部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、実施例７の直径４５０μｍから直径３００μｍに変更し、下部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、実施例７の直径２５０μｍから直径４５０μｍに変更した。また、ｅ）の前にｇ）を予め行い、その後、ｅ）において、スペーサーシート［Ｄ］の各貫通孔及び空隙部を上部ＢＧＡ半導体パッケージの基板に対面させ、該基板の電極の位置及び下部半導体パッケージの主部の位置に一致させて、該各貫通孔を上部ＢＧＡ半導体パッケージの基板の接続端子に嵌め込み貼着した以外は実施例７と同様に実施した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
実施例９
基材層βの片面に接着剤層γを乾燥後の厚みが５５μｍとなるように塗布した後、１３０℃、３分間乾燥した。その後、接着剤層の露出面に剥離フィルムγを貼り合わせ、層構成として図５のように、基材層β（１２５μｍ）／接着剤層γ（５５μｍ）／剥離フィルムγ（３８μｍ）と、積層されたシート材［Ｅ］（厚さは剥離フィルムγを除き１８０μｍ）を作成した。それ以降の工程は実施例１と同様とした。シート材［Ｅ］からスペーサーシート［Ｅ］を作成した。ただし、スペーサーシート［Ｅ］の下部半導体パッケージの基板への貼着は、１３０℃での加熱下で行った。また、実施例１のｆ）工程を除いた。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
実施例１０
実施例９における上部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、実施例９の直径４５０μｍから直径３００μｍに変更し、下部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、実施例９の直径２５０μｍから直径４５０μｍに変更した。また、ｅ）の前にｇ）を予め行い、その後、ｅ）において、スペーサーシート［Ｅ］の各貫通孔及び空隙部を上部ＢＧＡ半導体パッケージの基板に対面させ、該基板の電極の位置及び下部半導体パッケージの主部の位置に一致させて、該各貫通孔を上部ＢＧＡ半導体パッケージの基板の接続端子に嵌め込み貼着した以外は実施例９と同様に実施した。スペーサーシート［Ｅ］の上部半導体パッケージの基板への貼着は、１３０℃での加熱下で行った。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
比較例１
スペーサーシートを用いず、実施例１と同様の工程を行った。従って、実施例１のａ）、ｂ）、ｃ）、ｅ）、ｆ）の工程は除いて実施した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
比較例２
比較例１のｄ)における下部ＢＧＡ半導体パッケージ用の鉛フリーはんだ径を、直径２５０μｍから直径３００μｍに変更した以外は比較例１と同様に実施した。得られた複合型半導体装置の電気的接続可否及び上下基板間隔の測定を行った。結果を表１に示す。
Figure 0005044189
表１に示すように、実施例１〜１０では全てにおいて上下半導体パッケージ間の接続が可能であったとともに、短絡等の問題がなく電気的接続が確認された。
さらに主部に接触することのない基板間距離（４５０μｍ以上）が確保されていた。
一方、比較例１及び２においては、いずれも、主部の高さに比較し，接続端子高さが不足し上下半導体パッケージの接続端子同士が接触できなかった。
さらに、比較例２においては、リフロー後のはんだ融合における接続端子径の増大によって、隣接する接続端子同士の短絡が発生した。
本発明のスペーサーシート、シート材及びそれを用いた複合型半導体装置の製造方法は、ＰＯＰ型半導体パッケージの安定な電気的接続を可能にし、各種複合型半導体装置の製造に好適に用いられる。また、これにより得られた複合型半導体装置は、実装密度が高く、各種コンピュータ、携帯電話、各種モバイルデバイス等の部品として好適に用いられる。
従来の複合型半導体装置の一例の断面模式図である。 本発明の複合型半導体装置の一例の断面模式図である。 本発明の複合型半導体装置の他の例の断面模式図である。 本発明のスペーサーシートの断面模式図である。 本発明の他のスペーサーシートの断面模式図である。 本発明の他のスペーサーシートの断面模式図である。 本発明のスペーサーシートの貫通孔穿設後の平面模式図である。 本発明のスペーサーシートのパターンの抜き加工後の平面模式図である。 本発明製造方法の工程模式図である。 本発明製造方法の他の一例の工程模式図である。 本発明の複合型半導体装置の他の一例の断面模式図である。 本発明の複合型半導体装置の他の一例の断面模式図である。 本発明の複合型半導体装置の他の一例の断面模式図である。 本発明の複合型半導体装置の他の一例の断面模式図である。
符号の説明
１ 従来のＰＯＰ型の複合型半導体装置
１０ 本発明のＰＯＰ型の複合型半導体装置
１１ 実装密度の低い下部半導体パッケージ
１２ 上部半導体パッケージ
１３ 実装密度の高い下部半導体パッケージ
１４ 配線接続部（従来）
１５ 配線接続部（本発明）
２１ フリップチップ
１００ スペーサーシート
１０１、１０１ａ、１０１ｂ 接着剤層
１０２、１０２ａ、１０２ｂ 基材層
１０３ 貫通孔
１０４ 剥離フィルム
１０５ 空隙部
１１１ 基板
１１６ 実装密度の低い下部半導体パッケージの主部
１２１ 基板
１２２ 電極
１２３ 半導体チップａａ
１２４ 半導体チップａｂ
１２５ ボンド・ワイヤ
１２６、１２６ａ、１２６ｂ 上部半導体パッケージの主部
１３１ 基板
１３２ 電極
１３３ 半導体チップｂａ
１３４ 半導体チップｂｂ
１３５ ボンド・ワイヤ
１３６ 実装密度の高い下部半導体パッケージの主部
１４０、１４１、１４２ 接続端子

Claims (5)

  1. 複数の半導体パッケージが積層して形成される複合型半導体装置の製造方法であって、
    一方の半導体パッケージの基板の電極であり、他方の半導体パッケージと導通させるための電極に接続端子を形成する工程と、
    該基板に接着可能なシート材に、該電極に対応する配列で貫通孔、及び該基板上に搭載される該一方の半導体パッケージの主部又は該基板に対向する該他方の半導体パッケージの主部に対応する空隙部を穿設してスペーサーシートとする工程と、
    該スペーサーシートを該基板に対面させ、該スペーサーシートの各貫通孔及び空隙部を、該電極の位置及び該基板上に搭載される該一方の半導体パッケージの主部又は該基板に対向する該他方の半導体パッケージの主部の位置に一致させて、該スペーサーシートを該基板に貼着する工程と、
    該他方の半導体パッケージの基板の電極に接続端子を形成する工程と、
    該一方の半導体パッケージの基板の接続端子と該他方の半導体パッケージの基板の接続端子とを融着する工程と
    を含む複合型半導体装置の製造方法。
  2. 前記一方の半導体パッケージの基板の接続端子を前記スペーサーシートの貫通孔に嵌め込み、前記他方の半導体パッケージの基板の接続端子を前記スペーサーシートの貫通孔に嵌め込まずに露出した状態で、前記融着工程を行う、請求項１に記載の方法。
  3. 貫通孔をすり鉢形状に穿設する請求項１又は２に記載の方法。
  4. 請求項１から３の何れかに記載の方法により製造されてなる複合型半導体装置。
  5. 請求項２に記載の方法により製造されてなり、前記スペーサーシートの一方の半導体パッケージの基板に貼着されている側の面とは反対側の面と、前記他方の半導体パッケージの基板とが離間している、複合型半導体装置。
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