KR102079795B1 - 화상형성장치 및 칩 - Google Patents

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Abstract

화상형성장치가 개시된다. 본 화상형성장치는, 화상 형성 잡 프로세서를 제어하는 보드부, 및, 보드부의 제어에 따라 화상 형성 잡을 수행하는 화상 형성부를 포함하며, 보드부는, 전원을 공급하기 위한 복수의 전원 연결부, 전원 연결부의 외각에 기설정된 제1 간격으로 연속되게 배치된 복수의 제1 신호 연결부, 제1 신호 연결부의 외각에 제1 간격의 2배수 이상의 간격으로 상호 배치되는 복수의 제2 신호 연결부, 및, 제2 신호 연결부의 외각에 제1 간격으로 연속되게 배치되는 복수의 제3 신호 연결부를 포함하는 칩이 배치된다.

Description

화상형성장치 및 칩{IMAGE FORMING APPARATUS AND CHIP}
본 발명은 화상형성장치 및 칩에 관한 것으로, 보다 상세하게는 칩의 볼 배치를 가변하여 적은 레이어 개수를 갖는 회로 기판을 이용할 수 있는 화상형성장치 및 칩에 관한 것이다.
화상형성장치는 컴퓨터와 같은 단말장치에서 생성된 인쇄 데이터를 인쇄 용지에 인쇄하는 장치를 의미한다. 이러한 화상형성장치의 예로는 복사기, 프린터, 팩시밀리 또는 이들의 기능을 하나의 장치를 통해 복합적으로 구현하는 복합기(Multi Function Peripheral: MFP) 등을 들 수 있다.
최근의 화상형성장치는 고속의 인쇄를 지원하거나, 다양한 이미지 처리를 수행하기 위하여, SoC(System On chip)가 이용되는 경우가 있다. 여기서 SoC는 여러 가지 반도체 부품이 하나로 집적되는 기술 및 제품이다.
SoC가 이용되는 경우, SoC는 솔더링을 통하여 화상형성장치용 회로 기판(PCB) 표면에 실장 된다. 이때, 회로 기판은 SoC와 다른 소자들과의 전기적 연결을 위한 패턴이 형성되는데, 하나의 레이어를 이용하여 모든 SoC와 다른 소자들을 전기적으로 연결할 수 없기 때문에, 비아(via)를 이용하여, 즉, 복수의 레이어를 이용하여 SoC와 다른 소자를 전기적으로 연결하기 위한 패턴을 형성한다.
한편, 회로기판이 갖는 레이어의 수를 결정하는 요인은 여러 가지가 있지만, 그 중 가장 큰 요인은 SoC이다. 즉, SoC에 따라 회로 기판의 레이어의 수가 결정되는데, SoC와 연결된 소자의 수가 적다면 전기적으로 연결하기 위한 패턴의 비아의 개수가 적어 라우팅 되는 면적이 크게 제한되지 않아 1 또는 2개의 라우팅 레이어가 필요하지만, SoC와 연결된 소자의 수가 많다면 패턴과 비아의 개수가 늘어나고 이로 인해 라우팅되는 늘어나서 많은 수의 라우팅 레이어가 필요하다. 이로 인해 단일 또는 양면 회로 기판이 아닌 패턴용 레이어가 내부에 매립되어 있는 다층 PCB가 필요하게 된다.
다층 PCB에서 적층될 수 있는 레이어 수는 이론적으로 제한이 없지만, 적층되는 레이어 수가 늘어날수록 제작 비용이 늘어나며, 제품 적용성과 현실성을 고려해야 하기 때문에 무한정 PCB 레이어 수를 늘릴 수 없다. 이러한 점에서, 칩의 볼 배치를 가변하여 적은 수의 레이어 수를 갖는 회로 기판을 이용하기 위한 방법이 요구되었다.
따라서, 본 발명의 목적은 칩의 볼 배치를 가변하여 적은 레이어 개수를 갖는 회로 기판을 이용할 수 있는 화상형성장치 및 칩을 제공하는 데 있다.
이상과 같은 목적을 달성하기 위한 본 발명에 의한 화상형성장치는, 화상 형성 잡 프로세서를 제어하는 보드부, 및, 상기 보드부의 제어에 따라 화상 형성 잡을 수행하는 화상 형성부를 포함하며, 상기 보드부는, 전원을 공급하기 위한 복수의 전원 연결부, 상기 전원 연결부의 외각에 기설정된 제1 간격으로 연속되게 배치된 복수의 제1 신호 연결부, 상기 제1 신호 연결부의 외각에 상기 제1 간격의 2배수 이상의 간격으로 상호 배치되는 복수의 제2 신호 연결부, 및, 상기 제2 신호 연결부의 외각에 상기 제1 간격으로 연속되게 배치되는 복수의 제3 신호 연결부를 포함하는 칩이 배치된다.
이 경우, 상기 보드부는, 복수의 레이어를 구비하며, 상기 복수의 제1 신호 연결부 및 상기 복수의 제2 신호 연결부는 상기 보드부의 동일한 레이어에 배치된 패턴을 통하여 상기 화상 형성부와 연결될 수 있다.
한편, 상기 보드부는, 상기 복수의 제1 신호 연결부 및 상기 복수의 제2 신호 연결부를 상기 화상 형성부와 연결하기 위한 복수의 비아를 포함할 수 있다.
한편, 상기 복수의 제1 신호 연결부는, 상기 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치될 수 있다.
이 경우, 상기 복수의 제1 신호 연결부의 열의 개수는, 상기 기설정된 제1 간격 사이에 배치될 수 있는 패턴 개수보다 하나 많을 수 있다.
한편, 상기 복수의 제2 신호 연결부는, 행 방향으로 상기 기설정된 제1 간격의 2배수 이상으로 배치되며, 열 방향으로 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치될 수 있다.
한편, 상기 복수의 제3 신호 연결부는, 상기 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치될 수 있다.
한편, 상기 복수의 제3 신호 연결부는, 상기 복수의 제3 신호 연결부가 물리적으로 연결되는 상기 보드부의 표면에 배치되는 패턴을 통하여 상기 화상 형성부와 연결될 수 있다.
한편, 상기 복수의 전원 연결부는, 상기 기설정된 제1 간격으로 m열(m은 자연수) 및 n행(n은 자연수)으로 배치될 수 있다.
한편, 상기 복수의 전원 연결부와 상기 복수의 제1 신호 연결부 사이에는 기설정된 간격만큼 이격되어 있을 수 있다.
한편, 상기 칩은, 상기 제3 신호 연결부의 외각에 상호 상기 제1 간격의 2배수 이상으로 배치되는 복수의 제4 신호 연결부를 더 포함할 수 있다.
이 경우, 상기 보드부는, 복수의 레이어를 구비하며, 상기 복수의 제3 신호 연결부 및 상기 복수의 제4 신호 연결부는 상기 보드부의 동일한 레이어 층에 배치된 패턴을 통하여 상기 화상 형성부와 연결될 수 있다.
한편, 본 실시 예에 따른 칩은, 제어 로직부, 상기 제어 로직부에 전원을 공급하기 위한 복수의 전원 연결부, 및, 상기 제어 로직부와 외부의 회로 기판 간의 신호를 송수신하며, 기설정된 제1 간격의 배수로 배치되는 복수의 신호 연결부를 포함하고, 상기 복수의 신호 연결부는, 상기 전원 연결부의 외각에 상기 제1 간격으로 연속되게 배치된 복수의 제1 신호 연결부, 상기 제1 신호 연결부의 외각에 상호 상기 제1 간격의 2배수 이상의 간격으로 배치되는 복수의 제2 신호 연결부, 및, 상기 제2 신호 연결부의 외각에 상기 제1 간격으로 연속되게 배치되는 복수의 제3 신호 연결부를 포함한다.
이 경우, 상기 복수의 제1 신호 연결부는, 상기 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치될 수 있다.
이 경우, 상기 복수의 제1 신호 연결부의 열의 개수는, 상기 기설정된 제1 간격 사이에 배치될 수 있는 회로 기판상의 패턴 개수보다 하나 많을 수 있다.
한편, 상기 복수의 제2 신호 연결부는, 행 방향으로 상기 기설정된 제1 간격의 2배수 이상으로 배치되며, 열 방향으로 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치될 수 있다.
한편, 상기 복수의 제3 신호 연결부는, 상기 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치될 수 있다.
한편, 상기 복수의 전원 연결부는, 상기 기설정된 제1 간격으로 m열(m은 자연수) 및 n행(n은 자연수)으로 배치될 수 있다.
한편, 상기 복수의 전원 연결부와 상기 복수의 제1 신호 연결부 사이에는 기설정된 간격만큼 이격되어 있을 수 있다.
한편, 상기 복수의 신호 연결부는, 상기 제3 신호 연결부의 외각에 상호 상기 제1 간격의 2배수 이상으로 배치되는 복수의 제4 신호 연결부를 더 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 화상형성장치의 간략한 블록도,
도 2는 본 발명의 일 실시 예에 따른 화상형성장치의 구체적인 블록도,
도 3은 본 발명의 일 실시예에 따른 칩의 단면도,
도 4는 본 발명의 일 실시 예에 따른 칩의 평면도,
도 5 및 도 6은 본 발명의 일 실시 예에 다른 보드부의 평면도,
도 7은 보드부의 제1 레이어에서의 평면도,
도 8은 도 6의 도면을 확대하여 도시한 평면도,
도 9는 보드부의 제 3 레이어에서의 평면도,
도 10 내지 도 14는 도 7과 동일한 볼 개수를 종래와 같이 구현한 경우의 예를 도시한 도면, 그리고,
도 15 내지 도 20은 본 발명의 다른 실시 예에 따른 칩의 다양한 평면도이다.
이하 첨부된 도면들을 참조하여 본 발명의 일시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 화상형성장치의 간략한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따를 화상형성장치(100)는 보드부(200) 및 화상 형성부(140)를 포함한다. 여기서 화상형성장치(100)는 복사기, 프린터, 팩시밀리, 또는 이들의 기능을 하나의 장치를 통해 복합적으로 구현하는 복합기(Muti Function Peripheral: MFP) 등일 수 있다.
화상 형성부(140)는 화상 형성 잡을 수행한다. 구체적으로, 화상 형성부(140)는 용지에 화상을 형성하도록 하는 일련의 작업을 수행한다. 화상 형성부(140)의 구성 및 동작은 일반적인 화상형성장치에 구비되는 엔진부의 구성 및 동작과 동일한바, 구체적인 설명은 생략한다.
보드부(200)는 화상 형성과 관련된 잡 프로세스를 제어한다. 구체적으로, 보드부(200)는 외부 단말장치(미도시)로부터 화상 형성 잡을 수신하고, 화상 형성 잡이 수행되도록 화상 형성부(140)의 각종 동작을 제어한다.
그리고 보드부(200)는 전원을 공급하기 위한 복수의 전원 연결부, 전원 연결부의 외각에 기설정된 제1 간격으로 연속되게 배치된 복수의 제1 신호 연결부, 제1 신호 연결부의 외각에 1 간격의 2배수 이상으로 상호 배치되는 복수의 제2 신호 연결부, 및, 제2 신호 연결부의 외각에 제1 간격으로 연속되게 배치되는 복수의 제3 신호 연결부를 포함하는 칩(300)을 포함하며, 칩의 복수의 연결부를 화상 형성부(140)와 연결하기 위한 회로 기판(즉, PCB)상의 패턴을 포함한다. 보드부(200)의 구체적인 구성에 대해서는 도 5 내지 도 9를 참조하여 후술하고, 칩(300)의 구체적인 구성 및 기능에 대해서는 도 3 및 도 4를 참조하여 후술한다. 여기서 기설정된 제1 간격은 회로 설계 및 반도체 칩 설계 시의 핀과 핀 간격을 의미로, PCB 표준 설계상의 간격 일 수 있다.
이상에서는 화상형성장치(100)의 간략한 구성에 대해서만 도시하고 설명하였지만, 화상형성장치(100)는 상술한 구성 이외의 구성을 더 포함할 수도 있다. 화상형성장치(100)의 더욱 자세한 구성에 대해서는 도 2를 참조하여 이하에서 설명한다.
도 2는 본 발명의 일 실시 예에 따른 화상형성장치의 구체적인 블록도이다.
도 2를 참조하면, 화상형성장치(100)는 통신 인터페이스부(110), 사용자 인터페이스부(120), 저장부(130), 화상 형성부(140) 및 제어부(150)로 구성된다.
통신 인터페이스부(110)는 화상형성장치(100)를 인쇄제어 단말장치(미도시)와 연결하기 위해 형성되며, 근거리 통신망(LAN: Local Area Network) 및 인터넷망을 통해 접속되는 형태뿐만 아니라, USB(Universal Serial Bus) 포트를 통하여 접속되는 형태도 가능하다.
그리고 통신 인터페이스부(110)는 인쇄제어 단말장치(미도시)로부터 인쇄 데이터를 수신할 수 있다. 여기서 인쇄 데이터는 PS(Postscript), PCL(Printer Control Language) 등과 같은 프린터 언어의 데이터일 수 있으며, 화상형성장치(100)가 다이렉트 프린팅을 지원하는 경우, PDF, XPS, BMP, JPG, 텍스트 문서(TXT) 등의 파일 자체일 수도 있다. 여기서 인쇄제어 단말장치는 PC, 노트북 PC, 태블릿 등일 수 있다.
사용자 인터페이스부(120)는 화상형성장치에서 지원하는 각종 기능을 사용자가 설정 또는 선택할 수 있는 다수의 기능키를 구비하며, 화상형성장치(100)에서 제공되는 각종 정보를 표시할 수 있다. 사용자 인터페이스부(120)는 모니터 및 마우스를 결합하여 구현할 수 있으며, 터치 스크린 등과 같이 입력과 출력이 동시에 구현되는 장치로도 구현할 수도 있다.
저장부(130)는 인쇄 데이터를 저장한다. 구체적으로, 저장부(130)는 통신 인터페이스부(110)를 통하여 수신된 인쇄 데이터를 저장한다. 이러한, 저장부(130)는 화상형성장치(100) 내의 저장매체 및 외부 저장 매체, 예를 들어, USB 메모리를 포함한 Removable Disk, 네트워크를 통한 웹서버(Web server) 등으로 구현될 수 있다. 본 실시 예에서는 하나의 저장부(130)만을 도시하고 설명하였지만, 저장부(130)는 데이터 저장을 위한 메모리 및 명령어 처리를 위한 구분된 메모리로 구현될 수 있다.
화상 형성부(140)는 화상 형성 잡을 수행한다. 구체적으로, 화상 형성부(140)는 통신 인터페이스부(110)를 통하여 수신된 인쇄 데이터를 이용하여 용지에 화상을 형성하도록 하는 일련의 작업을 수행할 수 있다.
제어부(150)는 화상형성장치(100) 내의 각 구성에 대한 제어를 수행한다. 구체적으로, 제어부(150)는 인쇄 제어 단말장치(미도시)로부터 인쇄 데이터를 수신하면 수신된 인쇄 데이터가 인쇄되도록 화상 형성부(140)를 제어할 수 있다.
상술한 바와 같은, 통신 인터페이스부(110), 사용자 인터페이스부(120), 저장부(130), 제어부(150)는 상술한 보드부(200)에 배치될 수 있으며, 제어부(150)의 일 부 기능 또는 화상 형성부(140)의 일부 기능이 보드부(200)일 수 있다.
도 3은 본 발명의 일 실시예에 따른 칩의 단면도이고, 도 4는 본 발명의 일 실시 예에 따른 칩의 평면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시 예에 따른 칩(300)은 기판(310), 제어 로직부(320), 복수의 연결부(330)를 구비한다.
기판(310)은 제어 로직부(320)를 탑재한다. 구체적으로, 기판(310)은 제어 로직부(320)를 고정하며, 제어 로직부(320)와 복수의 연결부(330)를 전기적으로 연결한다. 보다 구체적으로, 기판(310)은 제어 로직부(320)의 각종 패드에 대응되는 위치에 배치되는 복수의 본딩 핑거(미도시), 기판(310) 상의 패턴(미도시), 비아홀(미도시)을 구비하며, 상기 구성을 이용하여, 제어 로직부(320)에 전원 및 각종 신호를 제공하고, 제어 로직부(320)에서 생성된 신호를 외부 장치(즉, PCB)로 전달할 수 있다.
제어 로직부(320, 또는 코어)는 복수의 패드(또는 핀)를 구비한다. 여기서 제어 로직부(320)는 램(RAM), 롬(ROM), 플레쉬 메모리(Flash memory) 등과 같은 반도체 메모리 회로와 같은 집적회로 칩일 수 있으며, ASIC 칩 일수도 있다.
복수의 연결부(330)는 보드부(200)와 물리적/전기적으로 연결된다. 구체적으로, 복수의 연결부(330)는 보드부(200)의 복수의 단자와 솔더링되어, 보드부(200)에서 제공되는 전원을 제어 로직부(320)에 제공하거나, 제어 로직부(320)와 보드부(200) 상의 소자 간의 신호를 송수신할 수 있다. 한편, 본 명세서에서는 보드부(200)와 연결되는 칩의 구성물을 연결부로 지칭하였지만, 솔더링부, 볼(ball), 단자, 패드 등으로 지칭될 수 있다.
이러한 복수의 연결부(330)는 기능에 따라, 전원 연결부(410)와 신호 연결부(414)로 구분될 수 있다.
전원 연결부(410)는 제어 로직부(320)에 전원을 공급하는 볼이다. 이러한 전원 연결부(410)는 그라운드 전위(즉, 접지 전위)를 제어 로직부(320)에 전달하는 그라운드 연결부이거나, 기설정된 전위를 제어 로직부(320)에 전달하는 전원 연결부일 수 있다. 이러한 전원 연결부(410)는 두 개로 구성될 수 있으나, 안정적인 전원 공급을 위하여 도 4에 도시된 바와 같이 세 개 이상(도 4에서는 169개)으로 구현될 수 있다. 이때, 복수의 전원 연결부는 도 4에 도시된 바와 같이 칩(300)의 중앙에 배치될 수 있으며, 기설정된 제1 간격을 갖게 m 열 및 n 행으로 배치될 수 있다. 여기서 m 및 n은 자연수이다. 이와 같은 전원 연결부(410)의 개수는 칩(300)에 필요한 전력량에 따라 결정된다.
신호 연결부(415)는 제어 로직부(320)와 보드부(200)의 소자 간의 신호를 송수신한다. 이러한 복수의 신호 연결부(415)는 상호 기설정된 제1 간격의 배수로 배치되며, 신호 연결부(415)의 개수는 칩(300)에 송수신되는 신호의 개수에 따라 결정된다.
그리고 신호 연결부(415)는 전원 연결부(410)와 기설정된 간격(490)만큼 이격되어 배치될 수 있다.
그리고 신호 연결부(415)는 배치 형태(또는 보드부 상의 패턴 위치)에 따라 제1 신호 연결부(420), 제2 신호 연결부(430), 제3 신호 연결부(440)로 구성될 수 있다. 한편, 도시된 예에서는 3개의 신호 연결부만을 도시하였지만, 구현시에는 제4 신호 연결부가 더 포함될 수 있으며, 경우에 따라서 제5 및 제6 신호 연결부가 더 포함될 수 있다. 이러한 예에 대해서는 도 15 내지 도 20을 참조하여 후술한다.
복수의 제1 신호 연결부(420)는 전원 연결부(410)의 외각에 제1 간격으로 연속하게 배치된다. 구체적으로, 복수의 제1 신호 연결부(420)는 전원 연결부(410)의 외각에 기설정된 간격만큼 이격된 위치에 배치되며, 상호 제1 간격을 갖는다.
이러한 복수의 제1 신호 연결부(420)는 도 4에 도시된 바와 같이 기설정된 제1 간격으로 연속하게 배치되는 복수의 열을 가질 수 있다. 이 경우, 열의 최대 개수는 제1 간격 사이에 배치될 수 있는 회로 기판상의 패턴의 개수보다 하나 많은 것이 바람직하다.
예를 들어, 제1 간격 사이에 하나의 패턴만이 형성될 수 있는 회로 기판상에 칩(300)이 배치되면, 복수의 제1 신호 연결부(420)는 2열로 배치될 수 있다. 반면에, 제1 간격 사이에 두 개의 패턴이 형성될 수 있는 회로 기판상에 칩(300)이 배치되면, 복수의 제1 신호 연결부(420)는 3열로 배치될 수 있다.
복수의 제2 신호 연결부(430)는 제1 신호 연결부(420)의 외각에 상호 제1 간격의 2배수 이상으로 배치된다. 구체적으로, 복수의 제2 신호 연결부(430)는 제1 신호 연결부(420)와 제1 간격만큼 이격된 외각에 배치되며, 상호 기설정된 제1 간격의 2배수 만큼 이격된 위치에 배치된다.
예를 들어, 복수의 제2 신호 연결부(420)는 상호 기설정된 제1 간격의 2배수, 3배수… 간격만큼 이격되어 배치될 수 있다. 다만, 너무 많은 배수만큼 상호 이격되는 경우, 칩 상에 많은 연결부가 위치될 수 없는 바, 6배수 이하로 이격되는 것이 바람직하다.
제3 신호 연결부(440)는 제2 신호 연결부(430)의 외각에 제1 간격으로 연속되게 배치된다. 구체적으로, 복수의 제3 신호 연결부(440)는 제2 신호 연결부(430)의 외각에 기설정된 제1 간격만큼 이격된 위치에 배치되며, 상호 제1 간격을 갖는다. 이러한 복수의 제3 신호 연결부(440)는 도 4에 도시된 바와 같이 기설정된 제1 간격으로 연속하게 배치되는 복수의 열을 가질 수 있다.
이 경우, 열의 최대 개수는 제1 간격 사이에 배치될 수 있는 회로 기판상의 패턴의 개수보다 하나 많은 것이 바람직하다. 예를 들어, 제1 간격 사이에 하나의 패턴만이 형성될 수 있는 회로 기판상에 칩(300)이 배치되면, 복수의 제3 신호 연결부(440)는 2열로 배치될 수 있다. 반면에, 제1 간격 사이에 두 개의 패턴이 형성될 수 있는 회로 기판상에 칩(300)이 배치되면, 복수의 제4 신호 연결부(440)는 3열로 배치될 수 있다.
이상에서는 복수의 신호 연결부(415)가 제1 신호 연결부 내지 제3 신호 연결부로 구성되는 것으로 도시하였지만, 구현시에 제3 신호 연결부 외각에 제2 신호 연결부와 같은 형상을 갖는 제4 신호 연결부가 추가적으로 배치될 수 있다. 칩의 다양한 형태에 대해서는 도 15 내지 도 20을 참조하여 후술한다.
한편, 도 3 및 4를 설명함에 있어서, 본 실시 예에 따른 칩(300)이 화상형성장치 전용의 칩인 것으로 도시하고 설명하였지만, 본 실시 예에 다른 칩(300)은 이에 한정되지 않으며, 복수의 볼이 배치되어야 하는 칩(또는 SoC)이라면 그 기능과 상관없이 적용이 가능하다.
도 5 및 도 6은 본 발명의 일 실시 예에 따른 보드부(200)의 평면도이다.
도 5 및 도 6을 참조하면, 보드부(200)는 다수의 레이어로 구성된다. 즉, 다층 PCB이다. 구체적으로, 보드부(200)는 다수의 신호 레이어(layer 1, 3), 파워 레이어(layer 4), 그라운드 레이어(layer 2)인 복수의 전도층과 각 전도층 사이에 열과 압력에 의해 적층된 유전층(Dielectric substrate)로 구성된다.
그리고 각 전도층은 비아(via)라는 천공 홀을 통하여 연결된다. 다중 PCB 레이어에서 비아는 각각의 전도층 모두를 전기적으로 연결하지 않고, 두 개 이상의 필요한 PCB 레이어 간의 전기적 연결을 위해 필요한 레이어에만 천공홀에 대해서 전기적 도금을 하여 연결한다. 이러한 레이어를 전기적으로 연결하는 바는 PCB 레이어 전체를 통과시키는 스루홀 비아(210), PCB 레이어의 한쪽 면에서만 보이는 블라인드 비아(Blind via)(220), PCB 레이어 내부에 있어 PCB 양 측면에서 관찰할 수 없는 버닝 비아(Buried Via)(230)로 구분될 수 있다.
그리고 보드부(200)는 칩(300)의 복수의 연결부와 전기적으로 연결되는 복수의 단자(또는 패드, 볼, 솔더링 영역)를 포함한다. 구체적으로, 보드부(200)는 칩(300)에 전원을 공급하기 위한 복수의 단자 및 칩(300)과 통신을 수행하기 위한 복수의 단자를 포함할 수 있다. 여기서 보드부(200)의 단자 개수는 칩(300)의 단자 개수에 대응된다. 이와 같은 보드부(200)의 복수의 단자는 칩(300)의 연결부에 대응되게 배치되는바, 보드부(200)의 단자의 배치 형태에 대한 설명은 생략한다.
한편, 6을 도시함에 있어서, 제1 레이어가 신호 레이어이고, 제2 레이어가 그라운드 레이어이고, 제3 레이어가 신호 레이어이고, 제4 레이어가 전원 레이어인 것으로 도시하였지만, 그 순서는 변경될 수 있다. 예를 들어, 제1 레이어 및 제2 레이어가 신호 레이어이고, 제3 레이어가 전원 레이어이고, 제4 레이어가 그라운드 레이어일 수 있다.
이상과 같은 보드부(200)에 도 4에 도시된 바와 같이 배치된 연결부(400)가 배치되면, 보드부(200) 표면에도 연결부(400)와 동일한 단자 형태로 연결된다. 이와 같은 경우에, 보드부(200)는 하나의 레이어만을 이용하여 복수의 연결부(400)와 '복수의 연결부(400) 각각과 연결될 소자'를 연결하는 것은 불가능하다.
구체적으로, 신호가 정상적으로 전달하기 위하여, 회로 기판상에 형성되는 패턴은 최소의 폭이 존재한다. 이러한 점에서, 보드부(200) 상에서 칩(300)의 연결부와 연결되는 단자 사이에 배치될 수 있는 패턴의 개수는 매우 한정적이다. 예를 들어, 기설정된 간격을 가지고 배치되는 두 단자 사이에 하나의 패턴만이 배치될 수 있는 경우, 칩(300)의 복수의 연결부(400) 중 최외각에 배치되는 두 열(즉, 제3 신호 연결부(440))만이 표면의 레이어(layer 1)를 통하여 패터닝 된다.
따라서, 칩(300)의 복수의 연결부(400) 중 최외각에 배치되는 두 열을 제외한 나머지 연결부(410, 420, 430)는 비아를 통하여 다른 레이어를 통하여 패터닝 될 수밖에 없다. 이러한 점을 반영한 보드부(200)의 제1 레이어의 형상은 도 7 및 도 8과 같다.
이러한 점에서, 칩의 복수의 연결부(400) 중 최외각에서 3~5번째 열에 배치되는 연결부(즉, 제1 신호 연결부, 제2 신호 연결부)는 보드부(200)의 매립 레이어(layer 3)를 통하여 패터닝 된다. 즉, 본 실시 예에 따른 제1 신호 연결부, 제2 신호 연결부는 보드부(200)의 동일한 레이어에 배치된 패턴을 통하여 화상 형성부(140)와 연결된다. 구체적인 제3 레이어의 형상은 9와 같다.
한편, 전원 연결부(410)는 보드부(200)의 매립 레이어(layer 2, 4)를 통하여 패터닝 된다.
이하에서는 도 7 내지 9를 참조하여, 보드부(200)의 제1 레이어 및 제3 레이어의 형태를 설명한다.
도 7은 보드부의 제1 레이어에서의 평면도이고, 도 8은 도 7의 도면을 확대하여 도시한 도면이다.
도 7 및 도 8을 참조하면, 보드부(200)의 제1 레이어에는 칩(300)의 복수의 연결부(400)에 대응되는 복수의 단자가 배치됨을 확인할 수 있다. 이하에서는 설명을 용이하게 하기 위하여, 복수의 단자의 도면 번호 및 명칭을 연결부의 도면 부호 및 명칭을 이용하여 설명한다. 즉, 칩(300)의 명칭 및 도면 부호를 이용하여 이하에서 설명하지만, 도 7 내지 도 9의 구성은 칩(300)의 구성이 아니라 보드부(200)의 구성이다.
전원 연결부(410)는 복수의 전원 연결부 상의 중앙에 위치되며, 기설정된 제1 간격을 갖게 m 열 및 n 행으로 배치된다. 이러한 전원 연결부(410)는 종래와 동일하여, 구체적인 도시를 하지 않았지만, 보드부(200)의 제1 레이어 상의 복수의 전원 연결부(410) 각각에는 인접하게 비아가 배치될 수 있으며, 비아를 통하여 전원 레이어(layer 4) 또는 그라운드 레이어(layer 2)와 연결될 수 있다.
제1 신호 연결부(420)는 전원 연결부(410)의 외각에 제1 간격으로 연속하게 배치된다. 구체적으로, 복수의 제1 신호 연결부(420)는 전원 연결부(410)의 외각에 기설정된 간격만큼 이격된 위치에 배치되며, 상호 제1 간격을 갖는다.
그리고 보드부(200)의 제1 레이어 상의 복수의 제1 신호 연결부(420) 각각에는 인접하게 레이어 3과 연결되기 위한 비아가 배치되며, 비아를 통하여 신호 레이어(layer 3)를 통하여 패터닝된다.
제2 신호 연결부(430)는 제1 신호 연결부(420)의 외각에 상호 제1 간격의 2배수 이상으로 배치된다. 구체적으로, 복수의 제2 신호 연결부(430)는 제1 신호 연결부(420)와 제1 간격만큼 이격된 외각에 배치되며, 상호 기설정된 제1 간격의 2배수 이상(도시된 예에서는 3배수)만큼 이격된 위치에 배치된다.
그리고 보드부(200)의 제1 레이어 상의 복수의 제2 신호 연결부(430) 각각에는 인접하게 레이어 3과 연결되기 위한 비아가 배치되며, 비아를 통하여 신호 레이어(layer 3)를 통하여 패터닝된다.
제3 신호 연결부(440)는 제2 신호 연결부(430)의 외각에 제1 간격으로 연속되게 배치된다. 구체적으로, 복수의 제3 신호 연결부(440)는 제2 신호 연결부(430)의 외각에 기설정된 제1 간격만큼 이격된 위치에 배치되며, 상호 제1 간격을 갖는다.
제4 신호 연결부(450)는 제3 신호 연결부(440)의 외각에 상호 제1 간격의 2배수 이상으로 배치된다. 구체적으로, 복수의 제4 신호 연결부(450)는 제3 신호 연결부(440)와 제1 간격만큼 이격된 외각에 배치되며, 상호 기설정된 제1 간격의 2배수 이상(도시된 예에서는 3배수)만큼 이격된 위치에 배치된다.
여기서, 제3 신호 연결부(440) 및 제4 신호 연결부(450)는 별도의 비아를 통하지 않고, 신호 레이어(layer 1)을 통하여 패터닝된다.
도 9는 보드부의 제3 레이어에서의 평면도이다.
도 9를 참조하면, 보드부(200)의 제3 레이어 상에서는 제1 신호 연결부(420) 및 제2 신호 연결부(430)에 대한 패턴이 위치한다.
제3 레이어 상의 제1 신호 연결부(420)는 제1 레이어 상의 제1 신호 연결부(420)에 대한 비아이다.
제3 레이어 상의 제2 신호 연결부(430)는 제1 레이어 상의 제2 신호 연결부(420)에 대한 비아이다. 제3 레이어 상의 제2 신호 연결부는 상호 기설정된 제1 간격의 2배수 이상 간격으로 배치되는바, 제1 신호 연결부(420) 및 제2 신호 연결부(420)는 동일한 제3 레이어 상에서 패터닝된다. 따라서, 동일한 연결부(또는 단자)를 연결하는 경우, 종래보다 보다 낮은 층을 갖는 회로 기판을 이용할 수 있게 된다.
이하에서는 종래와 같은 볼 배치 방식을 도시하고 잇는 도 10 내지 도 14를 참조하여, 본 발명의 볼 배치 방식의 효과를 설명한다.
도 10은 도 7과 동일한 볼 개수를 종래와 같이 구현한 경우의 예를 도시한 도면이다.
도 10을 참조하면, 37*37개의 전원용 볼이 칩의 중앙에 배치되고, 일정 이상 이격된 위치에 신호를 전달하기 위한 볼이 칩의 외각에서 5열까지 640개의 볼이 배치되어 있다. 이러한 칩의 볼 배치로 PCB에 실장된 소자들과 안정적인 전기적 연결을 위해서는 도 14와 같이 3개의 전원 층과 3개의 신호 층을 가지는 최소 6개의 PCB 레이어 층이 필요하다.
도 11은 6 레이어로 구성되어 있는 회로 보드 중 레이어 1을 위에서 본 그림의 일부 영역이다.
도 11을 참조하면, 5열로 구성되어 있는 신호를 전달하기 위한 패턴을 뽑기 위한 라우팅을 진행하기 위해 레이어 1에서는 1열과 2열에 대한 패턴이 뽑아져 있고, 제3 열 내지 제5 열을 비아를 이용하여 다른 신호 레이어로 연결되어 있음을 확인할 수 있다. 제3 열 내지 제5 열을 비아를 통하여 다른 신호 레이어로 연결하여야 함은 도 4와 관련하여 상술하였는바, 이에 대한 설명은 생략한다.
도 12는 6개의 레이어로 구성되어 있는 회로 보드 중 레이어 3을 위에서 본 그림의 일 부 영역이다.
도 12를 참조하면, 도 11과 달리 볼(ball)을 볼 수 없고, 비아만을 관찰할 수 있다. 레이어 3은 3열 및 4열에 의해 형성된 비아로 동일한 레이어 3으로 라우팅이 불가하여 오직 하나의 열에 있는 신호 비아만을 패턴 라우팅이 가능하다.
도 13은 6 레이어로 구성되어 있는 회로 보드 중 레이어 6을 위에서 본 그림의 일 부 영역이다.
도 13을 참조하면, 도 12와 같이 볼(ball)을 볼 수 없고, 비아만을 관찰할 수 있다. 레이어 6에서는 3열과 4열에 의해 생성된 비아이지만 레이어 6에서 보면 1열과 2열처럼 보이므로 앞에서 부터 2개의 열은 3열에 위치한 비아와 달리 패턴 라우팅 제약사항이 없기 때문에 동일한 레이어 6으로 라우팅이 가능하다. 여기서 언급하지 않은 레이어 2, 레이어 5는 그라운드 볼로 연결되면, 레이어 4는 파워 볼로 연결된다.
이렇게 패턴 라우팅을 뽑을 공간이 부족한 이유는 도 10에서와 같이 패턴 라우팅을 위한 공간이 협소하기 때문이다. 공간을 좀더 여유롭게 하여 패턴 라우팅을 수행하면 좋지만, 이 경우, SoC 크기가 증가하여 최종 완제품의 소형화가 어려울 뿐만 아니라 제작 비용 상승의 원인이 된다.
따라서, 본 실시 예에서는 기설정된 제1 간격이 2배수 이상 간격으로 배치되는 제2 신호 연결부를 이용하는바, 동일한 볼 개수를 사용하더라도 SoC size는 작아지고 사용되는 PCB 레이어 적층 개수를 줄여 비용을 줄일 수 있다.
도 15 내지 도 20은 본 발명의 다른 실시 예에 따른 칩의 다양한 평면도이다.
도 15는 제2 실시 예에 따른 칩의 평면도이다. 구체적으로, 제2 실시 예는 제1 실시 예와 비교하였을 때, 제2 신호 연결부(430')가 두 개의 열로 구현된 경우의 예이다.
구체적으로, 제2 실시 예에 따른 칩(300')의 복수의 연결부(400')는 전원 연결부(410), 제1 신호 연결부(420), 제2 신호 연결부(430'), 제3 신호 연결부(440)로 구성된다.
전원 연결부(410), 제1 신호 연결부(420), 제3 신호 연결부(440)는 도 4와 관련하여 앞서 설명하였는바, 구체적인 설명은 생략한다.
제2 신호 연결부(430')는 기설정된 제1 간격으로 연속하게 배치되는 복수의 열을 가질 수 있다. 이 경우, 제2 신호 연결부(420)의 열의 개수의 제한은 없으나, 제2 신호 연결부(420)가 차지하는 면적이 클 수로 칩에 배치될 수 있는 개수가 줄어드는바, 제2 신호 연결부(420)는 많은 열을 갖지 않는 것이 바람직하다.
도 16은 제3 실시 예에 따른 칩의 평면도이다. 구체적으로, 제3 실시 예는 제1 실시 예와 비교하였을 때, 제4 신호 연결부(450)가 추가로 구비된 경우의 예이다.
구체적으로, 제3 실시 예에 따른 칩(300"')의 복수의 연결부(400"')는 전원 연결부(410), 제1 신호 연결부(420), 제2 신호 연결부(430), 제3 신호 연결부(440), 제4 신호 연결부(450)로 구성된다.
전원 연결부(410), 제1 신호 연결부(420), 제2 신호 연결부(430), 제3 신호 연결부(440)는 도 4와 관련하여 앞서 설명하였는바, 구체적인 설명은 생략한다.
제4 신호 연결부(450)는 제3 신호 연결부(440)의 외각에 상호 제1 간격의 2배수 이상으로 배치된다. 구체적으로, 복수의 제4 신호 연결부(450)는 제3 신호 연결부(440)와 제1 간격만큼 이격된 외각에 배치되며, 상호 기설정된 제1 간격의 2배수 이상(도시된 예에서는 3배수)만큼 이격된 위치에 배치된다.
도 17은 제4 실시 예에 따른 칩의 평면도이다. 구체적으로, 제4 실시 예는 제3 실시 예와 비교하였을 때, 제2 신호 연결부(430)의 간격이 상이한 경우의 실시 예이다.
구체적으로, 제4 실시 예에 따른 칩(300"")의 복수의 연결부(400"")는 전원 연결부(410), 제1 신호 연결부(420), 제2 신호 연결부(430'), 제3 신호 연결부(440), 제4 신호 연결부(450)로 구성된다.
전원 연결부(410), 제1 신호 연결부(420), 제2 신호 연결부(430), 제3 신호 연결부(440), 제4 신호 연결부(450)는 도 16과 동일한바, 중복 설명은 생략한다.
제2 신호 연결부(430")는 제1 신호 연결부(420)의 외각에 상호 제1 간격의 2배수 이상으로 배치된다. 구체적으로, 복수의 제2 신호 연결부(430")는 제1 신호 연결부(420)와 제1 간격만큼 이격된 외각에 배치되며, 상호 기설정된 제1 간격의 2배수 이상(도시된 예에서는 6배수)만큼 이격된 위치에 배치된다.
도 18은 제5 실시 예에 따른 칩의 평면도이다. 구체적으로, 제5 실시 예는 제2 실시 예와 비교하였을 때, 제2 신호 연결부(430') 및 제4 신호 연결부(450')가 두 개의 열로 구현된 경우의 예이다.
구체적으로, 제5 실시 예에 따른 칩(300""')의 복수의 연결부(400""')는 전원 연결부(410), 제1 신호 연결부(420), 제2 신호 연결부(430'), 제3 신호 연결부(440), 제4 신호 연결부(450')로 구성된다.
전원 연결부(410), 제1 신호 연결부(420), 제3 신호 연결부(440)는 도 4와 관련하여 앞서 설명하였는바, 구체적인 설명은 생략한다.
제2 신호 연결부(430')는 기설정된 제1 간격으로 연속하게 배치되는 복수의 열을 가질 수 있다.
제4 신호 연결부(450')는 기설정된 제1 간격으로 연속하게 배치되는 복수의 열을 가질 수 있다.
도 19 및 도 20은 제 6 실시 예 및 제7 실시 예에 따른 칩의 평면도이다. 도 19 및 도 20을 참조하면, 도 4 및 도 18의 실시 예에 추가적인 제5 신호 연결부 및 제6 신호 연결부가 구비되는 경우이다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고, 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
100: 화상형성장치 110: 통신 인터페이스부
120: 사용자 인터페이스부 130: 저장부
140: 화상 형성부 150: 제어부
200: 보드부 300: 칩

Claims (20)

  1. 화상형성장치에 있어서,
    화상 형성 잡 프로세서를 제어하는 보드부; 및
    상기 보드부의 제어에 따라 화상 형성 잡을 수행하는 화상 형성부;를 포함하며,
    상기 보드부는,
    전원을 공급하기 위한 복수의 전원 연결부, 상기 전원 연결부의 외각에 기설정된 제1 간격으로 연속되게 배치된 복수의 제1 신호 연결부, 상기 제1 신호 연결부의 외각에 상기 제1 간격의 2배수 이상 간격으로 상호 배치되는 복수의 제2 신호 연결부, 및, 상기 제2 신호 연결부의 외각에 상기 제1 간격으로 연속되게 배치되는 복수의 제3 신호 연결부를 포함하는 칩이 배치되고,
    상기 보드부는,
    복수의 레이어를 구비하며,
    상기 복수의 제1 신호 연결부 및 상기 복수의 제2 신호 연결부는 상기 보드부의 동일한 제1 레이어에 배치된 패턴을 통하여 상기 화상 형성부와 연결되는 화상형성장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 보드부는,
    상기 복수의 제1 신호 연결부 및 상기 복수의 제2 신호 연결부를 상기 화상 형성부와 연결하기 위한 복수의 비아를 포함하는 것을 특징으로 하는 화상형성장치.
  4. 제1항에 있어서,
    상기 복수의 제1 신호 연결부는,
    상기 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치되는 것을 특징으로 하는 화상형성장치.
  5. 제4항에 있어서,
    상기 복수의 제1 신호 연결부의 열의 개수는,
    상기 기설정된 제1 간격 사이에 배치될 수 있는 패턴 개수보다 하나 많은 것을 특징으로 하는 화상형성장치.
  6. 제1항에 있어서,
    상기 복수의 제2 신호 연결부는,
    행 방향으로 상기 기설정된 제1 간격의 2배수 이상으로 배치되며, 열 방향으로 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치되는 것을 특징으로 하는 화상형성장치.
  7. 제1항에 있어서,
    상기 복수의 제3 신호 연결부는,
    상기 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치되는 것을 특징으로 하는 화상형성장치.
  8. 제1항에 있어서,
    상기 복수의 제3 신호 연결부는, 상기 복수의 제3 신호 연결부가 물리적으로 연결되는 상기 보드부의 표면에 배치되는 패턴을 통하여 상기 화상 형성부와 연결되는 것을 특징으로 하는 화상형성장치.
  9. 제1항에 있어서,
    상기 복수의 전원 연결부는,
    상기 기설정된 제1 간격으로 m열(m은 자연수) 및 n행(n은 자연수)으로 배치되는 것을 특징으로 하는 화상형성장치.
  10. 제1항에 있어서,
    상기 복수의 전원 연결부와 상기 복수의 제1 신호 연결부 사이에는 기설정된 간격만큼 이격되어 있는 것을 특징으로 하는 화상형성장치.
  11. 제1항에 있어서,
    상기 칩은,
    상기 제3 신호 연결부의 외각에 상호 상기 제1 간격의 2배수 이상으로 배치되는 복수의 제4 신호 연결부;를 더 포함하는 것을 특징으로 하는 화상형성장치.
  12. 제11항에 있어서,
    상기 보드부는,
    상기 복수의 제3 신호 연결부 및 상기 복수의 제4 신호 연결부는 상기 보드부의 동일한 제2 레이어에 배치된 패턴을 통하여 상기 화상 형성부와 연결되는 것을 특징으로 하는 화상형성장치.
  13. 화상형성장치용 칩에 있어서,
    제어 로직부;
    상기 제어 로직부에 전원을 공급하기 위한 복수의 전원 연결부; 및
    상기 제어 로직부와 외부의 복수의 레이어로 구성된 회로 기판 간의 신호를 송수신하며, 기설정된 제1 간격의 배수로 배치되는 복수의 신호 연결부;를 포함하고,
    상기 복수의 신호 연결부는,
    상기 전원 연결부의 외각에 상기 제1 간격으로 연속되게 배치된 복수의 제1 신호 연결부;
    상기 제1 신호 연결부의 외각에 상호 상기 제1 간격의 2배수 이상의 간격으로 배치되는 복수의 제2 신호 연결부; 및
    상기 제2 신호 연결부의 외각에 상기 제1 간격으로 연속되게 배치되는 복수의 제3 신호 연결부;를 포함하고,
    상기 복수의 제1 신호 연결부 및 상기 복수의 제2 신호 연결부는 상기 회로 기판의 동일한 제1 레이어에 배치된 패턴에 연결되는 칩.
  14. 제13항에 있어서,
    상기 복수의 제1 신호 연결부는,
    상기 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치되는 것을 특징으로 하는 칩.
  15. 제14항에 있어서,
    상기 복수의 제1 신호 연결부의 열의 개수는,
    상기 기설정된 제1 간격 사이에 배치될 수 있는 회로 기판상의 패턴 개수보다 하나 많은 것을 특징으로 하는 칩.
  16. 제13항에 있어서,
    상기 복수의 제2 신호 연결부는,
    행 방향으로 상기 기설정된 제1 간격의 2배수 이상으로 배치되며, 열 방향으로 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치되는 것을 특징으로 하는 칩.
  17. 제13항에 있어서,
    상기 복수의 제3 신호 연결부는,
    상기 기설정된 제1 간격으로 연속하게 배치되는 복수의 열로 배치되는 것을 특징으로 하는 칩.
  18. 제13항에 있어서,
    상기 복수의 전원 연결부는,
    상기 기설정된 제1 간격으로 m열(m은 자연수) 및 n행(n은 자연수)으로 배치되는 것을 특징으로 하는 칩.
  19. 제13항에 있어서,
    상기 복수의 전원 연결부와 상기 복수의 제1 신호 연결부 사이에는 기설정된 간격만큼 이격되어 있는 것을 특징으로 하는 칩.
  20. 제13항에 있어서,
    상기 복수의 신호 연결부는,
    상기 제3 신호 연결부의 외각에 상호 상기 제1 간격의 2배수 이상으로 배치되는 복수의 제4 신호 연결부;를 더 포함하는 것을 특징으로 하는 칩.
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