JP2012069984A - ボール・グリッド・アレイパッケージのフットプリントから、はんだボールのポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法 - Google Patents

ボール・グリッド・アレイパッケージのフットプリントから、はんだボールのポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法 Download PDF

Info

Publication number
JP2012069984A
JP2012069984A JP2011255225A JP2011255225A JP2012069984A JP 2012069984 A JP2012069984 A JP 2012069984A JP 2011255225 A JP2011255225 A JP 2011255225A JP 2011255225 A JP2011255225 A JP 2011255225A JP 2012069984 A JP2012069984 A JP 2012069984A
Authority
JP
Japan
Prior art keywords
balls
package
ball
row
traces
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011255225A
Other languages
English (en)
Other versions
JP2012069984A5 (ja
Inventor
Kevin Lyne
ライン ケビン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JP2012069984A publication Critical patent/JP2012069984A/ja
Publication of JP2012069984A5 publication Critical patent/JP2012069984A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】パッケージ基板の配路能力（routability）を高め、デバイスの信頼性を高めるＢＧＡパッケージを提供する。
【解決手段】ボール・グリッド・アレイ（ＢＧＡ）パッケージのフットプリントから、はんだボール（及び、それらのそれぞれのはんだボール・パッド３４、バイア３２、及びトレース又は線３０）のポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める配路技術、及びそのように変更されたＢＧＡパッケージを開示する。ポピュレーションを減らしたはんだボールから生じる隙間を、はんだボール・パッドから、半導体ダイが取付けられる基板の外面へトレース又は線を配路するための付加的なスペースとして用いる。最適なバイア直径を保持しつつ、更に縮小を続けるパッケージのはんだボールの数を増やし、これによって、デバイス信頼性が高まる。
【選択図】図８

Description

本発明は集積回路デバイスの分野に関連する。更に特定して言えば、本発明は、パッケージ基板の配路能力（routability）を高めるため、ボール・グリッド・アレイ（ＢＧＡ）パッケージのフットプリントからはんだボールのポピュレーションを選択的に減らすことによってデバイスの信頼性を高める方法、及びそのように変更されたＢＧＡパッケージに関連する。
（従来の技術及びその課題）
最近数年間、全体的なコストの削減及び小形化を併行的に押し進めることにより、非常に小さいＩＣパッケージという解決策が次第に強調されるようになった。これは、カムコーダ及び移動電話機のような消費者向け最終装置に特に明らかである。正式の定義があるにも係わらず、その面積が、パッケージがカプセル封じしているＩＣ面積と同様であるようなパッケージは、大ざっぱにチップ・スケール・パッケージ（ＣＳＰ）と呼ばれている。
ＣＳＰは、色々な方法があるが、コストの削減及び小形化の条件に対する理想的な解決策である。これは、クワッド・フラット・パッケージ（ＱＦＰ）に比べると大幅に面積が縮小し、しかも余分のシステム・レベルのコストをかけずに、そうすることができる能力が高まっている。最善の場合、ＣＳＰは端子当たりのコストを基準とすると、今日ＱＦＰと競争し得る。例えば、テキサス・インスツルメンツ社の種々のＣＳＰは、薄いＱＦＰと互角のコストで利用することができる。
テキサス・インスツルメンツは、ＭｉｃｒｏＳｔａｒ ＢＧＡ（商標）（図１参照）の名前で知られるポリイミド・ベース系列のＣＳＰを生産している。このＣＳＰ１０は、他の大抵のものと同じく、パッケージ基板１４と、パッケージをはんだ付けするボードとの間の相互接続部として、はんだ合金ボール１２を用いている。このようなパッケージは全てそうであるが、パッケージとボードの間に形成されるはんだボールは、循環的な周囲温度条件に曝されると、疲労を生じる。
ＪＥＤＥＣ及びＥＩＡＪは細かいピッチのＢＧＡ業界基準の文書作りを強めている。現在広く認められている最も細かいピッチ基準は、０．５０ｍｍピッチである。しかし、下記の理由で、０．５０ｍｍピッチのＣＳＰが広く受け容れられること及び使用されることは、未だごく限られている。
１）広範囲の供給業者からパッケージを入手することが出来ない。
２）パッケージの信頼性データがなく、信頼性が消費者市場の条件さえ満たさないという心配がある。
３）このような細かいピッチのパッケージを取付けるための印刷配線板（ＰＣＢ）条件がごく厳しい。このようなボードの利用可能度は限られており、多くの場合、ＰＣＢコストが一層高くなることは禁止的である。
４）このような細かいピッチのＢＧＡを用いて製造することに、大抵のＳＭＴ組立て作業の側に経験が不足している。
５）０．５０ｍｍピッチのＣＳＰ部品のコストが、端子当たりのコストを基準とすると、例えば、０．８０ｍｍピッチのＣＳＰよりも本質的に高いという確信。
勿論、システム・コストの削減及び小形化という双子の目標を満たさなければならないパッケージを首尾よく採用する鍵は、パッケージの信頼性である。ボール・ピッチが小さくなるにつれて、明細書の冒頭で述べたボール・ジョイントの疲労の現象があるために、信頼性の仕様を満たすことがどんどん困難になる。はんだボールの寸法（容積）及び形の両方が信頼性に影響する。このシステムの最も弱いリンクは、はんだ接合内の断面積が最も小さい点であるのが普通であり、これが図２に見られるようなバイア（２８）である。
従って、ＣＳＰ基板の設計に於ける最大の問題は、このはんだバイアの直径を最適にすることである。しかし、パッケージのボールの密度が増加するにつれて（一層細かいピッチで、より多くの行により多くのボールがあるようになると）、基板の配路密度も増加し、パッケージの設計は本質的に信頼性が一層低いものにつながる場合が多い。これを実証すると、信頼性に対する現在の最適設計は、図３に示すが、次の通りである。
ボール（１２）ピッチ ：５００μｍ
線（３０）／スペース ：２８／４２μｍ
バイア（３２）の直径 ：２８０μｍ
はんだボール・パッド（３４）の直径 ：３８０μｍ
ＮＢ。パッド寸法はバイア寸法＋１００μｍである
信頼性に対する設計に基づくこういう最適規則によると、隣接したボール（１２）の間に１つのトレース又は線（３０）しか通せない。ＣＳＰパッケージでは、線又はトレース（３０）が各々のはんだボール・パッド（３４）から基板（１４）の外側の縁まで伸びなければならない（例えば電解めっきを容易にするため）ので、これは重要なことである。隣接したボールの間の線又はトレースを１本にするというこのような制約により、マトリクス形のボール・グリッド・アレイで実際に構成し得るボールの総数が限定される。これは、どれだけの数のトレース又は線が実際に基板の外面まで伸び出すことができるかの限定があるからである。
図４は１０×１０ｍｍのパッケージ本体の上にある１４４個のボール（０．５ｍｍピッチ）を持つ普通のボール・フットプリント （３行のボールの規則的なパターン）を示す。この稠密な配路を達成するためには、設計技術者は妥協しなければならない。典型的には３つの選択がある。
１）接続用トレースに対する線／スペースの設計規則を強める。これによってコスト増になったり、或いは基板技術*の能力を超えることがある。
２）バイアの直径を縮小する。これははんだ接合の疲労寿命を短くする。
３）ボール・パッドとバイアとの最小の重なりを小さくする（図４参照）。これは、パッケージの耐湿性に影響するので、信頼性にマイナスの影響がある。
＊ＮＢ。線／スペース設計規則は、銅被膜の厚さを薄くすることによって改善すること
ができる。ここで説明する原理は、任意の所定の金属被膜の厚さに対するパッケージ
の信頼性を高めるために用いることができるので、これはここでは論じない。配路密
度を高めなければならない場合に当面したときの最も普通の妥協は、所定の基板の技
術に対して利用し得る線／スペース規則を使い、次にボール・バイアの直径を縮小す
ることである。これが図５の例に示されており、図４のフットプリントに使われる設
計である。
図５は３つの完全な行のボールに対する配路パターンを示す。ここで
ボール（１２）ピッチ ：５００μｍ
線（３０）／スペース ：２８／４２μｍ
バイア（３２）の直径 ：２１８μｍ
はんだボール・パッド（３４）の直径 ：３１８μｍ
従って、図４の場合（並びに同様に図５の場合も）、設計技術者は２）の選択を選ぶ。隣接したボールの間に２本のトレースを配路することができるようにするため、バイアの直径を２８０μｍから２１８μｍに縮めなければならないが、これは２８０μｍのバイア直径を要求する最適設計規則の違反である。周知のように、このような変形又は変更には信頼性に影響の大きい意味合いがある。
ボール・グリッド・アレイ（ＢＧＡ）パッケージの従来のフットプリントから、はんだボール（及びそれらに対応するはんだボール・パッド、バイア、及びトレース又は線）のポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める配路技術、及びそのように変更されたＢＧＡパッケージが開示される。この配路技術は、はんだボールのポピュレーションを減らすことにより生じる隙間を、はんだボールから、半導体ダイが取付けられる基板の外面にトレース又は線を配路するための付加的なスペースとして用いる。本発明の利点は、これによって、最適なバイア直径を保持しつつ、更に縮小を続けるパッケージのはんだボールの数を増加させ、それにより、デバイス信頼性を高めることができることにある。
この発明に特有と考えられる新規な特徴は、添付の特許請求の範囲に説明してある。しかし、この発明自体並びにその他の特徴及び利点は、以下の詳細な説明を添付図面に関連させて参照すれば、最もよく理解されるであろう。
ボール・グリッド・アレイ（ＢＧＡ）パッケージの分解断面図。 印刷配線板（ＰＷＢ）の上に取付けられたボール・グリッド・アレイ（ＢＧＡ）パッケージの断面図。 バイア、はんだボール・パッド及びトレース又は線に対する現在の最適設計を示す。 現在の最適設計規則を犠牲にして達成することができる従来のボール・グリッド・アレイ・フットプリントを示す。 図４のボール・グリッド・アレイ・フットプリントに於けるボールの完全な３行に対する配路パターンを示す。 この発明の１実施例による、選択的なボールのポピュレーション減らしを用いたボール・グリッド・アレイ・フットプリントを示す。 図５及び６のボール・グリッド・アレイ・フットプリントに対するモデル作成結果を示す。 図６のフットプリントの一部分の配路パターンを示す。 この発明の別の実施例による、選択的なボールのポピュレーション減らしを用いたボール・グリッド・アレイ・フットプリントを示す。 図９のボール・グリッド・アレイ・フットプリントに対するモデル作成結果を示す。 この発明の更に別の実施例による、選択的なボールのポピュレーション減らしを用いたボール・グリッド・アレイ・フットプリントを示す。 図１１のボール・グリッド・アレイ・フットプリントに対するモデル作成結果を示す。 ダイの寸法の関数として、従来のボール・グリッド・アレイ並びに選択的にポピュレーション減らししたボール・グリッド・アレイ・パッケージに対する最悪の場合の弾性歪みの予測を示す。
フットプリントの設計を根本的に見直すと、上に述べた多くの制約及び妥協を克服することが可能である。選択的なボールのポピュレーション減らしの原理を使うと、信頼性に対する最適設計規則に戻って、従来のフットプリント設計のボール密度に合わせることが可能になる。しかし、フットプリント設計の複雑さは今日では著しく増大しており、これを取上げるために利用し得るソフトウエア設計の手段が今日存在しない（発明者の知る限り）ので、特にそうである。
図３に示すように、２８０μｍのバイア（３２）は、隣接するボール（１２）の間に１本のトレースしか許さない。しかし、（それに関連するバイア（３２）、はんだボール・パッド（３４）及びトレース又は線（３０）を含めて）ボールのポピュレーションを減らせば、この結果隣接する２つのボールの間に生じる隙間に、２５μｍ規則の線／スペース２８／４２を使うときは８本までのトレース又は線（３０）（或いは、１８μｍ規則の線／スペース２０／３０を使うときは１３本までのトレース又は線（３０）。これらの数はこの他の規則の線／スペース数を選ぶときに変わる）を配置することができる。このようにポピュレーションを減らすボールを注意深く選ぶことにより、妥協の設計規則（例えば、２８０μｍ未満のバイア直径）を用いた従来のフットプリントに比較して、全体のボールはそれより多くならないとしても、それと同じ数を最適設計規則（最適のバイア直径）で配路することが可能である。この設計の考えをＳｍａｒｔ−Ｆｏｏｔ（商標）と呼ぶ。
図６は選択的なボールのポピュレーション減らしを用いたフットプリント（３８）を示す。具体的に言うと、図６に示す選択的なボール・ポピュレーション減らしをしたフットプリント（３８）は、１０×１０ｍｍの本体（４０）の上に１５１個のボールを有するＴＩ １５１ ＧＨＺ μＳｔａｒ ＢＧＡ（商標）に対するフットプリントである。ＴＩ １５１ ＧＨＺ μＳｔａｒ ＢＧＡ（商標）パッケージに対するモデル作成は、（ダイの寸法と顧客の寸法制限要請の組合せに基づいて）１０×１０ｍｍの本体の選択から始められた。次に、１８（１８×１８）のボール・グリッド・マトリクスが選ばれた。各々の有効なダイ・パッドに対するトレース又は線が基板の外面まで伸びなければならないが、全ての０．２８ｍｍ直径のバイアの間には全てのトレースを収容する場所がないから、最適設計規則を使って、３２４個のボールを持つ完全な１８×１８ボール・グリッド・アレイ（又はその点では実質的な寸法を持つ他のどのグリッド）を利用することは出来ないことが、これまでの説明から思い出されよう。こつは、所望のフットプリントに達するために、どのボールのポピュレーション減らしをするかを知能的に決めることである。従って、図６及び８の実施例では、２８０μｍの標準寸法バイアと２８μｍの線幅を使い、これによって標準のバイア間に１本のトレース、そしてポピュレーション減らししたバイアがその間にある２つのバイアの間に８本までのトレースが取れる。
上に述べた判断基準を使うと、（同一の４辺を持つ）グリッド上での一番外側の行（行０）は、最大の可能性として６８個のボール箇所を持ち、一番外側の行の４辺の各々で６つのボールをポピュレーション減らしし、その結果、行０には総数４４個のボールが残る。グリッドの次の行（行１）は最大の可能性として６０個のボール箇所を持ち、この行の４辺の各々で１４個のボールをポピュレーション減らしし、その結果総数４個のボールが行１に残る。グリッドの次の行（行２）は最大の可能性として５２個のボール箇所を持ち、この行の４辺の各々でポピュレーション減らしするボールは０であり、この結果、総数５２個のボールが行２に残る。グリッドの次の行（行３）は最大の可能性として４４個のボール箇所を持ち、この行の４辺の各々でポピュレーション減らしするボールは０であり、この結果、総数４４のボールが行３に残る。グリッドの次の行（行４）は最大の可能性として３６個のボール箇所を持ち、この行の４辺の各々で７個のボールがポピュレーション減らしされ、その結果総数８個のボールが行４に残る。ボールの追加の行は選ばなかった。全てのボールを加算すると、このフットプリントの選択結果を示す図７に見られるように、パッケージは１５２個のボール（行０の左下隅のボールをポピュレーション減らしするとき、１５１個のボールに減る）を持つフットプリントを持つ。実際に選ばれた１５１個のボールは、この発明の選択的なポピュレーション減らしを使って１０×１０ｍｍパッケージで求めることができる最大又は最小ではない。それでも、１５１個のボールは、最適２８０μｍのバイア寸法を必要とする従来のフットプリント設計方式を使って１０×１０ｍｍパッケージで求めることができるボールの数よりも実質的に多い。図８は、切断線１−１で切った図６のフットプリントの一例の配路パターンの一部分を示す。
図９は、選択的なボールのポピュレーション減らしを用いた別のフットプリント（４１）を示す。更に具体的に言うと、図９に示す選択的なボールのポピュレーション減らしのフットプリント（４１）は、１０×１０ｍｍの本体（４０）上に２４０個のボールを有するＴＩ ２４０ ＧＨＺ μＳｔａｒ ＢＧＡ（商標）パッケージに対するフットプリントである。ＴＩ ２４０ ＧＨＺ μＳｔａｒ ＢＧＡ（商標）パッケージのモデル作成は、（ダイの寸法及び顧客の寸法制限の要請の組合せに基づいて）１０×１０ｍｍの本体を選ぶことから始まった。次に、１７（１７×１７）のボール・グリッド・マトリクスを選んだ。図９の実施例では、２８０μｍの標準寸法バイア及び（現在の最適設計規則より小さい）１８μｍの線幅を用いており、これによって標準バイアの間に２本のトレース、及びポピュレーション減らししたバイアがその間にある２つのバイアの間に１２本までのトレースがとれる。
上に示した判断基準を使うと、（同一の４辺を持つ）グリッド上の一番外側の行（行０）は最大の可能性として６４個のボール箇所を持ち、一番外側の行の４辺の各々で３つのボールがポピュレーション減らしされ、その結果総数５２個のボールが行０に対して残る。グリッドの次の行（行１）は最大の可能性として５６個のボール箇所を持ち、行の４辺の各々で２つのボールがポピュレーション減らしされ、その結果総数４８個のボールが行１に対して残る。グリッドの次の行（行２）が最大の可能性として４８個のボール箇所を持ち、行の４辺の各々で２つのボールをポピュレーション減らしして、その結果総数４０個のボールが行２に残る。グリッドの次の行（行３）は最大の可能性として４０個のボール箇所を持ち、行の４辺の各々で１つのボールをポピュレーション減らしし、その結果総数３６個のボールが行３で残る。グリッドの次の行（行４）は最大３２個のボール箇所を持ち、行の４辺の各々でポピュレーション減らしするボールは０であり、その結果総数３２個のボールが行４に残る。グリッドの次の行（行５）は最大の可能性として２４個のボール箇所を持ち、行の４辺の各々でポピュレーション減らしするボールは０であり、その結果総数２４個のボールが行５に残る。グリッドの次の行（行６）は最大の可能性として１６個のボール箇所を持ち、行の４辺の各々で４つのボールがポピュレーション減らしされ、その結果行６に残るボールの総数は０である。グリッドの次の行（行７）は最大８個のボール箇所を持ち、行の４辺の各々でポピュレーション減らしされるボールは０であり、その結果総数８個のボールが行７に残る。更なる行のボールは選ばれなかった。全部のボールを加算すると、このフットプリントに対する選択の結果を示す図１０に見られるように、パッケージは２４０個のボールを持つフットプリントを有する。上に述べた１５１個のボールのフットプリントの例のように、実際に選ばれた２４０個のボールは、この発明の選択的なポピュレーション減らしを使って１０×１０ｍｍパッケージに対して求めることができる最大又は最小ではない。前と同じく、２４０個のボールは、最適の２８０μｍのバイア寸法を必要とする従来のフットプリント設計方法を用いて、１０×１０ｍｍパッケージで求めることができるよりも、実質的に多い。
図１１は、選択的なボールのポピュレーション減らしを用いた更に別のフットプリント（４３）を示す。更に具体的に言うと、図１１に示す選択的なボールのポピュレーション減らしをしたフットプリント（４３）は、１２×１２ｍｍの本体（４５）の上に２８８個のボールを有するＴＩ ２８８ ＧＺＧ μＳｔａｒＢＧＡ（商標）パッケージに対するフットプリントである。このＴＩ ２８８ ＧＺＧ μＳｔａｒＢＧＡ（商標）パッケージのモデル作成は、（ダイの寸法及び顧客の寸法制限の要請の組合せに基づいて）１２×１２ｍｍの本体を選ぶことから始まった。次に、２１（２１×２１）のボール・グリッド・マトリクスを選んだ。図１１の実施例では、２８０μｍの標準寸法バイア及び（現在の最適設計規則より小さい）１８μｍの線幅を用いており、これによって、標準バイアの間に２本のトレース、そしてポピュレーション減らししたバイアがその間にある２つのバイアの間に１２本までのトレースがとれる。
上に示した判断基準を使うと、（同一の４辺を持つ）グリッド上の一番外側の行（行０）は最大の可能性として８０個のボール箇所を持ち、一番外側の行の４辺の各々で８つのボールがポピュレーション減らしされ、その結果総数４８個のボールが行０に対して残る。グリッドの次の行（行１）は最大の可能性として７２個のボール箇所を持ち、行の４辺の各々で１つのボールがポピュレーション減らしされ、その結果総数６８個のボールが行１に対して残る。グリッドの次の行（行２）が最大の可能性として６４個のボール箇所を持ち、行の４辺の各々でポピュレーション減らしするボールは０であり、その結果総数６４個のボールが行２に残る。グリッドの次の行（行３）は最大の可能性として５６個のボール箇所を持ち、行の４辺の各々でポピュレーション減らしされるボールは０であり、その結果総数５６個のボールが行３で残る。グリッドの次の行（行４）は最大の可能性として４８個のボール箇所を持ち、行の４辺の各々で１２個のボールがポピュレーション減らしされ、その結果行４で残るボールの総数は０である。グリッドの次の行（行５）は最大の可能性として４０個のボール箇所を持ち、行の４辺の各々で１０個のボールがポピュレーション減らしされ、その結果行５で残るボールの総数は０である。グリッドの次の行（行６）は最大の可能性として３２個のボール箇所を持ち、行の４辺の各々で１つのボールがポピュレーション減らしされ、その結果総数２８個のボールが行６に残る。グリッドの次の行（行７）は最大の可能性として２４個のボール箇所を持ち、行の４辺の各々でポピュレーション減らしされるボールは０であり、その結果総数２４個のボールが行７に残る。グリッドの次の行（行８）は最大の可能性として１６個のボール箇所を持ち、行の４辺の各々で４つのボールがポピュレーション減らしされ、その結果行８で残るボールの総数は０である。グリッドの次の行（行９）は最大８個のボール箇所を持ち、行の４辺の各々で２つのボールがポピュレーション減らしされ、その結果、行９に残るボールの総数は０である。更なる行のボールは選ばれなかった。全部のボールを加算すると、このフットプリントに対する選択の結果を示す図１２に見られるように、パッケージは２８８個のボールを持つフットプリントを有する。実際に選ばれた２８８個のボールは、この発明の選択的なポピュレーション減らしを使って１２×１２ｍｍパッケージに対して求めることができる最大又は最小ではない。上に述べたのと同じく、２８８個のボールは、最適の２８０μｍのバイア寸法を必要とする従来のフットプリント設計方法を用いて、１２×１２ｍｍパッケージで求めることができるよりも、実質的に多い。
表１は、従来のフットプリント及び「スマート・フットプリント」の両方に対して試されたボード・レベルの信頼性（ＢＬＲ）試験の結果を示す。信頼性に対するダイ寸法の依存性が強いため、両方の場合のダイは一定に保った（６．０×６．０ｍｍ）。パッケージの信頼性に焦点を合わせるため、接合のパッケージ側の故障だけを報告する。
従来のパッケージ及び「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）パッケージのボード・レベルの信頼性
Figure 2012069984

この試験に用いられたこの他の設計及び試験の特徴は次の通りである。
温度範囲 ：−４０／１２５℃
傾斜時間 ：２−５分
停留時間 ：１１−１３分
ボード・ランドの形式 ：銅、Ｎｉ／Ａｕめっき
ボード材料 ：ＦＲ４
ボードの厚さ ：０．８０ｍｍ
ランドの設計 ：はんだマスク定めず
ランドの直径 ：０．２０ｍｍ*

＊最適直径は０．２５−０．３０ｍｍである。この試験のために調達したボードは、元の仕様に合わなかった。
ここで提案した解決策のモデルを作ることができることは、新しいパッケージを素早く市場に持ち込む点で測りしれない価値がある。ＴＩ １５１ ＣＳＰ 「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）パッケージは、どんな新しいツールも使わずに、２次元有限要素解析ツールを用いてモデルを作成した。このモデルは、この提案による信頼性の利点を前もって確認した。１５１ボールＣＳＰ「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）パッケージは、モデルの予測通りに、信頼性があることを証明したばかりでなく、全ての信頼性試験に始めて合格した。図１３は、ダイ寸法の関数として、両方のパッケージに対する最悪の場合の弾性歪み予測を示しており、「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）パッケージの場合、歪みがずっと少ないことをはっきりと示している。
無線送受話器用のカスタムＤＳＰは、１４４個の接点を持つパッケージを使う場合が多い。１４４ ＴＱＦＰパッケージは、こういう用途に対する需要の大きいパッケージであった。「従来の技術及びその課題」に述べたように、従来のＱＦＰパッケージの寸法を同等のチップ・スケール・パッケージまで縮小する必要が明確にあった。このため、１４４ ＣＳＰが必要であった。１２×１２ｍｍの本体を持ち、０．８０ｍｍのボール・ピッチを有する１４４ ＣＳＰを開発したが、１９９７年以降、需要が高いＣＳＰであった。パッケージの一層の縮小が必要になった場合、１０×１０ｍｍの本体寸法で０．５０ｍｍピッチ版を開発する必要性が出てくる。今日、０．５０ｍｍピッチを持つ１０×１０ｍｍの本体を持つパッケージは、従来のフットプリント及び「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）フットプリントの両方で利用できる。
本体が一層小さいパッケージに対する要求が続くとき、この発明が辿った経路に続く一層のパッケージの設計が視野に入っている。既に、１２×１２ｍｍ及び１３×１３ｍｍの本体を持つ「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）パッケージが、全体のボール数が更に大きい用途向けに設計中である。
パッケージ設計に対する幾らかの「カスタム化」方式で、色々な批判に先手を打つことができる。
１）「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）パッケージは外観が普通と異なり、他のベンダーが提供するフットプリントと合致しないという批判。幸いなことに、無線の用途が大量であるため、幾らかの「カスタム化」のフットプリントは、信頼性の利点の点で容易に正当化される。
２）このような普通とは違うボードの配路能力が問題になるかも知れないという批判。実際には、「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）フットプリントの配路は、拡がった形式のために、実際には一層容易であり得るから、この方式ではシステム・コストに余分の負担がかかることがない。２４０及び３０４個のボールのような一層大きなパッケージの場合、ボードの配路能力が劣化しないように保証するために余計な注意が必要であるが、こういうことを達成するのは容易である。
３）パッケージ・コストが一層高くなるであろうという批判。設計サイクルが一層長くなることを別とすると、「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）パッケージのコストは、従来のフットプリントを持つパッケージと同じである。組立て過程は同一である。使われるパッケージ材料は両方の場合、同じである。更に、「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）が（普通の１つの金属層の代わりに、例えば２つの金属層を必要とする）一層コストの高い基板材料を使わずに済む例がある。
４）上に述べた配路能力の他に、この他の余分のシステム・コストがかかるかもしれないという批判。信頼性が不適切なＣＳＰは、パッケージの不適切さを埋め合わせるための特徴を追加することをボード組立て装置に必要とするのが普通である。通常、これは、部品とボードの間に接着剤を使う方法である「下埋め」過程を用いる。この接着剤がはんだボールから応力を軽減し、それをパッケージの下方にある表面積全体に互って分配する。これは有効な方法であるが、かなりのコスト増になる。「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）のような信頼性が一層高い解決策を使うことにより、システム・レベルのコストを節約することができる。
結論として、「Ｓｍａｒｔ−Ｆｏｏｔ」（商標）パッケージを用いたパッケージ設計への革新的な方式を取ることにより、幾つかの利点を提供することができる。
１）ボード・レベルの信頼性が従来の設計の２−３倍に改善される。
２）下埋めのような余分の過程を避けることにより、コスト節約の可能性がある。
３）パッケージ、顧客のボード又は顧客の方法に余分のコストを生じない。
以上の説明に関し、更に以下の項目を開示する。
（１） ボール・グリッド・アレイ（ＢＧＡ）パッケージの従来のフットプリントから、はんだボール及びそれらに関連するはんだボール・パッド、バイア、及びトレース又は線のポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法。
（２） 第１項に記載の方法であって、複数のトレース又は線は、前記はんだボール、及びそれぞれのはんだボール・パッド、バイア、及びトレース又は線のポピュレーション減らしの結果として用いられていないスペースを通って配路される方法。
（３） 第１項に記載の方法であって、２５μｍ線幅規則が用いられるとき、前記はんだボール、及びそれぞれのはんだボール・パッド、バイア、及びトレース又は線のポピュレーション減らしの結果として用いられていないスペースを通って、８本までのトレース又は線が配路される方法。
（４） 第１項に記載の方法であって、１８μｍ線幅規則が用いられるとき、前記はんだボール、及びそれぞれのはんだボール・パッド、バイア、及びトレース又は線のポピュレーション減らしの結果として用いられていないスペースを通って、１２本までのトレース又は線が配路される方法。
（５） 第１項から第４項のうち任意の１つに記載の方法であって、前記バイアの直径が最適なバイア設計規則に維持される方法。
（６） 第５項に記載の方法であって、前記直径が２８０μｍである方法。
（７） 前述の項のうち任意の１つに記載の方法であって、前記はんだボールのピッチが５００μｍである方法。
（８） 前述の項のうち任意の１つに記載の方法であって、ボール接合疲労を減らすことによって、デバイス信頼性が改善される方法。
（９） 前述の項のうち任意の１つに記載の方法であって、前記トレース又は線が１８μｍの幅を有する方法。
（１０） 第１項から第８項のうち任意の１つに記載の方法であって、前記トレース又は線のスペース幅は２８μｍである方法。
（１１） デバイスであって、
半導体ダイと、
基板であって、前記基板の第１の側が前記ダイに接続され、前記基板の第２の側が、選択的にポピュレーション減らしされたボール・グリッド・アレイを有し、はんだボール・パッドを前記基板の第１の側に接続する複数のトレース又は線が、はんだボール、及びそれぞれのはんだボール・パッド、バイア、及びトレース又は線のポピュレーション減らしの結果として用いられていないスペースを通って配路される基板、
とを含むデバイス。
（１２） 第１１項に記載のデバイスであって、前記複数のトレース又は線は更に、前記基板の外面まで延びるデバイス。
（１３） 第１１項に記載のデバイスであって、複数のトレース又は線が、前記はんだボール、及びそれぞれのはんだボール・パッド、バイア、及びトレース又は線のポピュレーション減らしの結果として用いられていないスペースを通って配路されるデバイス。
（１４） 第１１項に記載のデバイスであって、２８μｍの線幅規則が用いられるとき、前記はんだボール、及びそれぞれのはんだボール・パッド、バイア、及びトレース又は線のポピュレーション減らしの結果として用いられていないスペースを通って、８本までのトレース又は線が配路されるデバイス。
（１５） 第１１項に記載のデバイスであって、１８μｍの線幅規則が用いられるとき、前記はんだボール、及びそれぞれのはんだボール・パッド、バイア、及びトレース又は線のポピュレーション減らしの結果として用いられていないスペースを通って、１２本までのトレース又は線が配路されるデバイス。
（１６） 第１１項から１５項のうち任意の１つに記載のデバイスであって、前記バイアの直径が最適なバイア設計規則に維持されるデバイス。
（１７） 第１６項に記載のデバイスであって、前記直径が２８０μｍであるデバイス。
（１８） 第１１項から１７項のうち任意の１つに記載のデバイスであって、前記はんだボールのピッチが５００μｍであるデバイス。
（１９） 第１１項から１８項のうち任意の１つに記載のデバイスであって、ボール接合疲労を減らすことによってデバイス信頼性が改善されるデバイス。
（２０） 第１１項から１７項のうち任意の１つに記載のデバイスであって、前記トレース又は線が１８μｍの幅を有するデバイス。
（２１） 第１１項から１７項のうち任意の１つに記載のデバイスであって、前記トレース又は線のスペース幅が２８μｍであるデバイス。
（２２） 第１１項から２１項のうち任意の１つに記載のデバイスであって、前記デバイスがボール・グリッド・アレイ（ＢＧＡ）パッケージであるデバイス。
（２３） ボール・グリッド・アレイ（ＢＧＡ）パッケージの従来のフットプリントから、はんだボール（１２）（及び、それらのそれぞれのはんだボール・パッド（３４）、バイア（３２）、及びトレース又は線（３０））のポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める配路技術、及びそのように変更されたＢＧＡパッケージを開示する。この配路技術は、ポピュレーション減らしされたはんだボールから生じる隙間を、はんだボール・パッドから、半導体ダイ（２０）が取付けられる基板（１４）の外面へトレース又は線を配路するための付加的なスペースとして用いる。本発明の利点は、最適なバイア直径を保持しつつ、更に縮小を続けるパッケージのはんだボールの数を増やし、これによって、デバイス信頼性が高まることである。
３０ トレース又は線
３２ バイア
３４ はんだボール・パッド

Claims (2)

  1. ボール・グリッド・アレイ（ＢＧＡ）パッケージの従来のフットプリントから、はんだボール及びそれらに関連するはんだボール・パッド、バイア、及びトレース又は線のポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法。
  2. デバイスであって、
    半導体ダイと、
    基板であって、前記基板の第１の側が前記ダイに接続され、前記基板の第２の側が、選択的にポピュレーション減らしされたボール・グリッド・アレイを有し、はんだボール・パッドを前記基板の第１の側に接続する複数のトレース又は線が、はんだボール、及びそれぞれのはんだボール・パッド、バイア、及びトレース又は線のポピュレーション減らしの結果として用いられていないスペースを通って配路される基板、
    とを含むデバイス。
JP2011255225A 1999-09-20 2011-11-22 ボール・グリッド・アレイパッケージのフットプリントから、はんだボールのポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法 Pending JP2012069984A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US400349 1999-09-20
US09/400,349 US6285560B1 (en) 1999-09-20 1999-09-20 Method for increasing device reliability by selectively depopulating solder balls from a foot print of a ball grid array (BGA) package, and device so modified

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2000283831A Division JP2001127203A (ja) 1999-09-20 2000-09-19 ボール・グリッド・アレイパッケージのフットプリントから、はんだボールのポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法

Publications (2)

Publication Number Publication Date
JP2012069984A true JP2012069984A (ja) 2012-04-05
JP2012069984A5 JP2012069984A5 (ja) 2013-02-21

Family

ID=23583264

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2000283831A Pending JP2001127203A (ja) 1999-09-20 2000-09-19 ボール・グリッド・アレイパッケージのフットプリントから、はんだボールのポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法
JP2011255225A Pending JP2012069984A (ja) 1999-09-20 2011-11-22 ボール・グリッド・アレイパッケージのフットプリントから、はんだボールのポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2000283831A Pending JP2001127203A (ja) 1999-09-20 2000-09-19 ボール・グリッド・アレイパッケージのフットプリントから、はんだボールのポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法

Country Status (4)

Country Link
US (1) US6285560B1 (ja)
EP (1) EP1085571A1 (ja)
JP (2) JP2001127203A (ja)
TW (1) TW503549B (ja)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6689634B1 (en) * 1999-09-22 2004-02-10 Texas Instruments Incorporated Modeling technique for selectively depopulating electrical contacts from a foot print of a grid array (BGA or LGA) package to increase device reliability
JP3371867B2 (ja) * 1999-10-05 2003-01-27 日本電気株式会社 半導体装置
DE60039569D1 (de) * 1999-11-02 2008-09-04 Canon Kk Gedruckte Leiterplatte
WO2001050526A1 (en) * 1999-12-30 2001-07-12 Intel Corporation Optimized driver layout for integrated circuits with staggered bond pads
JP3407025B2 (ja) * 2000-06-08 2003-05-19 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6417463B1 (en) * 2000-10-02 2002-07-09 Apple Computer, Inc. Depopulation of a ball grid array to allow via placement
US6734540B2 (en) * 2000-10-11 2004-05-11 Altera Corporation Semiconductor package with stress inhibiting intermediate mounting substrate
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US7202555B2 (en) * 2001-10-26 2007-04-10 Staktek Group L.P. Pitch change and chip scale stacking system and method
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
JP2003209202A (ja) * 2002-01-11 2003-07-25 Texas Instr Japan Ltd 半導体装置又はその実装方法
WO2003065451A1 (en) * 2002-01-31 2003-08-07 Thomson Licensing S.A. Flip chip die bond pads, die bond pad placement and routing optimization
JP2005524239A (ja) * 2002-04-29 2005-08-11 シリコン・パイプ・インコーポレーテッド ダイレクト・コネクト形信号システム
US7750446B2 (en) 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
US6891272B1 (en) 2002-07-31 2005-05-10 Silicon Pipe, Inc. Multi-path via interconnection structures and methods for manufacturing the same
US6784525B2 (en) * 2002-10-29 2004-08-31 Micron Technology, Inc. Semiconductor component having multi layered leadframe
US7014472B2 (en) * 2003-01-13 2006-03-21 Siliconpipe, Inc. System for making high-speed connections to board-mounted modules
US6762495B1 (en) * 2003-01-30 2004-07-13 Qualcomm Incorporated Area array package with non-electrically connected solder balls
US7816247B2 (en) * 2003-02-25 2010-10-19 Broadcom Corporation Optimization of routing layers and board space requirements for ball grid array package implementations including array corner considerations
US6916995B2 (en) * 2003-02-25 2005-07-12 Broadcom Corporation Optimization of routing layers and board space requirements for ball grid array package implementations including single and multi-layer routing
EP1460690A1 (en) * 2003-02-25 2004-09-22 Broadcom Corporation Optimization of routing layers and board space requirements in a BGA package (fka BGA package)
US7196908B2 (en) * 2003-06-05 2007-03-27 International Business Machines Corporation Dual pitch contact pad footprint for flip-chip chips and modules
JP2005166794A (ja) * 2003-12-01 2005-06-23 Ricoh Co Ltd 部品パッケージとプリント配線基板および電子機器
JP4433298B2 (ja) * 2004-12-16 2010-03-17 パナソニック株式会社 多段構成半導体モジュール
JP2006303173A (ja) * 2005-04-20 2006-11-02 Mitsubishi Electric Corp 回路基板デバイスおよびその製造方法
US7446398B2 (en) * 2006-08-01 2008-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bump pattern design for flip chip semiconductor package
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
CN101601129B (zh) * 2007-02-07 2011-08-17 罗姆股份有限公司 安装基板和电子设备
US8053349B2 (en) * 2007-11-01 2011-11-08 Texas Instruments Incorporated BGA package with traces for plating pads under the chip
US20090174072A1 (en) * 2008-01-04 2009-07-09 Texas Instruments Incorporated Semiconductor system having bga package with radially ball-depopulated substrate zones and board with radial via zones
JP2009246166A (ja) * 2008-03-31 2009-10-22 Fujitsu Ltd 電子部品パッケージおよび基板ユニット並びにプリント配線板およびその製造方法
US8102667B2 (en) * 2008-10-27 2012-01-24 Motorola Solutions, Inc. Method and apparatus for spatially optimizing surface mount pads on a ball grid array package
US8097964B2 (en) * 2008-12-29 2012-01-17 Texas Instruments Incorporated IC having TSV arrays with reduced TSV induced stress
US8552563B2 (en) * 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
KR101665556B1 (ko) * 2009-11-19 2016-10-13 삼성전자 주식회사 멀티 피치 볼 랜드를 갖는 반도체 패키지
US8723337B2 (en) 2011-07-14 2014-05-13 Texas Instruments Incorporated Structure for high-speed signal integrity in semiconductor package with single-metal-layer substrate
JP5946370B2 (ja) * 2012-08-28 2016-07-06 ルネサスエレクトロニクス株式会社 電子装置
KR102079795B1 (ko) 2013-07-19 2020-02-21 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 화상형성장치 및 칩
US9853007B2 (en) 2014-12-30 2017-12-26 Microsemi Solutions (U.S.), Inc. Method for producing an integrated circuit package and apparatus produced thereby
US10076033B1 (en) 2016-12-22 2018-09-11 Juniper Networks, Inc. Printed circuit board with connector header mounted to bottom surface
CN117390936B (zh) * 2023-12-12 2024-03-15 武创芯研科技(武汉)有限公司 一种芯片封装可靠性模型求解翘曲度的方法及系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04335555A (ja) * 1991-05-13 1992-11-24 Ryoden Kasei Co Ltd 半導体装置用パッケージ
JPH11102990A (ja) * 1997-09-29 1999-04-13 Canon Inc 格子状に配列された複数の接続端子を有する電子部品を実装したプリント配線基板
JPH11251353A (ja) * 1998-03-03 1999-09-17 Canon Inc 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495377A (en) * 1982-12-30 1985-01-22 International Business Machines Corporation Substrate wiring patterns for connecting to integrated-circuit chips
US5729894A (en) 1992-07-21 1998-03-24 Lsi Logic Corporation Method of assembling ball bump grid array semiconductor packages
US5424492A (en) * 1994-01-06 1995-06-13 Dell Usa, L.P. Optimal PCB routing methodology for high I/O density interconnect devices
US5491364A (en) 1994-08-31 1996-02-13 Delco Electronics Corporation Reduced stress terminal pattern for integrated circuit devices and packages
JPH09172105A (ja) * 1995-12-20 1997-06-30 Nec Corp 集積回路装置
JPH10173087A (ja) * 1996-12-09 1998-06-26 Hitachi Ltd 半導体集積回路装置
KR100369386B1 (ko) * 1996-12-27 2003-04-08 앰코 테크놀로지 코리아 주식회사 볼그리드어레이반도체패키지용인쇄회로기판및이를이용한볼그리드어레이반도체패키지의봉지방법
JP3386977B2 (ja) * 1997-06-05 2003-03-17 新光電気工業株式会社 多層回路基板
US6133134A (en) * 1997-12-02 2000-10-17 Intel Corporation Ball grid array integrated circuit package
JPH11214832A (ja) * 1998-01-26 1999-08-06 Sumitomo Metal Electronics Devices Inc 回路基板のめっき線の形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04335555A (ja) * 1991-05-13 1992-11-24 Ryoden Kasei Co Ltd 半導体装置用パッケージ
JPH11102990A (ja) * 1997-09-29 1999-04-13 Canon Inc 格子状に配列された複数の接続端子を有する電子部品を実装したプリント配線基板
JPH11251353A (ja) * 1998-03-03 1999-09-17 Canon Inc 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US6285560B1 (en) 2001-09-04
JP2001127203A (ja) 2001-05-11
TW503549B (en) 2002-09-21
EP1085571A1 (en) 2001-03-21

Similar Documents

Publication Publication Date Title
JP2012069984A (ja) ボール・グリッド・アレイパッケージのフットプリントから、はんだボールのポピュレーションを選択的に減らすことにより、デバイスの信頼性を高める方法
US6689634B1 (en) Modeling technique for selectively depopulating electrical contacts from a foot print of a grid array (BGA or LGA) package to increase device reliability
US8053349B2 (en) BGA package with traces for plating pads under the chip
US7906835B2 (en) Oblong peripheral solder ball pads on a printed circuit board for mounting a ball grid array package
US20050073038A1 (en) Conductive trace structure and semiconductor package having the conductive trace structure
KR100616045B1 (ko) 컴포넌트 실장용 반도체 부품 및 실장 구조물
US20080277144A1 (en) Method for indicating quality of a circuit board
US20070023910A1 (en) Dual BGA alloy structure for improved board-level reliability performance
US20070138617A1 (en) Using a thru-hole via to improve circuit density in a pcb
US20060049505A1 (en) High density interconnect power and ground strap and method therefor
Darveaux et al. Solder joint fatigue life of fine pitch BGAs–impact of design and material choices
KR100980526B1 (ko) 낮은 저항 및 인덕턴스를 갖는 고 전류 반도체 디바이스 및고 전류 전자 시스템
JP2001168233A (ja) 多重回線グリッド・アレイ・パッケージ
US10937753B1 (en) Semiconductor device
JP3658162B2 (ja) 半導体装置
US20070184644A1 (en) Ball grid array copper balancing
KR20100123415A (ko) 인쇄회로기판
US20060220219A1 (en) Substrate for IC package
US20070209830A1 (en) Semiconductor chip package having a slot type metal film carrying a wire-bonding chip
KR20050006547A (ko) 반도체 패키지 제조용 회로기판 및 이를 이용한 반도체패키지
US20240047330A1 (en) Plated metal layer in power packages
KR100427827B1 (ko) 금 와이어를 통하여 결합되는 반도체 실장기판
JPH11102990A (ja) 格子状に配列された複数の接続端子を有する電子部品を実装したプリント配線基板
US6486002B1 (en) Tape design to reduce warpage
JP2000068415A (ja) チップスケ―ルパッケ―ジ素子の製造方法及びチップスケ―ルパッケ―ジ素子

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111222

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111222

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130510

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130807

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130812

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130910

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140110

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140512

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140520

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20140704

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150403

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150507

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150605

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150706