KR20050059947A - 반도체 소자의 인덕터 제조방법 - Google Patents

반도체 소자의 인덕터 제조방법 Download PDF

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KR20050059947A
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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 소자의 인덕터 제조방법에 관한 것으로, 확산 장벽층이 형성된 다마신 패턴의 측벽에 시드층 스페이서를 형성하고, 시드층 스페이서를 이용한 선택적 도금으로 다마신 패턴 내에 도금 물질층을 형성하고, 이후 다마신 패턴 외부의 확산 장벽층을 제거하기 위한 연마 공정을 실시하여 인덕터를 형성하므로, 기존의 전기 도금 공정을 이용한 두꺼운 박막을 증착할 필요성을 제거하여 비용을 절감하면서, 도금층의 큰 단차로 인한 연마 공정의 어려움을 제거하여 연마 시간의 단축으로 비용을 절감할 수 있다.

Description

반도체 소자의 인덕터 제조방법{Method of manufacturing inductor in a semiconductor device}
본 발명은 반도체 소자의 인덕터 제조 방법에 관한 것으로, 특히 다마신 패턴 내에 구리층을 선택적으로 형성할 수 있는 반도체 소자의 인덕터 제조방법에 관한 것이다.
정보통신분야의 패러다임 변화에 따라서 시간과 장소에 구애받지 않는 통신방식의 요구가 증대되어 오고 있고, 무선이동통신 분야는 이러한 요구에 가장 적합한 분야로 급속한 발전이 이루어지고 있다. 무선통신의 발달에 따라서 고주파 자원이 필요하게 되었고, 고주파에서 동작하는 재료, 소자 및 회로의 요구가 증대되고 있으며, 이러한 것들은 주파수가 높은 영역에서 사용되므로 RF(Radio Frequency) 부품 및 IC로 분류되고 있다.
CMOS는 Si 재료를 이용한 상보성 금속산화막 반도체로서 미세가공 기술이 발전함에 따라서 좋은 고주파 특성을 얻고 있는 소자이다. Si를 기반으로 하므로 잘 개발된 공정 기술을 그대로 이용하여 저 가격화된 칩을 제작할 수 있을 뿐만 아니라 SoC의 경우 시스템의 중간 주파수 밴드, 디지털 부까지 집적화할 수 있어서 단일 칩화하는 데는 가장 적합한 기술로 부상되어 있다. Bi-CMOS는 Bipolar소자와 CMOS소자를 Si기판 위에 동시에 구현한 것으로 Bipolar소자 재료를 Si에서 SiGe재료로 사용하면 Bipolar와 CMOS소자의 장점만을 취할 수 있는 소자기술로서 잘 정립된 Si반도체 기술에 SiGe기술을 더하여 고기능화와 저 가격화를 꾀할 수 있다.
RF IC기술은 소자 제작기술, 회로 설계기술 및 고주파 패키지 기술의 조합으로 이루어지며, 각 기술이 균형적으로 발전하여야 만 경쟁력 있는 RF-CMOS소자를 개발할 수 있으며, 가장 중요한 것 중의 하나가 제작 단가의 절감에 관한 연구가 필요하다. 이를 위하여 공정을 단순화하고 안정화하여 공정 단가를 줄이는 저가의 고주파 RF-CMOS 개발이 필요하다. RF-CMOS 또는 Bipolar/BiCMOS 소자의 주 구성요소들은 RF MOSFET, Inductor, Varactor, MIM Capacitor, Resistor로 되어 있으며, 이 중에서 RF-CMOS, Bipolar/BiCMOS 소자 모두 인덕터의 충실도(quality factor; 이하 Q로 칭함)가 낮다는 단점이 있다. 이러한 RF Inductor의 Q값을 높이기 위해서는 소자 형태 이외에 저 저항의 금속을 두껍게 증착하는 방법이 제시되고 있다. Inductor는 감은 회수(turns), 금속배선 폭, 금속배선 두께, 금속배선 사이의 간격, 반경(radius), 모양(shape)에 따라 Q값이 다르게 나타난다.
인덕터의 Q값은 다음과 같이 정의된다.
Quality Factor(Q)=2π×(Net Magnetic Energy Stored)/(Energy Loss in One Oscillation Cycle)
상기 식으로부터 Q는 금속층을 두껍게 쓸수록 개선할 수 있다.
RF IC에 Si CMOS 기술을 구현하기 위한 필수적인 소자가 인덕터이다. 그러나 스텐다드 로직(standard logic) 공정을 이용해서는 RF IC에서 요구되는 Q값을 얻을 수 없으며, 높은 Q값을 확보하기 위해서는 금속배선에서 발생되는 기생 저항 성분을 줄이는 것과, Si 기판으로 통하는 와상 전류(eddy current) 및 변위전류(displacement current)의 손실을 줄여야 한다. 인덕터로 사용되는 금속배선의 두께를 표준 공정에서 적용하는 두께보다 높여서 저항을 낮추거나, Cu와 같은 저 저항 금속을 사용하여 Q값을 높일 수 있다. 또한 구조적으로 사각형 보다는 원형 구조가 유리하고, 금속배선 간격은 좁은 것이 유리하고, 인덕터의 중심을 비워두는 것이 유리하다. 대략적으로 인덕터 중심부를 비워두는 지름이 전체 인덕터 지름의 1/3 정도가 적절하다고 알려져 있다.
인덕터용 금속배선의 두께가 두꺼워지면, 금속배선의 두께 증가로 인한 기생 캐패시턴스의 증가는 작지만 기생 저항 성분이 크게 작아지는 것에 기인하며, 금속배선의 두께에 따른 인덕턴스(inductance)의 변화는 거의 없으며, 또한 인덕터의 감는 회수가 많아짐에 따라 인덕턴스는 증가되나 Q값은 어느 이상의 감는 회수 예를 들어, 5.5회 이상에서는 오히려 감소한다. 즉, 감는 회수 증가에 따른 인덕턴스 증가분보다 기생 저항과 기생 캐패시턴스가 증가되어 Q값이 감소하는 것이다. 또한, 5층 이상의 CMOS 공정에서 금속배선을 적층하여 인덕터 저항을 줄여서 Q값을 증가시킬 수도 있다. 이 기술을 사용하면 RF회로에서 사용되는 대부분의 인덕턴스 예를 들어 10nH 미만의 인덕턴스를 본드 패드(bond pad) 크기 미만으로 구현할 수 있게 된다. 그러나 이 경우 금속배선 층간의 캐패시턴스 증가로 인하여 공진 주파수가 낮아지는 단점이 있다. 인덕터의 Q값을 높이는 다른 방법은 Si 기판과의 기생 성분을 줄이는 것인데, 인덕터의 자기장(magnetic field)이 변함에 따라서 기판에 유도되는 와상 전류와 인덕터와 기판 사이에 존재하는 기생 캐패시터로 통하여 Si 기판으로 흐르는 변위 전류가 Q값의 주된 손실이다. 화합물 반도체에서 사용되는 GaAs 기판은 기판 자체의 저항성(resistivity)이 높은 반절연(semi-insulating) 기판이기 때문에 기판과의 기생 성분에 대해서는 거의 문제가 되지 않지만, Si 기판에서는 심각한 문제점에 해당된다. 이는 Si 기판을 통한 신호의 전달로 인하여 동일 칩에서 디지탈 회로와 RF 회로가 공존하기 어려운 상황이 발생할 수도 있다. Si 기판과의 영향을 줄이는 방안으로는 고저항의 Si 기판이나 SOI(Silicon-on-Insulator)구조의 기판을 사용하는 방법과 가드-링(guard-ring)을 사용하는 방법이 있다. SOI 웨이퍼는 저주파에서는 효과가 크지만 1 GHz 이상에서의 고주파 대역에서는 거의 효과가 없는 것으로 나타났는데, 이는 SOI 웨이퍼에서의 매립 산화막(buried oxide film) 두께가 일반적으로 2000 내지 5000 Å이기 때문에 고주파 대역까지 절연시키기 위해 필요한 산화막 두께보다 작은 것에 기인한다. 딥 N-웰(deep N-well)을 이용한 가드-링이 효과적이지만, 시스템 레벨의 요구를 만족시키지 못하고 있다. 그리고 인덕터를 상위 금속배선으로 사용하여 Si 기판과의 거리를 늘려서 기생 캐패시턴스를 줄이거나, 필드 산화막 위에 형성시키면서 필드 산화막 밑에 N-웰을 형성시켜 역 바이어스(reverse bias)를 가하는 방법 등이 있다. 또한, 인덕터 아래에 접지층(ground layer)을 형성시켜 기판과의 커플링(coupling)을 차단하는 방법도 있는데, 접지층에 의한 인덕턴스의 감소를 방지하기 위하여 여러 조각으로 패터닝하는 것을 PGS(patterned ground shield)라고 한다. PGS를 이용한 인덕터의 단점은 접지층과의 기생 캐패시턴스의 성분의 증가로 인하여 공진 주파수가 감소하고 Q값도 감소하게 된다는 것이다.
다음은 인덕터 디자인의 가이드라인(guideline)이다.
1) 금속배선 사이의 간격을 최소화하여야 한다. 이를 통하여 인덕터 지역(area)을 최소화하고 상호 인덕턴스(mutual inductance)를 최대화해서 Q값을 높일 수 있다.
2) 인덕터는 다층 금속배선 구조일 경우 최상층에서 구현되어야 한다. 이는 기판으로의 기생 캐패시턴스를 최소화할 수 있기 때문이다.
3) 가능한 넓고 두꺼운 금속배선을 구현하여야 한다. 즉, 낮은 직렬 저항(series resistance)을 확보해야 한다는 의미이다. 그러나 폭이 너무 커지면 인덕터 지역의 증가를 유발하고, 이는 기생 캐패시턴스를 증가시키고, 기판 손실을 증대시키기 때문에 적정 조건이 도출되어야 한다.
4) 할로우 인덕터(hollow inductor)가 구현되어야 한다. 이를 통해 와상전류 효과(negative mutual coupling)를 감소시킬 수 있기 때문에 내부 직경(inner diameter)이 금속배선 폭의 5배 이상은 되어야 한다.
5) 감는 회수(number of turns)가 증가하면 할수록 인덕터 지역은 증가하고 저항 효과(resistance effect)가 증가하여 기생 캐패시턴스 증가의 원인이 되어 Q값을 떨어뜨리는 원인이 되므로, 감는 회수에 대한 적정 조건이 도출되어야 한다.
상기한 다섯 가지 요구들 외에 디커플링(decoupling)문제 때문에 인덕터 하부에 트렌치를 삽입하고 절연층 두께를 증가시키거나, 접지판을 삽입하는 연구도 진행되고 있다.
상술한 내용은 인덕터에 대한 일반적인 사항에 대하여 기술하였고, 현재 Cu를 이용한 금속배선에 적용하려는 인덕터 구조는 다음과 같은 공정의 문제점을 내포하고 있다.
1)매우 두꺼운 절연체(dielectric)로 인하여 식각의 어려움이 있다. 즉, 적용되는 절연층은 2 내지 3 ㎛ 정도로 이러한 두께는 현실적으로 식각 하는데 어려움이 따르며, 또한 웨이퍼 1장당 식각 시간이 매우 길어서 원가(cost)가 매우 높다.
2) Cu막을 매우 두껍게 증착하는데 어려움이 있다. 현재 Cu를 사용하여 금속배선을 형성할 때 전기 도금(electroplating) 공정을 적용하고 있는데, 전기 도금 공정은 매우 높은 비용(cost)이 들어가며, 등각 매립(conformal filing)으로 인한 인덕터 중앙부에 심(seam) 또는 보이드(void)가 발생할 가능성이 높아서 공정의 안정성을 기하기 어렵다. 또한 과량의 첨가제가 들어가는 것도 피해야 할 선결과제이다.
3) Cu막은 매우 큰 단차를 가지는데, 이러한 Cu막을 화학적 기계적 연마(CMP) 공정으로 연마하는데 어려움이 있다. 즉, Cu막은 3 내지 5 ㎛ 정도 연마하는 것은 매우 큰 난제이며, 연마 시간이 너무 오래 걸려서 생산성 및 비용(throughput and cost)에 심대한 영향을 미쳐서 소자 단가에 큰 상승을 초래하는 결과를 낳는다.
따라서, 본 발명은 전기 도금 공정을 이용한 두꺼운 박막을 증착할 필요성을 제거하여 비용을 절감하면서, 큰 단차로 인한 연마 공정의 어려움을 제거하여 연마 시간의 단축으로 비용을 절감할 수 있는 반도체 소자의 인덕터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 인덕터 제조방법은 절연층에 다마신 패턴 형성된 기판이 제공되는 단계; 다마신 패턴을 포함한 절연층의 표면을 따라 확산 장벽층을 형성하는 단계; 확산 장벽층이 형성된 다마신 패턴 측벽에 시드층 스페이서를 형성하는 단계; 시드층 스페이서를 이용한 선택적 도금으로 다마신 패턴 내에 도금 물질층을 형성하는 단계; 및 연마 공정을 실시하여 다마신 패턴 외부의 확산 장벽층을 제거하는 단계를 포함한다.
상기에서, 확산 장벽층은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN, PVD TiAlN, PVD TiSiN, PVD TaSiN, CVD TiAlN, CVD TiSiN, CVD TaSiN 중 어느 하나 또는 이들의 적층시켜 형성한다.
시드층 스페이서는 확산 장벽층 상에 시드층을 형성하고, 전면 식각 공정을 실시하여 형성한다. 시드층은 Cu, Ag, Au, Ti, Al 등의 금속 중 어느 하나를 PVD법, CVD법, ALD법, 전기도금법 및 무전해 도금법중 어느 한 방법으로 형성한다.
도금 물질층은 Cu를 이용하여 무전해 도금법이나 전기 도금으로 형성한다.
무전해 도금법은 CuSO4와 같은 구리의 양이온을 포함하는 물질, HCHO와 같은 환원제, pH 조절 용액 안정에 따른 첨가제인 착화제나 계면활성제들로 구성되는 무전해 도금 용액을 사용하여 실시한다. 무전해 도금 용액은 Cu2+이온의 농도가 10-4 내지 10 M이 되도록 제조하며, 용액의 pH가 10 내지 13을 유지되도록 하며, 용액의 온도가 20 내지 100 ℃가 유지되도록 한다.
전기 도금법은 도금 회전 속도를 5 내지 100 rpm으로 하며, 이때 전력 공급 전류를 1 내지 10 A로 1 내지 100 ms 동안 유지하다가 전력을 다시 앞 조건과 같은 조건으로 다시 걸고 제거하는 과정을 2 내지 10회 반복하여 실시하는 멀티 전류 DC 도금법을 적용하거나, 초기 단계의 전류를 0.1 내지 2A로 적용하여 증착하며, 이후 연속적인 전류 증가를 이용하는 멀티-스텝 DC 도금법을 적용하거나, 순방향 전류를 1 내지 20 A로 1 내지 200 ms 동안 유지하며, 오프 타임을 1 내지 30 ms 동안 유지하며, 역방향 전류를 1 내지 10 A로 5 내지 50 ms 동안 유지하며, 오프 타임을 1 내지 30 ms 동안 유지하는 펄스드 리버스 도금법을 적용한다.
전기 도금법은 평균 웨이퍼 전류 밀도를 1 내지 50 mA/cm2을 유지한 상태에서, 200 g/liter 이하의 H2SO4나 500 ppm 이하의 HCl과 20 ml/liter 이하의 첨가제가 포함되는 전기 도금 용액을 사용하여 10 내지 40 ℃의 전기 도금 온도에서 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 RF-CMOS, Bipolar/SiGe, BiCMOS 소자와 같은 반도체 소자의 인덕터 제조방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 구성하는 단위 요소들(도시 않음) 예를 들어, 웰 형성 공정 및 소자분리 공정 등이 실시된 반도체 기판에 트랜지스터, 캐패시터, 저항 등의 단위 소자들 및 일련의 금속배선이 형성된 기판(11)이 제공된다. 이러한 하부 구조가 형성된 기판(11)은 소자의 종류 및 특성에 따라 구성 요소들이 달라질 수 있다. 인덕터 구조를 형성하기 위해 절연층(12)을 형성한 후, 다마신 공정으로 절연층(12)의 일부분을 식각하여 다마신 패턴(13)을 형성한다.
도 1b를 참조하면, 세정 공정을 실시한 후, 다마신 패턴(13)을 포함한 절연층(12)의 표면을 따라 확산 장벽층(14)을 형성한다.
상기에서, 확산 장벽층(14)은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN, PVD TiAlN, PVD TiSiN, PVD TaSiN, CVD TiAlN, CVD TiSiN, CVD TaSiN 중 어느 하나 또는 이들의 적층시켜 100 내지 400 Å의 두께로 형성한다.
도 1c를 참조하면, 확산 장벽층(14) 상에 시드층(15)을 형성한다. 시드층(15)은 Cu, Ag, Au, Ti, Al 등의 금속 중 어느 하나를 PVD법이나, CVD법이나 ALD법이나, 전기 도금법이나 무전해 도금법중 어느 한 방법으로 50 내지 3000 Å의 두께로 형성한다.
도 1d를 참조하면, 시드층(15)을 전면 식각 공정으로 식각하여 다마신 패턴(13) 측벽의 확산 장벽층(14) 상에 시드층 스페이서(150)를 형성한다.
도 1e를 참조하면, 시드층 스페이서(150)를 이용한 선택적 도금(selective plating)으로 다마신 패턴(13) 내에 도금 물질층(16)을 선택적으로 형성한다.
상기에서, 도금 물질층(16)은 Al 등과 같이 반도체 소자에 적용되고 있는 여러 금속을 적용할 있으며, 전도도가 우수하고 가격이 비교적 저렴하면서 여러 장점을 갖고 있는 Cu를 적용하는 것이 바람직하다. 도금 물질층(16)을 형성하기 위한 선택적 도금법은 무전해 도금(electroless plating)법과 전기 도금(electro plating)법으로 크게 나눌 수 있으며, 전기 도금법은 멀티 전류 DC 도금(multi current DC plating)법, DC 도금법, 2-스텝 DC 도금법, 멀티-스텝 DC 도금법, 유니폴라 펄스 도금(unipolar pulse plating)법, 바이폴라 리버스 도금(Bipolar reverse plating)법, 펄스드 리버스 도금(pulsed reverse plating)법 등이 있다.
무전해 도금 금속박막 증착은 활성화학제층이 인덕터 형성 영역에만 노출되어 있기 때문에 선택적 무전해 도금(selective electroless plating)이 일어나게 된다. 무전해 도금 용액은 구리 도금액인 경우 CuSO4와 같은 구리의 양이온을 포함하는 물질, HCHO(formaldehyde)와 같은 환원제(reducing agent), pH 조절 용액 안정에 따른 몇 가지 첨가제인 착화제(complexing agent)나 계면활성제(surfactant)들로 구성된다. 무전해 도금액은 Cu2+이온의 농도가 10-4 내지 10 M이 되도록 제조하며 용액의 pH는 10 내지 13을 유지하도록 한다. 무전해 도금액의 온도는 20 내지 100 ℃가 유지되도록 한다.
멀티 전류 DC 도금법을 적용할 경우, 도금 회전 속도는 5 내지 100 rpm으로 하며, 이때 전력 공급 전류(power supply current)는 1 내지 10A로 1 내지 100 ms 동안 유지하다가 전력을 다시 앞 조건과 같은 조건으로 다시 걸고 제거하는 과정을 2 내지 10회 반복하여 도금 물질층(16)을 형성한다.
멀티-스텝 DC 도금법을 적용할 경우, 초기 단계의 전류는 0.1 내지 2A의 전류를 적용하여 증착하며, 이후 연속적인 전류 증가를 이용하여 도금 물질층(16)을 형성한다.
펄스드 리버스 도금법을 적용할 경우, 순방향 전류(forward current)는 1 내지 20A로 1 내지 200ms 동안 유지하며, 오프 타임(off time)은 1 내지 30ms 동안 유지하며, 역방향 전류(reverse current)는 1 내지 10A로 5 내지 50ms 동안 유지하며, 오프 타임은 1 내지 30ms 동안 유지하여 도금 물질층(16)을 형성한다.
전기 도금법을 진행하는 동안 평균 웨이퍼 전류 밀도(wafer current density)는 1 내지 50 mA/cm2을 유지하도록 한다. 전기 도금 용액은 200 g/liter 이하의 H2SO4, 500 ppm 이하의 HCl 등과 20 ml/liter 이하의 첨가제(additives) 등이 포함되며, 전기 도금 온도는 10 내지 40 ℃의 온도 범위를 가진다.
도 1f를 참조하면, 화학적 기계적 연마(CMP) 공정을 실시하여 다마신 패턴(13) 이외 지역인 절연층(12) 상부의 확산 장벽층(14)제거하고, 이로 인하여 다마신 패턴(13) 내에 도금 물질층(16)으로 된 인덕터(156)가 형성된다. 인덕터(156)를 형성한 후 안정화를 위한 열처리를 실시하며, 구리인 경우 열처리 온도는 25 내지 400 ℃에서 1초 내지 3시간 동안 실시한다.
상술한 바와 같이, 본 발명은 인덕터 형성 재료를 다마신 패턴 내에 선택적으로 채울 수 있어 큰 단차로 인한 후속 화학적 기계적 연마 공정의 어려움을 제거하며, 연마 공정 시간을 획기적으로 단축하여 인덕터 소자의 비용을 절감할 수 있을 뿐만 아니라 공정의 단순화를 통하여 공정 안정성을 향상시키고 각 공정 단계에서의 비용을 절감할 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 인덕터 제조방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판 12: 절연층
13: 다마신 패턴 14: 확산 장벽층
15: 시드층 150: 시드층 스페이서
16: 도금 물질층 156: 인덕터

Claims (11)

  1. 절연층에 다마신 패턴 형성된 기판이 제공되는 단계;
    상기 다마신 패턴을 포함한 상기 절연층의 표면을 따라 확산 장벽층을 형성하는 단계;
    상기 확산 장벽층이 형성된 다마신 패턴 측벽에 시드층 스페이서를 형성하는 단계;
    상기 시드층 스페이서를 이용한 선택적 도금으로 상기 다마신 패턴 내에 도금 물질층을 형성하는 단계; 및
    연마 공정을 실시하여 다마신 패턴 외부의 상기 확산 장벽층을 제거하는 단계를 포함하는 반도체 소자의 인덕터 제조방법.
  2. 제 1 항에 있어서,
    상기 확산 장벽층은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN, PVD TiAlN, PVD TiSiN, PVD TaSiN, CVD TiAlN, CVD TiSiN, CVD TaSiN 중 어느 하나 또는 이들의 적층시켜 형성하는 반도체 소자의 인덕터 제조방법.
  3. 제 1 항에 있어서,
    상기 시드층 스페이서는 상기 확산 장벽층 상에 시드층을 형성하고, 전면 식각 공정을 실시하여 형성하는 반도체 소자의 인덕터 제조방법.
  4. 제 3 항에 있어서,
    상기 시드층은 Cu, Ag, Au, Ti, Al 등의 금속 중 어느 하나를 PVD법, CVD법, ALD법, 전기 도금법 및 무전해 도금법중 어느 한 방법으로 형성하는 반도체 소자의 인덕터 제조방법.
  5. 제 1 항에 있어서,
    상기 도금 물질층은 Cu를 이용하여 무전해 도금법이나 전기 도금법으로 형성하는 반도체 소자의 인덕터 제조방법.
  6. 제 5 항에 있어서,
    상기 무전해 도금법은 CuSO4와 같은 구리의 양이온을 포함하는 물질, HCHO와 같은 환원제, pH 조절 용액 안정에 따른 첨가제인 착화제나 계면활성제들로 구성되는 무전해 도금 용액을 사용하여 실시하는 반도체 소자의 인덕터 제조방법.
  7. 제 6 항에 있어서,
    상기 무전해 도금 용액은 Cu2+이온의 농도가 10-4 내지 10M이 되도록 제조하며, 용액의 pH가 10 내지 13을 유지되도록 하며, 용액의 온도가 20 내지 100 ℃가 유지되도록 하는 반도체 소자의 인덕터 제조방법.
  8. 제 5 항에 있어서,
    상기 전기 도금법은 도금 회전 속도를 5 내지 100 rpm으로 하며, 이때 전력 공급 전류를 1 내지 10A로 1 내지 100 ms 동안 유지하다가 전력을 다시 앞 조건과 같은 조건으로 다시 걸고 제거하는 과정을 2 내지 10회 반복하여 실시하는 멀티 전류 DC 도금법을 적용하는 반도체 소자의 인덕터 제조방법.
  9. 제 5 항에 있어서,
    상기 전기 도금법은 초기 단계의 전류를 0.1 내지 2A로 적용하여 증착하며, 이후 연속적인 전류 증가를 이용하는 멀티-스텝 DC 도금법을 적용하는 반도체 소자의 인덕터 제조방법.
  10. 제 5 항에 있어서,
    상기 전기 도금법은 순방향 전류를 1 내지 20A로 1 내지 200 ms 동안 유지하며, 오프 타임을 1 내지 30 ms 동안 유지하며, 역방향 전류를 1 내지 10A로 5 내지 50 ms 동안 유지하며, 오프 타임을 1 내지 30 ms 동안 유지하는 펄스드 리버스 도금법을 적용하는 반도체 소자의 인덕터 제조방법.
  11. 제 5 항에 있어서,
    상기 전기 도금법은 평균 웨이퍼 전류 밀도를 1 내지 50 mA/cm2을 유지한 상태에서, 200 g/liter 이하의 H2SO4나 500 ppm 이하의 HCl과 20 ml/liter 이하의 첨가제가 포함되는 전기 도금 용액을 사용하여 10 내지 40 ℃의 전기 도금 온도에서 실시하는 반도체 소자의 인덕터 제조방법.
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