KR100476708B1 - 인덕터 형성방법 - Google Patents

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Abstract

본 발명은 인덕터 형성방법에 관한 것으로, 반도체 기판 상에 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그가 형성된 결과물 상에 금속 씨드층을 형성하는 단계와, 상기 금속 씨드층 상에 포토레지스트를 도포하는 단계와, 상기 포토레지스트를 패터닝하여 소정 영역의 금속 씨드층을 노출시키는 개구부를 포함하는 포토레지스트 패턴을 형성하는 단계와, 노출된 상기 금속 씨드층 상에 선택적으로 무전해 도금법을 이용하여 금속막을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계 및 상기 포토레지스트 패턴의 제거되면서 노출된 상기 금속 씨드층을 제거하는 단계를 포함한다.

Description

인덕터 형성방법{Method of forming inductor}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 인덕터 형성방법에 관한 것이다.
정보통신분야의 패러다임 변화에 따라서 시간과 장소에 구애받지 않는 통신방식의 요구가 증대되어 오고 있고, 무선이동통신 분야는 이러한 요구에 가장 적합한 분야로 급속한 발전이 이루어지고 있다. 무선통신의 발달에 따라서 고주파 자원이 필요하게 되었고, 고주파에서 동작하는 재료, 소자 및 회로의 요구가 증대되고 있으며, 이러한 것들은 주파수가 높은 영역에서 사용되므로 RF(Radio Rrequency) 부품 및 IC로 분류되고 있다.
CMOS(Complementary Metal-Oxide Semiconductor)는 Si 재료를 이용한 상보성 금속산화막 반도체로서 미세 가공 기술이 발전함에 따라서 좋은 고주파 특성을 얻고 있는 소자이다. Si를 기반으로 하므로 잘 개발된 공정기술을 그대로 이용하여 저가격화된 칩을 제작할 수 있을 뿐만 아니라, SoC의 경우 시스템의 중간 주파수 밴드, 디지털 부까지 집적화할 수 있어서 단일 칩화하는 데는 가장 적합한 기술로 부상되어 있다. Bi-CMOS는 바이폴라(Bipolar)와 CMOS 소자를 Si 기판위에 동시에 구현한 것으로 바이폴라 소자재료를 Si에서 SiGe 재료로 사용하면 바이폴라와 CMOS 소자의 장점만을 취할 수 있는 소자 기술로서 잘 정립된 Si 반도체 기술에 SiGe 기술을 더하여 고기능화와 저가격화를 꾀할 수 있다.
RF IC 기술은 소자 제작 기술, 회로 설계 기술 및 고주파 패키지 기술의 조합으로 이루어지며, 각 기술이 균형적으로 발전하여야만 경쟁력있는 RF-CMOS 소자를 개발할 수 있으며, 가장 중요한 것 중의 하나가 제작 단가의 절감에 관한 연구이다. 이를 위하여 공정을 단순화하고 안정화하여 공정 단가를 줄이는 저가의 고주파 RF-CMOS 개발이 필요하다. RF-CMOS 또는 바이폴라/BiCMOS 소자의 주 구성요소들은 RF MOSFET, 인덕터(Inductor), 버랙터(Varactor), MIM 커패시터, 저항(Resistor)으로 되어 있으며, 이 중에서 RF-CMOS, 바이폴라/BiCMOS 모두 인덕터의 퀄리티 팩터(quality factor; Q)가 낮다는 단점이 있다. 이러한 RF 인덕터의 퀄리티 팩터(Q)를 높이기 위해서는 소자 형태 이외에 저 저항의 금속을 두껍게 증착하는 방법이 제시되고 있다. 인덕터는 감은 회수(truns), 금속 배선의 폭과 두께(metal line width & thickness), 금속 배선 사이의 간격, 반경 및 형태에 따라 퀄리티 팩터(Q)가 다르게 나타난다.
도 1 내지 도 5는 종래의 인덕터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 하부 배선(12)을 형성한다. 이어서, 상기 하부 배선(12) 상에 제1 층간절연막(14)을 형성한다.
제1 층간절연막(14) 상에 하부 배선(12)을 개구하는 콘택홀(contact hole)을 형성하고, 상기 콘택홀을 도전 물질로 매립하여 콘택 플러그(16)를 형성한다. 콘택 플러그(16) 및 제1 층간절연막(14) 상에 제2 층간절연막(18)을 형성한다.
제2 층간절연막(18)이 형성된 반도체 기판(10) 상에 콘택 플러그(16)를 노출시키는 트렌치(20)를 형성한다.
도 2를 참조하면, 트렌치(20)가 형성된 결과물 상에 단차를 따라 확산 방지막(22)을 증착한다. 확산 방지막(22)은 Ta막 또는 Ti막으로 형성한다.
도 3을 참조하면, 확산 방지막(22) 상에 구리 씨드층(24)을 형성한다.
도 4를 참조하면, 구리 씨드층(24) 상에 전기도금법을 이용하여 트렌치(20) 내를 구리막(26)으로 매립한다.
도 5를 참조하면, 화학 기계적 연마 공정을 실시하여 제2 층간절연막(18) 상부의 구리막(26), 구리 씨드층(24) 및 확산방지막(22)을 제거한다. 상기 화학 기계적 연마 공정에 의하여 평탄화된 인덕터가 형성된다.
이상에서 설명한 인덕터 형성방법은 다음과 같은 공정의 문제점들을 내포하고 있다.
1) 2∼3㎛ 이상의 층간절연막을 식각하는 것은 현실적으로 큰 어려움이 따르며, 또한 웨이퍼 1장당 식각 시간이 매우 길어서 공정 비용이 매우 많이 든다.
2) 현재의 Cu 배선에 적용하고 있는 전기도금 공정을 적용할 경우 매우 많은 비용이 들어가며, 컨포멀 필링(conformal filling)으로 인해 인덕터 중앙부에 씸(seam) 또는 보이드(void)가 발생할 가능성이 높아서 공정의 안정성도 기하기 어렵다. 또한, 과량의 첨가제가 들어가는 것도 피해야 할 선결 과제이다. 도 6은 알루미늄(Al)을 증착할 경우 컨포멀 필링이 일어나서 중앙부에 씸 또는 보이드가 형성된 예를 보여준다.
3) 3∼5㎛ 이상의 구리 도금막을 화학 기계적 연마(Chemical Mechanical Polishing)하는 것은 어려운 문제이다. 즉, CMP 시간이 너무 오래 걸려서 생산성 또는 비용이 많이 들며, 따라서 소자 단가를 상승시키는 결과를 초래한다.
본 발명이 이루고자 하는 기술적 과제는 다마신(damascene) 패턴 형성을 위해 층간절연막을 깊이 식각해야 하는 어려움을 해결할 수 있고, 전기도금에 의해 금속막 증착시 보이드와 같은 결함(defect)이 발생하는 문제를 해결할 수 있으며, 단차가 크고 두꺼운 금속막의 화학 기계적 연마 공정의 어려움을 해결하여 공정의 단순화를 기할 수 있는 인덕터 형성방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그가 형성된 결과물 상에 금속 씨드층을 형성하는 단계와, 상기 금속 씨드층 상에 포토레지스트를 도포하는 단계와, 상기 포토레지스트를 패터닝하여 소정 영역의 금속 씨드층을 노출시키는 개구부를 포함하는 포토레지스트 패턴을 형성하는 단계와, 노출된 상기 금속 씨드층 상에 선택적으로 무전해 도금법을 이용하여 금속막을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계 및 상기 포토레지스트 패턴의 제거되면서 노출된 상기 금속 씨드층을 제거하는 단계를 포함하는 것을 특징으로 하는 인덕터 형성방법을 제공한다.
노출된 상기 금속 씨드층을 제거하는 단계 후에, 상기 금속 씨등층이 제거된 결과물 상에 층간절연막을 형성하는 단계 및 상기 층간절연막을 화학 기계적 연마하여 평탄화하는 단계를 더 포함할 수 있다.
노출된 상기 금속 씨드층을 제거하는 단계 후에, 상기 금속 씨드층이 제거된 결과물 상에 단차를 따라 확산장벽층을 형성하는 단계를 더 포함할 수 있다.
상기 포토레지스트 패턴을 형성하는 단계 후 상기 금속막을 형성하는 단계 전에, 노출된 금속 씨드층 상에 형성되는 자연산화막과 불순물들을 제거하기 위한 클리닝 공정을 실시하는 단계를 더 포함할 수 있다.
상기 무전해 도금법에 사용되는 무전해 도금액은, 금속 소스와, 환원제 및 pH 조절제를 포함한다. 상기 금속 소스는 CuSO4이고, 상기 환원제는 포름알데히드(HCHO; formaldehyde)일 수 있다.
상기 포토레지스트 패턴을 형성하는 단계 후 상기 금속막을 형성하는 단계 전에, 상기 금속막의 증착이 용이하도록 하고 상기 금속 씨드층과 상기 금속막의 접착을 강화하기 위하여 상기 개구부를 통해 노출된 상기 금속 씨드층 상에 활성화 착제를 형성하는 단계를 더 포함할 수 있다.
상기 콘택 플러그를 형성하는 단계는, 반도체 기판 상에 하부 배선을 형성하는 단계와, 상기 하부 배선이 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 상기 하부 배선과 연결되는 콘택홀을 형성하는 단계 및 상기 콘택홀 내를 도전 물질로 매립하여 콘택 플러그를 형성하는 단계를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 7 내지 도 11은 본 발명의 바람직한 실시예에 따른 인덕터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 7을 참조하면, 트랜지스터(미도시) 등을 포함하는 반도체 소자가 형성된 반도체 기판(100)을 준비한다. 반도체 기판(100) 상에 하부 배선(102)을 형성한다. 하부 배선(102)은 Cu막, Al막 또는 W막 등의 도전막으로 형성한다. 이어서, 상기 하부 배선(102) 상에 제1 층간절연막(104)을 형성한다. 제1 층간절연막(104)은 SOG(Spin On Glass)막, TEOS(Tetra Ethyl Orthod Silicate)막, PSG(Phosphorus Silicate Glass)막, BPSG(Boro Phosphorus Silicate Glass)막 등으로 형성한다. 제1 층간절연막(104)은 1000Å∼10000Å 정도의 두께로 형성한다.
제1 층간절연막(104) 상에 하부 배선(102)을 개구하는 콘택홀(contact hole)을 정의하는 제1 감광막 패턴(미도시)을 형성한다. 상기 제1 감광막 패턴을 식각 마스크로 사용하여 제1 층간 절연막(104)을 식각하여 콘택홀을 형성한다. 콘택홀 형성을 위한 식각은 한 예로서, C4F8 또는 C5F8 가스와 N2 가스 및 Ar 가스를 사용한다. 구체적으로 예를 들면, 50∼80mT의 압력, 1200∼1500와트(W)의 소스 파워와 1500∼1800W의 바이어스 파워 하에서 3∼8sccm의 C4F8 또는 C5F8 가스, 100∼200sccm의 N2 가스와 400∼800sccm의 Ar 가스를 주입하여 식각할 수 있다.
상기 콘택홀을 도전 물질로 매립하여 콘택 플러그(106)를 형성한다. 상기 콘택 플러그(106)는 Al막 또는 W막 등으로 형성한다.
콘택 플러그(106)가 형성된 반도체 기판(100) 상에 금속 씨드층(108)을 형성한다. 금속 씨드층(108)은 알루미늄(Al), 타이타늄(Ti), 텅스텐(W) 또는 구리(Cu) 등으로 형성한다. 금속 씨드층(108)은 5∼1000Å 정도의 두께로 형성한다. 금속 씨드층(108)은 물리기상증착(Physical Vapor Deposition; PVD)법, 화학기상증착(Chemical Vapor Deposition; CVD)법, 원자층증착(Atomic Layer Deposition; ALD)법, 전기도금(Electroplating)법 또는 무전해 도금(Electoless Plating)법으로 형성할 수 있다.
금속 씨드층(108) 상에 포토레지스트를 도포한다. 상기 포토레지스트는 금속 배선, 즉 인덕터가 형성될 높이 정도의 두께로 도포한다. 포토레지스트를 패터닝하여 인덕터가 형성될 영역을 개구(112)하는 포토레지스트 패턴(110)을 형성한다.
이어서, 노출된 금속 씨드층(108) 상에 형성되는 자연산화막과 불순물들을 제거하기 위하여 클리닝 공정을 실시한다. 상기 클리닝은 HF 용액을 사용하여 수행한다.
도 8을 참조하면, 포토레지스트 패턴(110)이 형성된 반도체 기판(100) 상에 무전해 도금법을 이용하여 금속막(114)을 증착한다. 금속막(114)은 알루미늄(Al)막, 타이타늄(Ti)막, 텅스텐(W)막 또는 구리(Cu)막일 수 있다. 개구부(112)를 통해 노출된 금속 씨드층(108) 상에만 증착이 일어나 선택적으로 금속막(114)을 형성할 수 있다. 이때, 무전해 도금액은 CuSO4와 같은 금속 소스(metal source)와, 포름알데히드(HCHO; formaldehyde)와 같은 환원제(reducing agent)와, pH 조절제(pH adjuster)를 포함한다. 상기 무전해 도금액은 예컨대, 상기 금속 소스가 CuSO4일 경우 Cu2+ 이온의 농도가 10-4∼10M 정도 되도록 제조하며, 도금액의 pH는 10∼13을 유지하도록 한다. 상기 무전해 도금을 이용한 금속막(114) 증착시 무전해 도금액의 온도는 20∼100℃ 정도가 되도록 한다.
한편, 상기 무전해 도금법을 이용하여 금속막(114)을 형성하기 전에, 개구부(112)를 통해 노출된 금속 씨드층(108) 상에 활성화 착제를 형성하여 금속막(114)의 증착이 용이하도록 하고 금속 씨드층(108)과 금속막(114)의 접착을 강화할 수 있다. 상기 활성화 착제로는 파라듐(Pd) 또는 코발트(Co)를 이용할 수 있다. 상기 활성화 착제는 스퍼터링 방식으로 증착할 수 있으며, 또는 습식 처리(wet treatment)를 이용한 증착도 가능하다. 습식 처리를 이용할 경우, 활성화 욕(bath)은 PdCl2를 용해시켜 사용할 수 있으며, 이때 Pd2+ 이온의 농도가 10-4 ∼10M 정도 되도록 제조하며, 활성화 시간은 1∼200sec 정도가 되도록 유지한다.
도 9를 참조하면, 포토레지스트 패턴(110)을 제거한다. 이어서, 포토레지스트 패턴(110)을 제거하면서 노출된 금속 씨드층(108)을 제거한다. 금속 씨드층(108)은 플라즈마를 이용한 건식 식각 또는 습식 식각 방법을 사용하여 제거할 수 있다.
도 10을 참조하면, 반도체 기판(100) 상에 금속막(114)의 외부 확산을 방지하기 위한 확산장벽층(116)을 단차를 따라 형성한다. 확산장벽층(116)은 물리기상증착(PVD)법, 화학기상증착(CVD)법, 금속유기화학기상증착(Metal Organic Chemical Vapor Deposition; MOCVD)법 또는 원자층증착(ALD)법으로 형성할 수 있다. 확산장벽층(116)은 금속성이 아닌 절연성막으로 형성할 수 있는데, 예컨대 Al2O3막, AlN막, TiO2막 또는 TEOS(Tetra Ethyl Ortho Silicate)막 등으로 형성할 수 있다. 또한, 확산장벽층(116)으로 TiN막, Ta막, TaN막, WN막, TiAlN막, TiSiN막, TaSiN막 등을 사용할 수도 있다. 확산장벽층(116)은 5∼1000Å 정도의 두께로 형성한다.
도 11을 참조하면, 확산장벽층(116)이 형성된 반도체 기판(100) 상에 층간절연막(118)을 형성한다. 층간절연막(118)은 폴리머 계열의 막을 스핀-온(spin on) 방식으로 도포하거나, 화학기상증착법을 이용하여 메칠 또는 에틸을 함유하는 저밀도 산화막으로 형성할 수 있다. 층간절연막(118)은 금속막(114)의 두께 보다는 큰 3000∼10000Å 정도의 두께로 형성한다.
이어서, 층간절연막(118)을 화학 기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 상기 화학 기계적 연마는 확산장벽층(116)이 노출될 때까지 실시하는 것이 바람직하다.
상기와 같은 과정들을 통해 RF-CMOS, 바이폴라/SiGe, BiCMOS 반도체 소자의 인덕터를 형성할 수 있다.
본 발명에 의한 반도체 소자의 인덕터 형성방법에 의하면, 종래에는 층간절연막을 형성하고 다마신(damascene) 패턴 형성을 위해 층간절연막을 깊이 식각해야 하였으나, 본 발명은 포토레지스트를 사용하므로 상기와 같은 식각의 어려움이 없다.
또한, 종래에는 전기도금법에 의해 금속막을 증착할 때 보이드와 같은 결함(defect)이 발생하였으나, 본 발명은 이를 방지할 수 있다.
또한, 종래에는 큰 단차가 크고 두꺼운 금속막을 화학 기계적 연마해야 하였으나, 본 발명은 층간절연막을 화학 기계적 연마하면 되므로 상기와 같은 화학 기계적 연마 공정의 어려움을 해소할 수 있다. 따라서, 화학 기계적 연마 공정 시간을 획기적으로 단축하여 공정의 단순화를 통하여 공정 안정성을 확보할 수 있으며, 생산 단가를 낮출 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1 내지 도 5는 종래의 인덕터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 6은 알루미늄(Al)을 증착할 경우 컨포멀 필링이 일어나서 중앙부에 씸 또는 보이드가 형성된 모습을 보여주는 주사 전자 현미경(Scanning Electron Microscope; SEM) 사진이다.
도 7 내지 도 11은 본 발명의 바람직한 실시예에 따른 인덕터 형성방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 부호의 설명>
108: 금속 씨드층 110: 포토레지스트
114: 금속막 116: 확산장벽층
118: 층간절연막

Claims (15)

  1. 반도체 기판 상에 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그가 형성된 결과물 상에 금속 씨드층을 형성하는 단계;
    상기 금속 씨드층 상에 상기 금속 씨드층의 소정 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    노출된 상기 금속 씨드층 상에 선택적으로 무전해 도금법을 이용하여 금속막을 형성하는 단계;
    상기 포토레지스트 패턴을 제거한 후 상기 금속 씨드층의 노출된 부분을 제거하는 단계; 및
    전체 구조 상에 확산장벽층 및 층간절연막을 형성한 후 상기 층간 절연막을 평탄화하는 단계를 포함하는 것을 하는 것을 특징으로 하는 인덕터 형성방법.
  2. 제1항에 있어서, 상기 층간절연막은 폴리머 계열의 막을 스핀-온 방식으로 도포하거나, 화학기상증착법을 이용하여 메칠 또는 에틸을 함유하는 저밀도 산화막으로 형성하는 것을 특징으로 하는 인덕터 형성방법.
  3. 제1항에 있어서, 상기 층간절연막은 상기 금속막의 두께 보다는 큰 3000∼10000Å의 두께로 형성하는 것을 특징으로 하는 인덕터 형성방법.
  4. 제1항에 있어서, 상기 확산장벽층은 절연성막인 Al2O3막, AlN막, TiO2막 또는 TEOS막으로 형성하는 것을 특징으로 하는 인덕터 형성방법.
  5. 제1항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계 후 상기 금속막을 형성하는 단계 전에, 노출된 금속 씨드층 상에 형성되는 자연산화막과 불순물들을 제거하기 위한 클리닝 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 인덕터 형성방법.
  6. 제1항에 있어서, 상기 무전해 도금법에 사용되는 무전해 도금액은, 금속 소스와, 환원제 및 pH 조절제를 포함하는 것을 특징으로 하는 인덕터 형성방법.
  7. 제6항에 있어서, 상기 금속 소스는 CuSO4이고, 상기 환원제는 포름알데히드인 것을 특징으로 하는 인덕터 형성방법.
  8. 제6항에 있어서, 상기 무전해 도금액은 Cu2+ 이온의 농도가 10-4∼10M 이고, pH는 10∼13인 것을 특징으로 하는 인덕터 형성방법.
  9. 제6항에 있어서, 상기 무전해 도금액의 온도를 20∼100℃로 하여 상기 무전해 도금을 실시하는 것을 특징으로 하는 인덕터 형성방법.
  10. 제1항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계 후 상기 금속막을 형성하는 단계 전에, 상기 금속막의 증착이 용이하도록 하고 상기 금속 씨드층과 상기 금속막의 접착을 강화하기 위하여 상기 개구부를 통해 노출된 상기 금속 씨드층 상에 활성화 착제를 형성하는 단계를 더 포함하는 것을 특징으로 하는 인덕터 형성방법.
  11. 제10항에 있어서, 상기 활성화 착제는 파라듐(Pd) 또는 코발트(Co)인 것을 특징으로 하는 인덕터 형성방법.
  12. 제10항에 있어서, 상기 활성화 착제는 스퍼터링 방식 또는 습식 처리 방식으로 증착하는 것을 특징으로 인덕터 형성방법.
  13. 제12항에 있어서, 상기 습식 처리는 PdCl2를 용해시킨 용액을 사용하며, Pd2+ 이온의 농도가 10-4∼10M이고, 활성화 시간은 1∼200sec 정도 유지하는 것을 특징으로 하는 인덕터 형성방법.
  14. 제1항에 있어서, 상기 금속 씨드층은 구리(Cu)로 형성하는 것을 특징으로 하는 인덕터 형성방법.
  15. 제1항에 있어서, 상기 금속 씨드층은 5∼1000Å의 두께로 형성하는 것을 특징으로 하는 인덕터 형성방법.
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