KR101577959B1 - 보이드 형성을 방지하는 무전해 도금법을 이용한 전기 배선의 형성 방법 - Google Patents

보이드 형성을 방지하는 무전해 도금법을 이용한 전기 배선의 형성 방법 Download PDF

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Abstract

전기 배선 형성 방법은 반도체 기판 상에 구리 패턴을 형성하고, 그 후 전기적 절연 캡핑층을 구리 패턴 상에 형성하고, 전기적 절연 캡핑층 사에 층간 절연층을 형성한다. 그 후, 콘택 홀이 형성되며, 이는 층간 절연층과 전기적 절연 캡핑층을 관통하여 연장되어 구리 패턴의 상부 표면을 노출시킨다. 이어서, 무전해 도금 공정을 진행하여, 구리 패턴 확장부를 구리 패턴의 노출된 상부 표면 상에 형성한다. 구리 패턴 확장부는 전기적 절연 캡핑층의 두께보다 작은 두께를 가질 수 있고, 이는 SiCN층으로 형성할 수 있다.
집적 회로 장치, 전기 배선, 무전해 도금법

Description

보이드 형성을 방지하는 무전해 도금법을 이용한 전기 배선의 형성 방법 {Methods of forming electrical interconnects using electroless plating techniques that inhibit void formation}
본 발명은 집적 회로 장치의 형성 방법에 관한 것으로, 더욱 구체적으로 집적 회로 기판 상에 전기 배선을 형성하는 방법에 관한 것이다.
집적 회로 장치의 형성 방법은 주로 집적 회로 기판 상에 금속 배선화(metallization)된 복수의 층을 형성하는 기술(technique)을 포함한다. 이러한 기술은 다마신(damascene) 및 금속 배선화된 복수의 층간을 연장하는 금속 배선(metal interconnects)을 형성하는 또 다른 기술을 포함할 수 있다. 금속 배선을 형성하는 이러한 기술 중 몇몇은, 무전해 도금법(electroless plating techniques)을 이용한 것으로, 미국 특허 No. 6,380,065 (Komai et al., "Interconnection Structure and Fabrication Process Therefor") 및 미국 특허 No. 6,395,627 (Hoshino et al., "Semiconductor Device, A Buried Wiring Structure and Process for Fabricating the Same") 에 개시된다. 특히, Komai et al. 의 '065 특허는 무전해 도금법 및 하부 구리 배선을 촉매로 이용하여 콘택 홀 내에 구리를 증착함으 로써, 콘택 홀의 종횡비(aspect ratio)를 감소시키는 것을 개시한다. Hoshino et al.의 '627 특허는 무전해 도금법을 사용하여, 금속 플러그를 가지는 비아 홀을 완전히 매립하는 것을 개시한다. 금속 배선을 형성하는 또 다른 기술들은 화학적 물리적 연마(chemical mechanical polishing) 기법과, 듀얼 다마신 패턴을 정의하기 위한 금속 시드층(metal seed layer)을 이용한다. 이러한 기법들 중 하나는 한국 특허 공개 No. 20050056383 (Min, "반도체 소자의 금속 배선 형성 방법")에 개시된다.
본 발명이 해결하고자 하는 과제는 무전해 도금법을 이용하여 보이드 형성을 방지하는 전기 배선 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 구리 패턴을 형성하고, 그 후 상기 구리 패턴 상에 전기적 절연 캡핑층과 상기 전기적 절연 캡핑층 상에 층간 절연층을 형성한다. 그 후, 콘택 홀을 형성한다. 콘택 홀은 상기 층간 절연층과 상기 전기적 절연 캡핑층을 관통하여 연장되고, 상기 구리 패턴의 상부 표면을 노출시킨다. 그 후, 무전해 도금 공정을 수행하여 상기 구리 패턴의 상기 노출된 상부 표면 상에 구리 패턴 확장부를 형성한다. 상기 구리 패턴 확장부는 상기 전기적 절연 캡핑층의 두께보다 적은 두께를 가질 수 있으며, SiCN층으로 형성될 수 있다.
본 발명의 몇몇 실시예들에 따르면, 상기 무전해 도금 공정은 제1 장벽 금속층을 상기 콘택홀의 측벽 상에, 그리고 상기 구리 패턴의 상기 노출된 상부 표면 상에 형성하고, 그 후, 상기 구리 패턴의 상부 표면이 노출되도록 상기 제1 장벽 금속층의 일부를 선택적으로 에치 백하는 공정이 선행될 수 있다. 이러한 제1 장벽 금속층의 일부를 선택적으로 에치 백하는 공정은 상기 구리 패턴 확장부의 상기 노출된 상부 표면 상이 제2 장벽 금속층을 증착하는 것이 후행될 수 있고, 그 후 상기 제2 장벽 금속층 상에 구리 시드층을 증착하여 콘택 홀 내부에 구리 배선을 도금할 수 있다. 이때, 상기 구리 시드층을 도금 전극으로 사용한다.
본 발명의 다른 몇몇 실시예들에 따르면, 상기 무전해 도금 공정은 장벽 금속층을 상기 콘택 홀의 측벽 상에 그리고 상기 구리 패턴 확장부 상에 증착하는 공정이 후행될 수 있고, 그 후 증착된 구리 시드층을 도금 전극으로 이용하여, 상기 콘택 홀 내에 구리 배선을 무전해 도금할 수 있다. 또한, 상기 전기적 절연 캡핑층에 인접하여 연장된 상기 층간 절연층은 비균일 물질 조성을 가질 수 있다. 나아가, 콘택 홀을 형성하는 단계는, 상기 전기적 절연 캡핑층과 층간 절연층 사이의 계면에 인접하여 연장되는 축소 목을 가지는 비균일한 폭을 가지는 콘택 홀을 형성하는 것을 포함할 수 있다. 본 발명의 이러한 실시예들에 따르면, 상기 전기적 절연 캡핑층에 인접하여 연장된 상기 층간 절연층의 일부는 등급화된 산화층일 수 있다.
본 발명의 또 다른 몇몇 실시예들에 따른 전기 배선 형성 방법은 반도체 기판 상에 구리 패턴을 형성하고, 상기 구리 패턴 상에 제1 물질(예를 들어, SiCN)을 포함하는 전기적 절연 캡핑층을 형성하는 것을 포함한다. 상기 전기적 절연 캡핑층 상에 층간 절연층을 형성하되, 이는 제1 물질과 다른 제2 물질로 형성된다. 그 후, 상기 층간 절연층 및 전기적 절연 캡핑층을 관통하여 연장되고, 상기 구리 패턴의 상부 표면을 노출시키는 콘택 홀을 형성한다. 그 후, 무전해 도금 공정을 수행하 여, 상기 구리 패턴의 상기 노출된 상부 표면 상에 금속 확장부를 도금한다. 이러한 금속 확장부는 구리 또는 코발트와 같은 물질 (예를 들어, CoW, CoWP, CoWPB, 또는 CoWB)을 포함할 수 있으며, 이는 상기 전기적 절연 캡핑층의 두께보다 작은 두께를 가질 수 있다.
몇몇 실시예들에서, 상기 무전해 도금 단계는 상기 콘택 홀의 측벽 상에 그리고 상기 구리 패턴의 상기 노출된 상부 표면 상에 제1 장벽 금속층을 증착하는 단계가 선행될 수 있고, 그 후, 상기 구리 패턴의 상부 표면이 노출될 때까지 상기 제1 장벽 금속층의 일부를 선택적으로 에치 백할 수 있다. 이러한 상기 제1 장벽 금속층의 일부를 선택적으로 에치 백하는 것은 상기 금속 확장부의 상기 노출된 상부 효면 상에 제2 장벽 금속층을 증착하는 단계가 후행될 수 있고, 그 후 증착된 구리 시드층을 도금 전극으로 이용하여 상기 콘택 홀 내부에 구리 배선을 무전해 도금할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도 면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1의 흐름도를 참조하면, 본 발명의 몇몇 실시예들에 따른 전기 배선 형성 방법(100)은, 반도체 기판 상에 구리 패턴을 형성하고(102), 그 후 구리 패턴 상에 전기적으로 절연하는 캡핑층(capping layer)을 형성한다(104). 이러한 캡핑층은 SiCN층으로 형성될 수 있다. 그 후, 층간 절연막을 전기적 절연 캡핑층 상에 형성한다(106). 또한, 소정 공정을 진행하여, 콘택 홀을 정의하며, 이는 층간 절연층 및 전기적 절연 캡핑층을 연장하고 구리 패턴의 상부 표면을 노출시킨다(108). 그 후, 무전해 도금 공정을 수행하여, 구리 패턴의 노출된 상부 표면 상에 구리 패턴 확장부를 형성한다(110). 구리 패턴 확장부는 일반적으로, 바람직하게 전기적 절연 캡핑층의 두께보다 작은 두께로 형성된다.
도 2의 흐름도를 참조하여, 본 발명의 몇몇 다른 실시예들에 따른 전기 배선 형성 방법(200)을 설명한다. 이 방법은, 반도체 기판 상에 패터닝된 구리층을 형성하고(202), 그 후 상기 패터닝된 구리층 상에 제1 물질의 전기적으로 절연하는 캡 핑층을 형성한다(204). 그 후, 캡핑층 상에 제2 물질의 층간 절연층을 형성한다(206). 제1 및 제2 물질은 서로 다른 전기적 절연 물질일 수 있다. 그 후, 콘택 홀을 형성하는 공정을 진행하되, 층간 절연층 및 캡핑층을 관통하도록 연장하여 패터닝된 구리층의 상부 표면을 노출한다(208). 그 후, 장벽 금속층을 콘택 홀 내와, 금속 확장부 상에 증착한다(212). 나아가, 도 4a에 도시된 바와 같이, 금속 확장부를 형성하는 것(210)은, 콘택 홀을 라이닝하고(line), 그 후, 패터닝된 구리층의 상부 표면이 노출될 때까지 상기 증착된 장벽 금속층을 선택적으로 에치 백(etch back)하는 장벽 금속층을 증착하는 공정을 선행할 수 있다.
본 발명의 또 다른 실시예들에 따라, 도 1 및 도 2의 순서도에 도시된 방법은, 도 3a에 도시된 바와 같이, 집적 회로 기판(10) 상에 하부 전기적 절연층(30)을 형성하는 것을 포함할 수 있다. 이러한 집적 회로 기판(10)은, 예를 들어 반도체 기판을 포함할 수 있다. 하부 전기적 절연층(30)은 상대적으로 두꺼운 실리콘 다이옥사이드층(silicon dioxide layer)로 형성될 수 있으며, 내부에 능동 소자(예를 들어, 트랜지스터)를 포함하는 반도체 기판 상에 증착될 수 있다. 전통적 다마신 공정 기법을 수행하여, 구리 패턴(34)을 하부 전기적 절연층(30) 내에 정의할 수 있다. 이러한 기법은 전기적 절연층(30)의 상부 표면 내부에 리세스를 형성하고, 상기 리세스의 하면 및 측벽을 장벽 금속층(32)으로 라이닝하는 것을 포함하며, 이것은 구리 확장 장벽의 역할을 한다.
계속하여 도 3a를 참고하여, 전기적 절연 캡핑층(36)을 하부 전기적 절연층(30)의 상부 표면 상과 구리 패턴(34)의 상부 표면 상에 형성한다. 본 발명의 몇 몇 실시예들에 따라, 캡핑층(36)은 약 50Å 내지 약 1000Å 범위의 두께를 가지는 SiCN층일 수 있다. 그 후, 층간 절연층을 전기적 절연 캡핑층(36) 상에 형성한다. 도면에 도시된 바와 같이, 이러한 층간 절연층은 비균일(nonuniform) 조성물을 포함하는 혼합(composite) 절연층일 수 있다. 예를 들어, 층간 절연층은 캡핑층(36)의 상부 표면의 바로 위(directly on)의 등급화된 산화층(graded oxide layer; 38)과, 상대적으로 저유전상수 절연층(40)(예를 들어, 옥타메틸시클로테트라실록산(octamethycyclotetrasiloxane; OMCTS), p-SiCOH)을 포함할 수 있다. 그 후, 층간 절연층(40, 38) 및 전기적 절연 캡핑층(36)을 관통하여 연장되어 구리 패턴(34)의 상부 표면을 노출시키는 콘택/비아홀(41)을 형성한다. 콘택홀 형성 공정은, 구리 패턴(34)을 식각 정지층으로 이용하여 층간 절연층 및 캡핑층(36)을 순차로 선택적 식각하는 것을 포함할 수 있다. 도면에 도시된 바와 같이, 층간 절연층의 조성의 비균일성으로 인해, 전기적 절연 캡핑층(36)과 등급화된 산화층(38) 사이의 계면에 인접하여 연장되는 축소 목(constricted neck)을 가지는, 콘택홀이 비균일한 폭을 가질 수 있다.
도 3b에 도시된 바와 같이, 구리 패턴(34)의 노출된 상부 표면 상에, 구리 패턴 확장부(42) (즉, 금속 확장부)를 형성하는 공정을 수행할 수 있다. 이 때, 예를 들어 무전해 도금법을 이용할 수 있다. 도면에 도시된 바와 같이, 구리 패턴 확장부(42)는 바람직하게는 전기적 절연 캡핑층(35)의 두께보다 작은 두께로 형성될 수 있으나, 몇몇 다른 실시예에서는, 구리 패턴 확장부(42)가 절연 캡핑층(36)과 동일한 두께를 가질 수 있다. 구리 패턴 확장부(42)는 구리(Cu), CoW, CoWP, CoWPB, 및 CoWB로 이루어진 그룹에서 선택된 물질로 형성될 수 있다.
그 후, 도 3c에 도시된 바와 같이, 무전해 도금 공정 후에, 콘택홀(42)의 측벽 상에, 그리고 구리 패턴 확장부(42) 상에 장벽 금속층(44)를 증착한다. 그 후, 구리 배선(46)을 콘택 홀 내에 도금한다. 이러한 도금 공정은, 콘택 홀 내에(그리고 장벽 금속층(44) 상에) 얇은 구리 시드층을 증착하고 (예를 들어, CVD 또는 PVD에 의해), 그 후 얇은 구리 시드층을 도금 전극으로 이용하는 것을 포함할 수 있다. 장벽 금속층(44)은 TaN-Ta, TiN-Ti, TiSiN, TaN-Ta-Ru, TaSiN, 및 Ta-Ti-N으로 이루어진 그룹에서 선택된 금속을 포함할 수 있다. 이러한 장벽 금속층(44)은 약 10Å 내지 약 100Å 범위의 두께를 가질 수 있다.
필요할 경우, 그 후 평탄화 공정을 수행하여, 절연층(40)의 상부 표면에서 장벽 금속층(44)을 제거하고, 결과적으로 전기 배선(42, 44, 46)을 정의할 수 있다. 이후에, 도 3c의 기판 상에 부가적인 백-엔드(back-end) 제조 공정(미도시)에 따라, 추가적인 연결 배선, 금속 배선화층, 및 패시베이션을 형성할 수 있다.
이하, 도 4a 내지 도 4c를 참조하면, 본 발명의 다른 실시예에 따른 전기 배선 형성 방법은, 도 4a에 도시된 바와 같이, 하부 전기적 절연층(30)을 집적 회로 기판(10) 상에 형성한다. 그 후, 전통적인 다마신 공정 기법을 수행하여 하부 전기적 절연층(30) 내에 구리 배선(34)을 정의할 수 있다. 이러한 기법은 전기적 절연층(30)의 상부 표면 내부에 리세스를 형성하고, 그 후, 리세스의 하면 및 측벽에 장벽 금속층(32)을 라이닝하는 것을 포함하며, 이는 구리 확장 장벽의 역할을 한다. 그 후, 전기적 절연 캡핑층(36)을 하부 전기적 절연층(30)의 상부 표면 및 구 리 패턴(34)의 상부 표면 상에 형성한다. 캡핑층(36)은 SiCN층일 수 있다.
층간 절연층을 전기적 절연 캡핑층(36) 상에 형성한다. 층간 절연층은 혼합 절연층일 수 있다 .특히, 층간 절연층은, 캡핑층(36)의 상부 표면 바로 위의 등급화된 산화층(38)과, 등급화된 산화층(38) 상의 상대적으로 저유전상수 절연층(20)을 포함할 수 있다. 그 후, 층간 절연층(40, 38)과 전기적 절연 캡핑층(36)을 관통하여 연장되어 구리 패턴(34)의 상부 표면을 노출시키는 콘택/비아홀(41)을 형성한다. 콘택홀 형성 공정은, 구리 패턴(34)을 식각 정지층으로 이용하여 층간 절연층 및 캡핑층(36)을 순차로 선택적 식각하는 것을 포함할 수 있다. 도면에 도시된 바와 같이, 층간 절연층의 조성의 비균일성으로 인해, 콘택홀이 전기적 절연 캡핑층(36)과 등급화된 산화층(38) 사이의 인접한 계면으로 연장되는 축소 목을 가지는 비-균일한 폭을 가질 수 있다.
그 후, 제1 장벽 금속층을 콘택홀(41)의 측벽 상에, 그리고 구리 패턴(34)의 노출된 상부 표면 상에 증착한다. 이러한 제1 장벽 금속층은, TaN-Ta, TiN-Ti, TiSiN, TaN-Ta-Ru, TaSiN, 및 Ta-Ti-N로 이루어진 그룹으로부터 선택된 금속을 포함할 수 있으며, 약 10Å 내지 약 100Å 범위의 두께를 가질 수 있다. 제1 장벽 금속층의 일부를 선택적으로 식각하여, 이로 인해 구리 패턴(34)의 상부 표면을 노출시키고, 콘택홀(41)의 측벽 상에 제1 장벽층(44')을 정의한다.
도 4b를 참조하면, 예를 들어, 무전해 도금 기법을 이용하여, 구리 패턴 확장부(42') (즉, 금속 확장부)를 구리 패턴(34)의 노출된 상부 표면 상에 형성하는 공정을 수행한다. 도면에 도시된 바와 같이, 구리 패턴 확장부(42')는 바람직하게 전기적 절연 캡핑층(36)의 두께보다 작은 두께를 가질 수 있다. 예를 들어, 구리 패턴 확장부(42)는 구리(Cu), CoW, CoWP, CoWPB, 및 CoWB로 이루어진 그룹으로부터 선택된 물질로 형성될 수 있다.
그 이후에, 도 4c에 도시된 바와 같이, 제2 장벽 금속층(44'')을 구리 패턴 확장부(42')의 노출된 상부 표면 상에 증착한다. 제2 장벽 금속층(44'')은 TaN-Ta, TiN-Ti, TiSiN, TaN-Ta-Ru, TaSiN, 및 Ta-Ti-N으로 이루어진 그룹으로부터 선택된 물질을 포함할 수 있다 그 후, 증착된 구리 시드층을 도금 전극으로 이용하여, 구리 배선(46')을 콘택홀(41) 내에 도금한다. 필요에 따라 제 2 장벽 금속층(44'') 없이 제1 장벽 금속층(44') 상부에 곧바로 구리 시드층을 증착 후 구리 배선(46')을 콘택홀(41) 내에 도금한다. 그 이후에, 도 4c의 기판 상에 부가적인 백-엔드 제조 공정(미도시)에 따라, 추가적인 연결 배선, 금속 배선화층, 및 패시베이션을 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 전기 배선 형성 방법을 설명하기 위한 흐름도이다.
도 2는 본 발명의 다른 실시예에 따른 전기 배선 형성 방법을 설명하기 위한 흐름도이다.
도 3a 내지 도 3c는 본 발명의 몇몇 실시예들에 따른 전기 배선 형성 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 4a 내지 도 4c는 본 발명의 몇몇 실시예들에 따른 전기 배선 형성 방법을 설명하기 위한 중간 구조물의 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
10: 집적 회로 기판 30: 하부 전기적 절연층
32: 장벽 금속층 34: 구리 패턴
36: 캡핑층 38: 등급화된 산화층
40: 저유전상수 절연층 41: 콘택/비아홀
42: 패턴 확장부 42': 구리 패턴 확장부
44: 장벽 금속층 44': 제1 장벽층
44'': 제2 장벽 금속층 46, 46': 구리 배선

Claims (20)

  1. 반도체 기판 상에 구리 패턴을 형성하고,
    상기 구리 패턴 상에 전기적 절연 캡핑층을 형성하고,
    상기 전기적 절연 캡핑층 상에 층간 절연층을 형성하고,
    상기 층간 절연층 및 상기 전기적 절연 캡핑층을 관통하여 연장되고, 상기 구리 패턴의 상부 표면을 노출시키는 콘택 홀을 형성하고,
    상기 구리 패턴의 상기 노출된 상부 표면 상에 구리 패턴 확장부를 무전해 도금하는 것을 포함하되,
    상기 전기적 절연 캡핑층은 SiCN을 포함하고, 상기 구리 패턴의 상면의 일부와 직접 접하며,
    상기 구리 패턴 확장부의 상면은, 상기 전기적 절연 캡핑층의 상면과 동일 평면 상에 있거나, 낮게 형성되는 전기 배선 형성 방법.
  2. 제1 항에 있어서,
    상기 구리 패턴 확장부의 두께는 상기 전기적 절연 캡핑층의 두께보다 작은 전기 배선 형성 방법.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서, 상기 무전해 도금하는 것은,
    제1 장벽 금속층을 상기 콘택 홀의 측벽 상에, 그리고 상기 구리 패턴의 상기 노출된 상부 표면 상에 증착하고,
    상기 제1 장벽 금속층의 일부를 선택적으로 에치 백(etching back)하여 상기 구리 패턴의 상기 상부 표면을 노출시키는 것을 포함하는 전기 배선 형성 방법.
  6. 제5 항에 있어서, 상기 제1 장벽 금속층의 일부를 선택적으로 에치 백하는 것은,
    제2 금속 장벽층을 상기 구리 패턴 확장부의 상기 노출된 상부 표면 상에 증착하고,
    상기 콘택 홀 내부에 구리 배선을 무전해 도금하는 것을 포함하는 전기 배선 형성 방법.
  7. 삭제
  8. 제1 항에 있어서,
    상기 전기적 절연 캡핑층에 인접하여 확장된 상기 층간 절연층의 일부는 비균일 조성을 가지고,
    상기 콘택홀을 형성하는 것은, 상기 전기적 절연 캡핑층과 상기 층간 절연층 사이의 계면에 인접하여 연장된 축소 목(constricted neck)을 가지는 비-균일 홀을 가지는 콘택홀을 형성하는 것을 포함하는 전기 배선 형성 방법.
  9. 제8 항에 있어서,
    상기 전기적 절연 캡핑층에 인접하여 연장된 상기 층간 절연층은 등급화된 산화층(graded oxide layer)인 전기 배선 형성 방법.
  10. 반도체 기판 상에 구리 패턴을 형성하고,
    상기 구리 패턴 상에, 제1 물질을 포함하는 전기적 절연 캡핑층을 형성하고,
    상기 전기적 절연 캡핑층 상에, 상기 제1 물질과 다른 제2 물질을 포함하는 층간 절연층을 형성하고,
    상기 층간 절연층 및 상기 전기적 절연 캡핑층을 관통하여 연장되고, 상기 구리 패턴의 상부 표면을 노출시키는 콘택홀을 형성하고,
    상기 구리 패턴의 상기 노출된 상부 표면 상에 금속 확장부를 무전해 도금하는 것을 포함하되,
    상기 전기적 절연 캡핑층은 SiCN을 포함하고,
    상기 금속 확장부는 상기 전기적 절연 캡핑층의 측벽에 직접 접하며,
    상기 금속 확장부의 상면은, 상기 전기적 절연 캡핑층의 상면과 동일 평면 상에 있거나, 낮게 형성되는 전기 배선 형성 방법.
  11. 제10 항에 있어서,
    상기 금속 확장부는 구리 및 코발트로 이루어진 그룹으로부터 선택된 물질을 포함하는 전기 배선 형성 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제10 항에 있어서,
    상기 금속 확장부는 구리, CoW, CoWP, CoWPB, 및 CoWB로 이루어진 그룹으로부터 선택된 물질을 포함하는 전기 배선 형성 방법.
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