KR20050115143A - 반도체 소자의 인덕터 제조방법 - Google Patents

반도체 소자의 인덕터 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 인덕터 제조방법에 관한 것으로, 트렌치 및 비아 콘택홀로 이루어진 다마신 패턴을 절연층에 형성하고, 다마신 패턴을 포함한 절연층의 표면을 따라 확산 장벽 도전층을 형성한 후에 비아 콘택홀 저면에 형성된 확산 장벽 도전층을 선택적으로 제거하여 구리배선을 노출시키고, 무전해 도금법으로 비아 콘택홀 내에만 제 1 구리 도금층을 형성하고, 제 1 구리 도금층 및 확산 장벽 도전층 표면을 따라 구리 시드층을 형성하고, 구리 시드층 상에 산화막을 형성한 후에 트렌치 내부의 산화막을 선택적으로 제거하고, 전기 도금법으로 트렌치 내에만 제 2 구리 도금층을 형성하고, 화학적 기계적 연마 공정으로 절연층 상의 산화막, 구리 시드층 및 확산 장벽 도전층을 제거하여 제 1 및 제 2 구리 도금층으로 이루어진 인덕터를 제조하므로, 기존의 전기 도금법을 이용함에 소요되는 비용을 절감하면서, 도금층의 큰 단차로 인한 연마 공정의 어려움을 제거하여 연마 시간의 단축으로 비용을 절감할 수 있다.

Description

반도체 소자의 인덕터 제조방법{Method of manufacturing inductor in a semiconductor device}
본 발명은 반도체 소자의 인덕터 제조 방법에 관한 것으로, 특히 비아 콘택홀 및 트렌치로 이루어진 다마신 패턴에서 비아 콘택홀과 트렌치 각각에 구리 도금층을 선택적으로 형성할 수 있는 반도체 소자의 인덕터 제조방법에 관한 것이다.
RF IC에 Si CMOS 기술을 구현하기 위한 필수적인 소자가 인덕터이다. 그러나 스텐다드 로직(standard logic) 공정을 이용해서는 RF IC에서 요구되는 Q(Quality Factor; 충실도)값을 얻을 수 없으며, 높은 Q값을 확보하기 위해서는 금속배선에서 발생되는 기생 저항 성분을 줄이는 것과, Si 기판으로 통하는 와상 전류(eddy current) 및 변위전류(displacement current)의 손실을 줄여야 한다. 이를 위하여 인덕터로 사용되는 금속배선의 두께를 표준 공정에서 적용하는 두께보다 높여서 저항을 낮추거나, Cu와 같은 저 저항 금속을 사용하거나, 하지층으로부터 가능한 한 높게 띄워서 Q값을 높일 수 있다.
그러나, 이와 같은 구리배선의 인덕터 구조는 다음과 같은 공정의 문제점을 내포하고 있다.
첫째, Cu막을 매우 두껍게 증착하는데 어려움이 있다. 현재 Cu를 사용하여 금속배선을 형성할 때 전기 도금(electroplating)법을 적용하고 있는데, 전기 도금법은 매우 많은 비용(cost)이 들어가며, 등각 매립(conformal filing)으로 인한 인덕터 중앙부에 심(seam) 또는 보이드(void)가 발생할 가능성이 높아서 공정의 안정성을 기하기 어렵다. 또한 과량의 첨가제가 들어가는 것도 피해야 할 선결과제이다.
둘째, 전기 도금법으로 도금되는 Cu막은 매우 큰 단차를 가지는데, 이러한 Cu막을 화학적 기계적 연마(CMP) 공정으로 연마하는데 어려움이 있다. 즉, Cu막은 3 내지 5 ㎛ 정도 연마하는 것은 매우 큰 난제이며, 연마 시간이 너무 오래 걸려서 생산성 및 비용(throughput and cost)에 심대한 영향을 미쳐서 소자 단가에 큰 상승을 초래하는 결과를 낳게되며, 구리 연마시 구리 잔류물(Cu residue)이 발생하여 소자의 수율(yield)에 악영향을 끼친다.
따라서, 본 발명은 전기 도금법을 이용하여 두꺼운 박막을 증착할 필요성을 제거하여 비용을 절감하면서, 큰 단차로 인한 연마 공정의 어려움을 제거하여 연마 시간의 단축으로 비용을 절감할 수 있는 반도체 소자의 인덕터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 인덕터 제조방법은 절연층에 비아 콘택홀 및 트렌치로 이루어진 다마신 패턴 형성된 기판이 제공되는 단계; 상기 다마신 패턴을 포함한 상기 절연층의 표면을 따라 확산 장벽 도전층을 형성하는 단계; 상기 비아 콘택홀 저면에 있는 확산 장벽 도전층을 선택적으로 제거하여 구리배선을 노출시키는 단계; 무전해 도금법으로 상기 비아 콘택홀 내부에 제 1 구리 도금층을 형성하는 단계; 상기 제 1 구리 도금층 및 상기 확산 장벽 도전층의 표면을 따라 구리 시드층을 형성하는 단계; 상기 구리 시드층 상에 산화막을 형성하는 단계; 상기 트렌치 내부의 산화막을 선택적으로 제거하여 상기 구리 시드층을 노출시키는 단계; 전기 도금법으로 상기 트렌치 내에 제 2 구리 도금층을 형성하는 단계; 및 화학적 기계적 연마 공정으로 상기 절연층 상의 상기 산화막, 상기 구리 시드층 및 상기 확산 장벽 도전층을 제거하는 단계를 포함한다.
상기에서, 상기 비아 콘택홀은 5 내지 90 ㎛의 높이 범위로 형성된다.
상기 확산 장벽 도전층은 화학기상증착법이나 물리기상증착법으로 Ta, TaN, TaC, WN, TiW, WBN, WC 중 적어도 어느 하나를 사용하여 100 내지 400 Å의 두께로 형성한다.
상기 확산 장벽 도전층의 선택적 제거 방법은 ionized PVD법을 이용하여 DC 전력을 낮추고 상기 기판에 RF 바이어스를 인가하여 상기 비아 콘택홀 저면에 있는 상기 확산 장벽 도전층만이 Ar이온과 충돌하여 선택적으로 제거된다. 상기 DC 전력은 2 내지 12 kW를 사용하고, 상기 RF 바이어스는 13.56 MHz의 RF 발생기를 이용한다. PVD 모듈에서의 증착을 위하여, 상기 RF 전력은 40 내지 1,000 W를 사용한다.
상기 무전해 도금법은 도금 초기에 무전해 구리 도금액 내에서 웨이퍼에 바이어스를 짧게 인가하는 방법을 사용하거나, 무전해 구리 도금액 내에 HF를 소량 첨가하는 방법을 사용한다. 상기 무전해 구리 도금액은 Cu2+ 이온의 농도가 10-4 내지 10 M이 되도록 제조하며, 용액의 pH는 10-13을 유지하도록 한다. 상기 무전해 구리 도금액의 온도는 20 내지 100℃가 유지되도록 한다. 상기 바이어스는 0.1 내지 100 초간 인가한다. 상기 HF는 0.01 내지 2 vol% 첨가한다.
상기 구리 시드층은 물리기상증착법이나 화학기상증착법을 이용하여 200 내지 2,000 Å의 두께로 형성한다.
상기 산화막(18)은 100 내지 150 ℃의 온도 범위에서 500 내지 1,500 Å의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 인덕터 제조방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 구성하는 단위 요소들(도시 않음) 예를 들어, 웰 형성 공정 및 소자분리 공정 등이 실시된 반도체 기판에 트랜지스터, 캐패시터, 저항 등의 단위 소자들 및 후에 형성될 인덕터와 전기적으로 연결될 구리배선(11)이 형성된 기판(10)이 제공된다. 이러한 하부 구조가 형성된 기판(10)은 소자의 종류 및 특성에 따라 구성 요소들이 달라질 수 있다. 구리배선(11)이 형성된 기판(10) 상에 확산 방지막(12)을 형성한다. 인덕터 구조를 형성하기 위해 확산 방지막(12) 상에 절연층(13)을 형성한 후, 다마신 공정으로 절연층(13)의 일부분을 식각하여 비아 콘택홀(14H) 및 트렌치(14T)로 이루어진 다마신 패턴(14)을 형성한다.
상기에서, 절연층(13)은 폴리머(polymer) 계통의 포토레지스트, SiC, SiOC, SiO2 등 다양한 재료로 형성할 수 있다. 비아 콘택홀(14H)은 하부의 구리배선(11)과 후에 형성될 인덕터를 연결하는 콘택 부분으로 그 높이는 5 내지 90 ㎛의 범위이다. 트렌치(14T)는 인덕터 라인이 형성될 부분이다.
도 1b를 참조하면, 세정 공정을 실시한 후, 다마신 패턴(14)을 포함한 절연층(13)의 표면을 따라 확산 장벽 도전층(15)을 형성한다.
상기에서, 확산 장벽 도전층(15)은 화학기상증착(CVD)법이나 물리기상증착(PVD)법으로 Ta, TaN, TaC, WN, TiW, WBN, WC 중 적어도 어느 하나를 사용하여 100 내지 400 Å의 두께로 형성한다.
도 1c를 참조하면, 비아 콘택홀(14H) 저면에 형성된 확산 장벽 도전층(15)을 선택적으로 제거하여 구리배선(11)을 노출시킨다.
상기에서, 확산 장벽 도전층(15)의 선택적 제거 방법은 ionized PVD법을 이용하여 DC 전력을 낮추고 기판(10)에 RF 바이어스를 인가하여 비아 콘택홀(14H) 저면에 있는 확산 장벽 도전층(15)만이 Ar이온과 충돌하여 선택적으로 제거된다. 이때 DC 전력은 2 내지 12 kW를 사용하고, 기판에 인가되는 RF 바이어스는 13.56 MHz의 RF 발생기(generator)를 이용하고, PVD 모듈(module)에서의 증착을 위하여 RF 전력은 40 내지 1,000 W를 사용한다.
도 1d를 참조하면, 무전해 도금(Electroless-plating)법으로 비아 콘택홀(14H) 내에만 제 1 구리 도금층(16)을 형성한다.
상기에서, 무전해 도금법은 도금 초기에 무전해 구리 도금액 내에서 웨이퍼에 바이어스를 짧게 인가하는 방법을 사용하거나, 또는 무전해 구리 도금액 내에 HF를 소량 첨가하는 방법을 사용한다. 무전해 구리 도금액은 Cu2+ 이온의 농도가 10-4 내지 10 M이 되도록 제조하며, 용액의 pH는 10-13을 유지하도록 한다. 무전해 구리 도금액의 온도는 20 내지 100℃가 유지되도록 한다. 무전해 구리 도금액 내에서 웨이퍼에 인가되는 바이어스는 0.1 내지 100 초로 한다. 무전해 구리 도금액 내에 첨가되는 HF는 0.01 내지 2 vol%가 되도록 한다.
도 1e를 참조하면, 제 1 구리 도금층(16) 및 확산 장벽 도전층(15)의 표면을 따라 구리 시드층(17)을 형성한다. 구리 시드층(17)은 PVD법이나 CVD법을 이용하여 200 내지 2,000 Å의 두께로 형성한다.
도 1f를 참조하면, 구리 시드층(17) 상에 산화막(18)을 형성한다. 산화막(18)은 저온 예를 들어, 100 내지 150 ℃의 온도 범위에서 500 내지 1,500 Å의 두께로 형성한다.
도 1g를 참조하면, 트렌치(14T) 부분이 개방(open)된 포토레지스트 패턴(20)을 산화막(18) 상에 형성한 후, 이를 식각 마스크로 한 식각 공정으로 트렌치(14T) 내부의 산화막(18)만을 선택적으로 제거하고, 이로 인하여 트렌치(14T) 내에만 구리 시드층(17)이 노출된다.
도 1h를 참조하면, 노출된 구리 시드층(17)을 이용한 전기 도금(electroplating)법으로 트렌치(14T) 내에만 제 2 구리 도금층(19)을 형성하고, 이로 인하여 제 1 구리 도금층(16) 및 제 2 구리 도금층(19)으로 이루어진 인덕터(169)가 형성된다.
상기에서, 전기 도금법으로 멀티 전류 DC 도금(multi current DC plating)법, DC 도금법, 2-스텝 DC 도금법, 멀티-스텝 DC 도금법, 유니폴라 펄스 도금(unipolar pulse plating)법, 바이폴라 리버스 도금(Bipolar reverse plating)법, 펄스드 리버스 도금(pulsed reverse plating)법 등이 있다.
도 1i를 참조하면, 화학적 기계적 연마(CMP) 공정으로 절연층(13) 상의 산화막(18), 구리 시드층(17) 및 확산 장벽 도전층(15)을 제거하고, 안정화를 위한 열처리를 25 내지 400 ℃의 온도 범위에서 1초 내지 3시간 동안 실시하여 제 1 및 제 2 구리 도금층(16 및 19)으로 이루어진 인덕터(169)가 완성된다.
상술한 바와 같이, 본 발명은 다마신 공정을 이용한 구리 인덕터 제조에서 높은 단차를 갖는 비아 콘택홀 내부만을 무전해 도금법으로 선택적으로 구리를 채우고, 이후 트렌치 내부만을 전기 도금법으로 선택적으로 구리를 채우므로, 기존의 전기 도금법을 이용함에 소요되는 비용을 절감하면서, 도금층의 큰 단차로 인한 연마 공정의 어려움을 제거하여 연마 시간의 단축으로 비용을 절감할 수 있을 뿐만 아니라 공정의 단순화를 통하여 공정 안정성을 향상시키고 각 공정 단계에서의 비용을 절감할 수 있다. 또한, 화학적 기계적 연마 공정을 산화막, 구리 시드층 및 확산 장벽 도전층만을 연마하면 되므로 기존처럼 구리 잔류물이 발생하는 것을 방지할 수 있다. 더욱이, 비아 콘택홀을 무전해 도금법으로 구리를 채우므로 내부에 보이드의 발생 가능성이 없다는 장점이 있다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 반도체 소자의 인덕터 제조방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 11: 구리배선
12: 확산 방지막 13: 절연층
14: 다마신 패턴 14H: 비아 콘택홀
14T: 트렌치 15: 확산 장벽 도전층
16: 제 1 구리 도금층 17: 구리 시드층
18: 산화막 19: 제 2 구리 도금층
20: 포토레지스트 패턴 169: 인덕터

Claims (13)

  1. 절연층에 비아 콘택홀 및 트렌치로 이루어진 다마신 패턴 형성된 기판이 제공되는 단계;
    상기 다마신 패턴을 포함한 상기 절연층의 표면을 따라 확산 장벽 도전층을 형성하는 단계;
    상기 비아 콘택홀 저면에 있는 확산 장벽 도전층을 선택적으로 제거하여 구리배선을 노출시키는 단계;
    무전해 도금법으로 상기 비아 콘택홀 내부에 제 1 구리 도금층을 형성하는 단계;
    상기 제 1 구리 도금층 및 상기 확산 장벽 도전층의 표면을 따라 구리 시드층을 형성하는 단계;
    상기 구리 시드층 상에 산화막을 형성하는 단계;
    상기 트렌치 내부의 산화막을 선택적으로 제거하여 상기 구리 시드층을 노출시키는 단계;
    전기 도금법으로 상기 트렌치 내에 제 2 구리 도금층을 형성하는 단계; 및
    화학적 기계적 연마 공정으로 상기 절연층 상의 상기 산화막, 상기 구리 시드층 및 상기 확산 장벽 도전층을 제거하는 단계를 포함하는 반도체 소자의 인덕터 제조방법.
  2. 제 1 항에 있어서,
    상기 비아 콘택홀은 5 내지 90 ㎛의 높이 범위로 형성되는 반도체 소자의 인덕터 제조방법.
  3. 제 1 항에 있어서,
    상기 확산 장벽 도전층은 화학기상증착법이나 물리기상증착법으로 Ta, TaN, TaC, WN, TiW, WBN, WC 중 적어도 어느 하나를 사용하여 100 내지 400 Å의 두께로 형성하는 반도체 소자의 인덕터 제조방법.
  4. 제 1 항에 있어서,
    상기 확산 장벽 도전층의 선택적 제거 방법은 ionized PVD법을 이용하여 DC 전력을 낮추고 상기 기판에 RF 바이어스를 인가하여 상기 비아 콘택홀 저면에 있는 상기 확산 장벽 도전층만이 Ar이온과 충돌하여 선택적으로 제거되는 반도체 소자의 인덕터 제조방법.
  5. 제 4 항에 있어서,
    상기 DC 전력은 2 내지 12 kW를 사용하고, 상기 RF 바이어스는 13.56 MHz의 RF 발생기를 이용하는 반도체 소자의 인덕터 제조방법.
  6. 제 4 항에 있어서,
    PVD 모듈에서의 증착을 위하여, 상기 RF 전력은 40 내지 1,000 W를 사용하는 반도체 소자의 인덕터 제조방법.
  7. 제 1 항에 있어서,
    상기 무전해 도금법은 도금 초기에 무전해 구리 도금액 내에서 웨이퍼에 바이어스를 짧게 인가하는 방법을 사용하거나, 무전해 구리 도금액 내에 HF를 소량 첨가하는 방법을 사용하는 반도체 소자의 인덕터 제조방법.
  8. 제 7 항에 있어서,
    상기 무전해 구리 도금액은 Cu2+ 이온의 농도가 10-4 내지 10 M이 되도록 제조하며, 용액의 pH는 10-13을 유지하도록 하는 반도체 소자의 인덕터 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 무전해 구리 도금액의 온도는 20 내지 100℃가 유지되도록 하는 반도체 소자의 인덕터 제조방법.
  10. 제 7 항에 있어서,
    상기 바이어스는 0.1 내지 100 초간 인가하는 반도체 소자의 인덕터 제조방법.
  11. 제 7 항에 있어서,
    상기 HF는 0.01 내지 2 vol% 첨가하는 반도체 소자의 인덕터 제조방법.
  12. 제 1 항에 있어서,
    상기 구리 시드층은 물리기상증착법이나 화학기상증착법을 이용하여 200 내지 2,000 Å의 두께로 형성하는 반도체 소자의 인덕터 제조방법.
  13. 제 1 항에 있어서,
    상기 산화막은 100 내지 150 ℃의 온도 범위에서 500 내지 1,500 Å의 두께로 형성하는 반도체 소자의 인덕터 제조방법.
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