KR19990083775A - 집적회로 내의 금속층을 이용한 3차원 코일 구조의 인덕터 - Google Patents

Abstract

본 발명은 반도체 집적회로에 사용할 수 있는 집적 가능한 수동 인덕터의 제작 방법에 관한 것으로, 평판형 인덕터의 기생 효과를 줄임으로써 우수한 성능의 수동 인덕터를 제작하고 이를 통신용 회로인 전압제어발진기(Voltage Controlled Oscillator), 저잡음 증폭기(Low Noise Amplifier), 전력 증폭기(Power Amplifier) 등의 회로 설계에 응용할 수 있도록 하기 위한 것이다.

본 발명은 경제성, 집적도 측면에서 타공정에 비해 유리한 씨모스(CM0S) 공정기술에서 여러개의 금속층을 사용하는 점을 이용하여 기존의 나선형 인덕터와 달리 3차원 구조로 구현하였다. 물론 이 구조는 갈륨비소(GaAs), 바이폴라(Bipolar), 바이씨모스(BiCMOS) 공정기술에서도 그대도 적용된다. 제작 방법은 3개의 금속층을 사용하는 반도체 제조 공정의 경우, 도 4에서와 같이 상층의 금속선(43)과 하층의 금속선(44), 그리고 그 사이에 두 금속선 사이의 간격을 멀게 하기 위해 두 번째 금속층(46)을 삽입하고, 금속선들은 비아홀(45)을 뚫어 연결하면 된다. 이와 같은 구조로 제작했을 경우의 장점은 자기장의 방향이 주로 수평방향(41)으로 형성되기 때문에 수직으로 형성되는 자기장의 영향에 의한 인덕터의 성능 저하를 감소시킬 수 있다는데 있다. 또한 구조가 반복적이기 때문에 모델링이 유리하고 설계가 용이하다는 특징을 갖는다.

Description

집적회로 내의 금속층을 이용한 3차원 코일 구조의 인덕터{A three dimensional inductor of coiled structure using the metal layers in integrated circuits}

본 발명은 무선 통신용 송수신기 회로 설계시 응용할 수 있는 3 차원 코일 구조의 인덕터 구조에 관한 것으로, 기존의 여러 가지 반도체 제조 공정에서 사용되는 여러 계층의 금속선들을 이용하여 상층의 금속선과 하층의 금속선을 도 4와 같은 구조로 레이아웃하여 구현하는 방법에 관한 것이다.

일반적으로 집적 가능한 수동 인덕터는 갈륨비소(GaAs), 바이폴라(Bipolar), 바이씨모스(BiCM0S) 등 비교적 고가의 공정을 이용하여 도 1과 같이 나선형 평판 형태로 제작되어 사용되고 있다. 그 일례로서 도 1의 나선형 평판 인덕터의 구조는 다음과 같다. 상층의 금속선(12)은 반도체 제조 공정시에 사용되는 여러 개의 금속층 중 일반적으로 가장 상단의 금속층을 사용하여 나선형 형태로 레이아웃 하고, 내부의 금속선으로부터 단자를 빼내기 위해서 하층의 금속선(11)과 상층의 금속선(12)을 비아홀(via hole)로 연결하고 하층의 금속선을 외부로 빼낸다. 이 때 반도체 제조 공정마다 정도의 차이는 있지만 금속층과 금속층 사이, 가장 하단의 금속층(11)과 반도체 기판 사이에는 일정한 두께의 반도체 산화막(SiO₂)이 있어서 금속선과 금속선 및 금속선과 반도체 기판이 절연된다.

최근 집적도와 저전압, 저전력화의 용이성 등에 대한 필요성이 크게 부각되면서 비교적 저가인 씨모스(CM0S) 공정 기술을 이용한 수동 인덕터의 제작 방법에 대해서 많은 연구가 이루어 지고 있다. 그러나 다른 공정에 비해 낮은 저항률의 기판(보통 10 Ω·cm)을 사용하고 금속선의 유효 두께, 기판과 금속선, 금속선과 금속선 사이의 거리가 작기 때문에 좋은 특성을 얻기가 어렵다. 그 이유는 금속선의 두께, 기판의 저항률, 금속선과 기판사이의 거리 등과 관련되어 다음과 같은 기생효과들이 발생하기 때문이다. 먼저 가장 기본적인 기생성분으로는 금속선의 직렬 저항을 예로 들수 있다. 이상적인 인덕터의 경우 저항이 0이어야 하지만, 실제로는 어느 정도의 저항값을 갖는다. 따라서 이와 같은 금속선의 직렬 저항은 인덕터의 Q 값에 영향을 미치게 된다(). 즉, 인덕터의 Q 값은 공정마다 상대적이기는 하지만 금속선의 저항이 커지면 작아지고 씨모스(CM0S) 공정의 경우 다른 공정에 비해서 금속선의 유효 두께가 작고, 저항률이 크기 때문에 이와 같은 특성이 두드러지게 나타난다. 그러나 이와 같은 금속선의 직렬 저항을 줄이기 위해서 금속선의 선폭을 넓게하면 직렬 저항은 줄어들지만 금속선의 기판에 대한 기생 커패시턴스의 증가로 인해서 자체 공진주파수가 감소하게 되고, 이로 인해서 고주파 회로에 응용하기가 어렵게 된다. 또한 도 2는 나선형 평판 인덕터에 유기되는 자기장(21)이 반도체 기판(23) 및 인덕터의 특성에 미치는 영향을 보여주기 위한 그림으로서, 금속선을 통해서 전류(22, 27)가 흐를 경우 자기장(21)이 유기되는데 이때 발생한 자기장은 전류의 방향에 따라 기판에 수직 입사 또는 방사되는 형태가 된다. 이 경우 유기된 자기장은 다시 반도체 기판에 전류를 발생시키게되고(24, 25), 이때 발생되는 전류의 양은 곧 인덕터에 발생하는 손실이 되는 것이다. CMOS 공정의 경우 기판(23)으로 사용되는 웨이퍼(wafer)의 저항율이 일반적으로 작기 때문에 이때 발생하는 기판에서의 손실은 인덕터의 Q 값에 영향을 주는 요소중의 하나이다. 또 다른 자기장에 의한 기생 효과에는 에디(eddy) 전류가 있다. 이 전류의 발생 원리는 도 3에 나타낸 바와같이 나선형 평판 인덕터에서 발생하는 자기장(34)이 주로 인덕터 금속선의 중심쪽으로 밀집되면서 금속선을 수직으로 관통(32)하게 되고, 이때 수직으로 금속선을 관통하는 자기장(32)에 의해 금속선에 전류가 유기된다(33). 도 3에서 전류의 방향을 보면 금속선 안쪽에서는 나선형 인덕터에 흐르는 전류의 방향(35)과 동일하지만 바깥쪽에서는 반대 방향이기 때문에 금속선의 유효 선폭이 감소하게되고 따라서 금속선의 직렬 저항이 증가하게 된다. 이와 같은 특성은 주파수가 높아질수록 두드러지게 나타나고, 이 또한 인덕터의 Q 값을 감소시키는 원인중의 하나가 된다[Jan Craninckx, Michel S. J. Steyaert, A 1.8-GHz Low-Phase-Noise CMOS VCO Using Optimized Hollow Spiral Inductors, IEEE JSSC, VOL. 32, NO. 5, pp.736∼744, MAY, 1997]. 따라서 추가적인 공정을 이용함으로써 금속의 직렬저항에 의한 손실, 기판 저항에 의한 손실, 기판과 금속선 사이의 큰 기생 커패시턴스에 의한 낮은 자체 공진주파수 등 공정 특성상 발생하는 많은 문제점들을 줄일 수 있는 방법의 하나로 금속선 하단의 반도체 기판을 에칭(etching)시키는 기법[A. Rofougaran, A. A. Abidi, et al., A 900 MHz CMOS Frequency- Hopped Spread-Spectrum RF Transmitter IC, CICC, pp.209∼212, May,1996]이나, 금으로된 본드 와이어(bond wire)를 이용한 구조[Jan Craninckx, Michel S. J. Steyaert, A 1.8-GHz CMOS Low-Phase-Noise Voltage- Controlled Oscillator with Prescaler, IEEE JSSC, VOL. 30, NO. 12, pp.1474∼1482, DECEMBER, 1995] 등이 고안되기도 하였다. 그러나 전자의 경우는 금속선 하부의 기판을 에칭(etching)하는 공정과정이 필요하고, 후자의 경우 본드 와이어(bond wire)를 이용하기 때문에 동일한 인덕터를 구현하기가 어렵다는 단점이 있다.

본 발명에서는 앞서 언급하였던 문제들이 주로 나선형 평판 인덕터에 수직인 방향으로 형성되는 자기장에 의해서 발생한다는 점에 착안하여, 구조적인 면에서 3차원 코일 구조의 인덕터를 도 4와 같이 레이아웃(layout)하여 자기장이 인덕터의 특성에 미치는 기생 효과를 감소시켜 우수한 성능을 갖게하고 또한 설계가 용이하도록 함으로써 통신용 집적회로 설계에 응용할 수 있도록 하는데 목적이 있다.

도 1은 일반적인 평판구조의 나선형 인덕터(spiral inductor)

도 2는 평판구조의 나선형 인덕터(spiral inductor)에서 자기력선에 의해 생성되는 기판 전류 원리도

도 3은 평판구조의 나선형 인덕터(spiral inductor)에서 발생하는 자기력선에 의한 에디(eddy) 전류 원리도

도 4는 본 발명을 통해 제안된 3차원 코일 구조의 인덕터 구조도

<도면의 주요 부분에 대한 부호의 설명>

21 : 나선형 인덕터에서 발생하는 자기장 22, 27 : 금속선에 흐르는 전류 방향

23 : 반도체 기판 24, 25 : 반도체 기판에 유기된 전류

26 : 반도체 산화막( SiO₂)

31 : 나선형 인덕터의 금속선 32 : 금속선을 수직으로 관통하는 자기장

33 : 32의 자기장에 의해 유기되는 전류 34 : 인덕터에 의해서 유기된 자기장

35 : 나선형 인덕터의 금속선에 흐르는 전류의 방향

41 : 인덕터에 발생하는 수평 자기장 42 : 금속선에 흐르는 전류 방향

43 : 상층의 금속선 44 : 하층의 금속선

45 : 비아홀(via hole) 46 : 상층과 하층 사이의 금속선

대표도 도 4에 대해서 상세하게 설명하면 다음과 같다.

도 4의 인덕터는 3개의 금속층을 사용하는 반도체 제조 공정의 경우로서 상층의 금속선(43)과 하층의 금속선(44), 그리고 그 사이에 43, 44의 간격을 가능한한 멀어지도록 하기 위해서 가운데 층의 금속선(46)을 삽입한 후, 비아홀(45)을 뚫어줌으로써 금속선들을 연결하여 제작할 수 있다. 이 경우 자기장의 방향은 주로 수평방향(41)으로 형성되기 때문에 수직으로 형성되는 자기장의 영향을 줄일 수 있고, 따라서 도 1과 같은 나선형 인덕터 보다 좋은 특성을 얻을 수 있다.

본 발명은 기존의 나선형 평판 인덕터에서 발생하는 문제점인 수직 방향의 자기장에 의한 고주파 기생 효과를 줄이기 위해서 구조가 다른 3차원 코일 구조의 인턱터에 대한 것이다. 3차원 코일 구조의 인덕터의 경우 자기장의 방향이 수평으로 형성되기 때문에 기판에서 발생하는 기생 효과의 영향을 줄일 수 있으며, 이로인해 가장 중요한 인덕터 파라메타(parameter)인 Q 값을 향상 시킬 수 있다. 그리고 기존의 나선형 인덕터의 구조(도 1)는 외부와 내부 금속선의 길이가 일정하지 못하지만, 본 발명에서 제안된 구조(도 4)는 패턴이 모두 일정하기 때문에 인덕터를 모델링(modeling) 할 경우 상대적으로 유리하다. 따라서 실제 설계에 응용하는 것이 용이하다. 또한 금속층 사이의 산화막 두께를 충분히 두껍게하는 등의 반도체 공정의 최적화가 이루어진다면 더욱 좋은 성능을 갖는 인덕터의 구현이 가능하다.

Claims (2)

1. 도 4와 같이 반도체 집적회로 제조 공정상의 다층 금속선을 이용한 3차원 코일 구조의 인덕터.
2. 제 1항에 있어서, 추가적인 산화막이나 금속 공정과정의 변경을 통해 제작한 유사한 3차원 코일 구조의 인덕터.