JPS61131474A - 積層型半導体装置 - Google Patents
積層型半導体装置Info
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- JPS61131474A JPS61131474A JP59251520A JP25152084A JPS61131474A JP S61131474 A JPS61131474 A JP S61131474A JP 59251520 A JP59251520 A JP 59251520A JP 25152084 A JP25152084 A JP 25152084A JP S61131474 A JPS61131474 A JP S61131474A
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- memory
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000011159 matrix material Substances 0.000 claims abstract description 6
- 230000006870 function Effects 0.000 claims abstract 4
- 238000004364 calculation method Methods 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 230000006386 memory function Effects 0.000 claims 1
- 108091008695 photoreceptors Proteins 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 37
- 238000000034 method Methods 0.000 description 8
- UIIMBOGNXHQVGW-UHFFFAOYSA-M Sodium bicarbonate Chemical compound [Na+].OC([O-])=O UIIMBOGNXHQVGW-UHFFFAOYSA-M 0.000 description 4
- 230000020169 heat generation Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000003909 pattern recognition Methods 0.000 description 2
- 229910000030 sodium bicarbonate Inorganic materials 0.000 description 2
- 235000017557 sodium bicarbonate Nutrition 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り、特に積層構造に半導体素子
を形成する積層型半導体装置の構造の改良に関する。
を形成する積層型半導体装置の構造の改良に関する。
周知の如く、従来のように半導体上に形成する素子を微
細化してこれを高集積化高速化するには限界がある。
細化してこれを高集積化高速化するには限界がある。
画像処理にお埴では、それぞれの画素に対してアナログ
−デジタル変換を行ない、その信号を順番に処理して行
なうことになるため、多量９計算を必要とする。現在の
重曹処理法では、主として１個の計算機を用いて行って
おり１個々の画素の信号を呼出し、順番（処理していく
ため、非常に長い時間を必要とする。たとえば、一つの
画素に対する。処理時間が１００μｓｅｃとしても５ｏ
ｏｘｓｏ。
−デジタル変換を行ない、その信号を順番に処理して行
なうことになるため、多量９計算を必要とする。現在の
重曹処理法では、主として１個の計算機を用いて行って
おり１個々の画素の信号を呼出し、順番（処理していく
ため、非常に長い時間を必要とする。たとえば、一つの
画素に対する。処理時間が１００μｓｅｃとしても５ｏ
ｏｘｓｏ。
個の画素で画像を処理するためには２．５秒もかかつて
しまう。
しまう。
このため、多量の画像処理やこれに基づく複雑なパター
ン認識を容易に行なういわゆる三次元集積回路が最近性
ｉされている。
ン認識を容易に行なういわゆる三次元集積回路が最近性
ｉされている。
三次元積層回路におφては、素子間の配線長ｒ２次元回
路に比較し、大幅に短縮されることが理論的に証明され
ている。このため、配線浮遊容量を駆動する能動素子が
発するジュール熱は２次元回路に比較すると小さい、し
かし、三次元積層回路で−はこのジュール熱の放散径路
である上層、下層にも熱を発する能動素子が配置されて
いること、単位表面積当シの素子数が２次元回路に比較
し、極めて大き−。このため３次元積層回路の特徴であ
る短配線長の利点が相殺され、回路全体の発熱量はむし
ろ２次元回路よ）増大する。発熱量の増大は集積回路全
体の温度上昇につながり、回路全体の信頼性低下さらに
は高温による誤動作にもつながる。
路に比較し、大幅に短縮されることが理論的に証明され
ている。このため、配線浮遊容量を駆動する能動素子が
発するジュール熱は２次元回路に比較すると小さい、し
かし、三次元積層回路で−はこのジュール熱の放散径路
である上層、下層にも熱を発する能動素子が配置されて
いること、単位表面積当シの素子数が２次元回路に比較
し、極めて大き−。このため３次元積層回路の特徴であ
る短配線長の利点が相殺され、回路全体の発熱量はむし
ろ２次元回路よ）増大する。発熱量の増大は集積回路全
体の温度上昇につながり、回路全体の信頼性低下さらに
は高温による誤動作にもつながる。
本発明はこのような点に鑑みてなされたもので。
画像処理時間を大幅に短縮し、しかも３次元構造デバイ
スに特有な発熱を抑えることが可能な積層型半導体装置
を提供するものである。
スに特有な発熱を抑えることが可能な積層型半導体装置
を提供するものである。
本発明は、積層構造に形成される半導体素子から成る三
次元半導体装置の構造上の特性を利用したものであり、
最上層に設けられたそれぞれの多数の半導体受光素子で
受像した画偉データをそれぞれの下層の半導体集積回路
に情報ビット毎に直列に送り、そこ、において各画素か
ら得られる信号の処理を並列的に同時に行なう積層型半
導体装置で６る。
次元半導体装置の構造上の特性を利用したものであり、
最上層に設けられたそれぞれの多数の半導体受光素子で
受像した画偉データをそれぞれの下層の半導体集積回路
に情報ビット毎に直列に送り、そこ、において各画素か
ら得られる信号の処理を並列的に同時に行なう積層型半
導体装置で６る。
本発明によれば、個々の受光素子で受像した画素信号の
処理を同時に行なう、このため、１個の計算機で順番に
処理する手法に比べて画素数倍だけ処理速度が高い。ま
た、各層間の余分な配線が必要なく、受光、から重曹処
ｍｔで一つの半導体装置で行なうため、高集積化が可能
になる。また、データの転送をビット毎に行うため、デ
ータ転送に要する駆動電力を小さく抑えることが出来、
チップ全体からの発熱を大幅に抑えることが可能となる
。
処理を同時に行なう、このため、１個の計算機で順番に
処理する手法に比べて画素数倍だけ処理速度が高い。ま
た、各層間の余分な配線が必要なく、受光、から重曹処
ｍｔで一つの半導体装置で行なうため、高集積化が可能
になる。また、データの転送をビット毎に行うため、デ
ータ転送に要する駆動電力を小さく抑えることが出来、
チップ全体からの発熱を大幅に抑えることが可能となる
。
第１図は本発明の一実施例の積層型半導体装置を各層毎
に分離して示す斜視図でらる。
に分離して示す斜視図でらる。
最上層は光センサアレイ１を形成したもので、第２層に
はＡ／Ｄコンバータ２．第３層にはメモリ３、第４層に
はスイッチマトリックス４、第５層には加減算器５、最
下層にはメモリ６がそれぞれ形成されており、各層間に
は絶縁層が介在する。
はＡ／Ｄコンバータ２．第３層にはメモリ３、第４層に
はスイッチマトリックス４、第５層には加減算器５、最
下層にはメモリ６がそれぞれ形成されており、各層間に
は絶縁層が介在する。
光センサアレイ１を構成する多数の半導体受光素子７か
ら得られる画素信号は図示しない配線を通、９て順次Ａ
／Ｄコンバータ乏、□メそす３、スイッチマトリックス
４、加減算器５べ送られ、メモリ５に記憶される。各ｔ
ｉｉ’ｐでは、各半導体受光素子７から得られる画素信
号が並列的に同時に処理される。また各層間の信号は各
層に設けられたシフト′ジ８夕によりトド毎に直列に下
層１烹専町路へ送られる。
ら得られる画素信号は図示しない配線を通、９て順次Ａ
／Ｄコンバータ乏、□メそす３、スイッチマトリックス
４、加減算器５べ送られ、メモリ５に記憶される。各ｔ
ｉｉ’ｐでは、各半導体受光素子７から得られる画素信
号が並列的に同時に処理される。また各層間の信号は各
層に設けられたシフト′ジ８夕によりトド毎に直列に下
層１烹専町路へ送られる。
積層型半導体装置の製造工程を示す説明するための斜視
図及び断面図である。積層型半導体装置は、絶縁層と半
導体層を交互に重ねて作成される。
図及び断面図である。積層型半導体装置は、絶縁層と半
導体層を交互に重ねて作成される。
絶縁層上に形成される半導体は多結晶又は非晶質であり
、それを単結晶化する必要がある。まず、第２図に示す
ように絶縁層１０１上に気相成長法によシ多結晶のシリ
コン層１０２を厚さ０．５μｍ形成する。どれに対し、
ｌ０ＫＶの加速電圧の電子ビーム１０４を高速偏向走査
により線状に照射しながら。
、それを単結晶化する必要がある。まず、第２図に示す
ように絶縁層１０１上に気相成長法によシ多結晶のシリ
コン層１０２を厚さ０．５μｍ形成する。どれに対し、
ｌ０ＫＶの加速電圧の電子ビーム１０４を高速偏向走査
により線状に照射しながら。
これと直角方向に走査する。これにより、多結晶のシリ
コンは溶融再結晶し、単結晶シリコン１０３ことを繰り
返すことになる。そこで、ｊ１！３図に示すように半導
体素子としての′ｙｌＤＳトランジスタ１０５を形成し
た複数の半導体層とこれをつなぐ眉間配線１０６から成
る半導体装置が形成されることになり、最上層には受光
素子を配列上に形成する。
コンは溶融再結晶し、単結晶シリコン１０３ことを繰り
返すことになる。そこで、ｊ１！３図に示すように半導
体素子としての′ｙｌＤＳトランジスタ１０５を形成し
た複数の半導体層とこれをつなぐ眉間配線１０６から成
る半導体装置が形成されることになり、最上層には受光
素子を配列上に形成する。
尚、１０７は層間絶縁層、１０８は絶縁層、１０９は層
内配線である。
内配線である。
最上層の受光素子が受ける光信号はその下層においてブ
ナログ−ディジタル変換され、ビット毎に直列にその下
層の記憶素子へ格納される。さらにその下層においては
第４図に示すように８個の最近接半導体記憶素子２０１
のデータを結ぶスイッチマトリックス回路を形成１、上
層よシ送られたデータにそれぞれに重みを積算して和を
とり、最下層の半導体記憶素子２０２に格納する。記憶
素子としては１キヤパシター、１トランジスタでセルが
構成されるダイナミック型素子が用いられる〇ある所望
のパターンを認識するためには、重みを適当につければ
、最下層の記憶素子に格納された値をすべて調べること
Ｋよシ判定される〇この回路においては、最上層の受光
素子から最−ル熱の放散による回路の温度上昇を小さく
し、−安定な動作が実現されることになる。
ナログ−ディジタル変換され、ビット毎に直列にその下
層の記憶素子へ格納される。さらにその下層においては
第４図に示すように８個の最近接半導体記憶素子２０１
のデータを結ぶスイッチマトリックス回路を形成１、上
層よシ送られたデータにそれぞれに重みを積算して和を
とり、最下層の半導体記憶素子２０２に格納する。記憶
素子としては１キヤパシター、１トランジスタでセルが
構成されるダイナミック型素子が用いられる〇ある所望
のパターンを認識するためには、重みを適当につければ
、最下層の記憶素子に格納された値をすべて調べること
Ｋよシ判定される〇この回路においては、最上層の受光
素子から最−ル熱の放散による回路の温度上昇を小さく
し、−安定な動作が実現されることになる。
のあらゆる組合せによる加算方法が考えられる。
また、最下層の記憶素子は受光素子数に必ずしも一致し
なくてよい＠さらに少なくする方法も考え。
なくてよい＠さらに少なくする方法も考え。
られる。
ための斜視図及び断面図、第４図は同実施例におけるパ
ターン認識のためＯ重み付は方法を説明するための説明
図である。 図ＫｊＰ・いて、 １０１・・・絶縁層、１０２ ・・・多結晶シリコン層
、１０３・・・単結晶シリコン、１０４・・・電子ビー
ム、１０５・・・半導体素子ｓ １０６・・・層間
配線、２０１・・・記憶素子、 １川…光センナアレイ、２・・・ム／Ｄ′：Ｉンパータ
、出願人 工業技術院長 等々力 違第２図 第８図
ターン認識のためＯ重み付は方法を説明するための説明
図である。 図ＫｊＰ・いて、 １０１・・・絶縁層、１０２ ・・・多結晶シリコン層
、１０３・・・単結晶シリコン、１０４・・・電子ビー
ム、１０５・・・半導体素子ｓ １０６・・・層間
配線、２０１・・・記憶素子、 １川…光センナアレイ、２・・・ム／Ｄ′：Ｉンパータ
、出願人 工業技術院長 等々力 違第２図 第８図
Claims (1)
- 素子を形成する半導体膜を積層構造に形成するととも
に特定の素子相互間を配線で接続する三次元集積回路に
おいて、最上層半導体層に２次元に配列形成されかつ画
像を受光するための多数の半導体受光素子を有し、それ
ぞれの受光素子の直下に画素毎の演算機能、メモリ機能
、スイッチマトリックス機能、アナログ／ディジタル変
換機能を有する各半導体層を備え、各層で得られる信号
をビット毎に直列に他の層へ送り、全体として各画素の
演算が並列的に行なわれることを特徴とする積層型半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251520A JPS61131474A (ja) | 1984-11-30 | 1984-11-30 | 積層型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251520A JPS61131474A (ja) | 1984-11-30 | 1984-11-30 | 積層型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131474A true JPS61131474A (ja) | 1986-06-19 |
Family
ID=17224030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251520A Pending JPS61131474A (ja) | 1984-11-30 | 1984-11-30 | 積層型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131474A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01284022A (ja) * | 1988-05-10 | 1989-11-15 | Mitsubishi Electric Corp | Ａ／ｄコンバータ |
| JP2007529894A (ja) * | 2004-03-16 | 2007-10-25 | アーバー・カンパニー・リミテッド・ライアビリティ・パートナーシップ | ダイ素子が積層された再構成可能なプロセッサモジュール |
| JP2016529702A (ja) * | 2013-07-16 | 2016-09-23 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | モノリシック３次元（３ｄ）集積回路（ｉｃ）（３ｄｉｃ）技術を使用した完全システムオンチップ（ｓｏｃ） |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890769A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 積層半導体装置 |
| JPS5892260A (ja) * | 1981-11-27 | 1983-06-01 | Mitsubishi Electric Corp | 半導体装置 |
-
1984
- 1984-11-30 JP JP59251520A patent/JPS61131474A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890769A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 積層半導体装置 |
| JPS5892260A (ja) * | 1981-11-27 | 1983-06-01 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01284022A (ja) * | 1988-05-10 | 1989-11-15 | Mitsubishi Electric Corp | Ａ／ｄコンバータ |
| JP2007529894A (ja) * | 2004-03-16 | 2007-10-25 | アーバー・カンパニー・リミテッド・ライアビリティ・パートナーシップ | ダイ素子が積層された再構成可能なプロセッサモジュール |
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| US9583473B2 (en) | 2013-07-16 | 2017-02-28 | Qualcomm Incorporated | Complete system-on-chip (SOC) using monolithic three dimensional (3D) integrated circuit (IC) (3DIC) technology |
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