JP5953087B2 - 固体撮像装置、撮像装置および固体撮像装置の製造方法 - Google Patents

Description

本発明は、固体撮像装置、撮像装置および固体撮像装置の製造方法に関する。

近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。

従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。

この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。

ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。

この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサチップと、MOSイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献２に開示されている。

特開２００６−４９３６１号公報 特開２０１０−２１９３３９号公報

このように、ＭＯＳイメージセンサチップと信号処理チップとをマイクロバンプ（以下、バンプとする）によって接続したイメージセンサを製造する工程順序として、ＭＯＳイメージセンサチップを形成した半導体ウエハと信号処理チップを形成した半導体ウエハとにバンプを接続し、その後、ダイシング等によりチップとして切り出す順序が考えられる。

なお、このバンプは画素領域には数百万単位と高密度に存在するのでチップ同士を接続する機械的な強度は高い。しかし、画素領域以外の周辺回路領域や配線領域にはこれほど多く存在せず、チップ外周領域のチップ同士の機械的強度は低い。そのため、半導体ウエハからチップを切り出すダイシング時に、ダイシングの強度に耐えられずチップにヒビやカケが生じる可能性がある。また、半導体ウエハは完全に平らではなく若干の歪みがあり、半導体ウエハ同士の接続時には平坦なステージの上で加重をかけて歪みを抑えながら接続する。そのため、チップとして切り出した後に歪みが戻り、バンプの接続が外れてしまう可能性がある。このようにチップとして切り出す場合にはヒビやカケが生じたり、バンプ接続が剥離してしまうことにより、チップの歩留まり低下が懸念される。

本発明は上記の問題を解決するためになされたものであり、製造時の歩留まりをより良くすることができる固体撮像装置、撮像装置および固体撮像装置の製造方法を提供することを目的とする。

本発明の一態様に係る固体撮像装置は、第１の半導体ウエハ上に形成された第１の基板と、第２の半導体ウエハ上に形成された第２の基板とを電気的に接続する真の接続部を介して貼り合わせた固体撮像装置であって、前記第１の基板は、光電変換部を備え、前記第２の基板は、前記光電変換部により発生した信号を前記真の接続部を介して取得し、当該信号を出力する出力回路を備え、前記第１の基板と前記第２の基板との少なくとも一方の基板領域のうち、前記真の接続部が配置されていない基板領域内に、前記貼り合わせた前記第１の基板と前記第２の基板とを支持するダミーの接続部をさらに配置するよう構成され、前記光電変換部が配置されている領域とは異なる周辺回路領域には複数の単位回路が配置されており、複数の前記単位回路間で、当該単位回路を構成する回路要素上に配置される前記ダミーの接続部の配置位置を共通にすることを特徴とする。

本発明の他の態様に係る固体撮像装置は、第１の半導体ウエハ上に形成された第１の基板と、第２の半導体ウエハ上に形成された第２の基板とを電気的に接続する真の接続部を介して貼り合わせた固体撮像装置であって、前記第１の基板は、光電変換部を備え、前記第２の基板は、前記光電変換部により発生した信号を前記真の接続部を介して取得し、当該信号を出力する出力回路を備え、前記第１の基板と前記第２の基板との少なくとも一方の基板領域のうち、前記真の接続部が配置されていない基板領域内に、前記第１の基板と前記第２の基板とを電気的には接続しないダミーの接続部をさらに配置するよう構成され、前記光電変換部が配置されている領域とは異なる周辺回路領域には複数の単位回路が配置されており、複数の前記単位回路間で、当該単位回路を構成する回路要素上に配置される前記ダミーの接続部の配置位置を共通にすることを特徴とする。

本発明の他の態様に係る撮像装置は、第１の半導体ウエハ上に形成された第１の基板と、第２の半導体ウエハ上に形成された第２の基板とを電気的に接続する真の接続部を介して貼り合わせた撮像装置であって、前記第１の基板は、光電変換部を備え、前記第２の基板は、前記光電変換部により発生した信号を前記真の接続部を介して取得し、当該信号を出力する出力回路を備え、前記第１の基板と前記第２の基板との少なくとも一方の基板領域のうち、前記真の接続部が配置されていない基板領域内に、前記貼り合わせた前記第１の基板と前記第２の基板とを支持するダミーの接続部をさらに配置するよう構成され、前記光電変換部が配置されている領域とは異なる周辺回路領域には複数の単位回路が配置されており、複数の前記単位回路間で、当該単位回路を構成する回路要素上に配置される前記ダミーの接続部の配置位置を共通にすることを特徴とする。

本発明の他の態様に係る固体撮像装置の製造方法は、第１の半導体ウエハ上に形成された第１の基板と、第２の半導体ウエハ上に形成された第２の基板とを電気的に接続する真の接続部を介して貼り合わせた固体撮像装置の製造方法であって、光電変換部を備えた前記第１の基板と、前記光電変換部により発生した信号を前記真の接続部を介して取得し当該信号を出力する出力回路を備えた前記第２の基板との少なくとも一方の基板領域のうち、前記真の接続部が配置されていない基板領域内に、前記貼り合わせた前記第１の基板と前記第２の基板とを支持するダミーの接続部をさらに配置すると共に、前記光電変換部が配置されている領域とは異なる周辺回路領域に配置された複数の単位回路間で、当該単位回路を構成する回路要素上に配置される前記ダミーの接続部の配置位置を共通にすることを特徴とする。

本発明の固体撮像装置、撮像装置および固体撮像装置の製造方法によれば、製造時の歩留まりをより良くすることができる。

本発明の第１の実施形態による撮像装置の構成を示すブロック図である。 本発明の第１の実施形態による撮像装置が備える撮像部の構成を示すブロック図である。 本発明の第１の実施形態による撮像装置が備える撮像部の断面図および平面図である。 本発明の第１の実施形態による撮像装置が備える画素の回路構成を示す回路図である。 本発明の第１の実施形態による撮像装置が備える画素の回路構成を示す回路図である。 本発明の第１の実施形態による撮像装置が備える画素を複数のグループに分類した状態を示す参考図である。 本発明の第１の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。 本発明の第１の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。 本発明の第１の実施形態による撮像装置が備える画素の動作を示すタイミングチャートである。 本発明の第１の実施形態による撮像装置が備える接続部の配置例を示した概略図である。 本発明の第１の実施形態による第１基板と第２基板とを接合した基板の平面構造および断面構造を示した概略図である。 本発明の第１の実施形態による第１基板と第２基板とを接合した基板の平面構造を示した概略図である。 本発明の第２の実施形態による列ＡＤＣ回路の配置を示した概略図である。 本発明の第２の実施形態による周辺回路領域に配置するダミーの接続部の配置パターンを示した概略図である。 本発明の第２の実施形態による周辺回路領域に配置するダミーの接続部の配置パターンを示した概略図である。 本発明の第３の実施形態による第１基板と第２基板とを接合した基板の平面構造を示した概略図である。 本発明の第３の実施形態による第１基板と第２基板とを接合した基板の平面構造を示した概略図である。 本発明の第３の実施形態による第１基板と第２基板とを接合した基板の平面構造を示した概略図である。 本発明の第４の実施形態による第１基板と第２基板とを接合した基板の要部の断面図である。 本発明の第５の実施形態による第１基板と第２基板とを接合した基板の要部の断面図である。 本発明の第５の実施形態による第１基板と第２基板とを接合した基板の平面構造を示した概略図である。

（第１の実施形態）
以下、図面を参照し、本発明の第１の実施形態について説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。

図１は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。

図１に示す撮像装置は、レンズ２０１と、撮像部２０２と、画像処理部２０３と、表示部２０４と、駆動制御部２０５と、レンズ制御部２０６と、カメラ制御部２０７と、カメラ操作部２０８とを備えている。図１にはメモリカード２０９も示されているが、このメモリカード２０９を撮像装置に対して着脱可能に構成することによって、メモリカード２０９は撮像装置に固有の構成でなくても構わない。

図１に示す各ブロックは、ハードウェア的には、コンピュータのCPU、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。

レンズ２０１は、固体撮像装置（固体撮像素子）を構成する撮像部２０２の撮像面に被写体の光学像を結像するための撮影レンズである。撮像部２０２は、複数の画素を備え、レンズ２０１によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して出力する。画像処理部２０３は、撮像部２０２から出力される画像信号に種々のデジタル的な画像処理を施す。

表示部２０４は、画像処理部２０３により表示用に画像処理された画像信号に基づき画像を表示する。この表示部２０４は、静止画像を再生表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画（ライブビュー）表示を行うことができるようになっている。駆動制御部２０５は、カメラ制御部２０７からの指示に基づいて撮像部２０２の動作を制御する。レンズ制御部２０６は、カメラ制御部２０７からの指示に基づいて、レンズ２０１の絞りや焦点位置を制御する。

カメラ制御部２０７は、撮像装置全体を制御する。カメラ制御部２０７の動作は、撮像装置が内蔵するROMに格納されているプログラムに規定されている。カメラ制御部２０７は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。カメラ操作部２０８は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部２０７へ出力する。カメラ操作部２０８の具体例として、撮像装置の電源をオン・オフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード２０９は、画像処理部２０３により記録用に処理された画像信号を保存するための記録媒体である。

図２は、撮像部２０２の構成を示している。撮像部２０２は、複数の画素１を有する画素部２と、垂直走査回路３と、列処理回路４と、水平読み出し回路５と、出力アンプ６（出力回路）と、制御回路７とを有する。図２に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。

画素部２では、複数の画素１が２次元の行列状に配列されている。図２では、１０行×１２列の１２０個の画素１が配列されているが、図２に示す画素の配列は一例であり、行数および列数は２以上であればよい。また、図２は、それぞれの画素１が行列状に配列されている様子を模式的に示した図であり、図２に示すようにそれぞれの画素１が分離して配置されているわけではない。後述するように、実際には複数の画素間で一部の回路要素を共有している。

本実施形態では、撮像部２０２が有する全画素からなる領域を画素信号の読み出し対象領域とするが、撮像部２０２が有する全画素からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した画素信号は、例えば暗電流成分の補正に使用される。

垂直走査回路３は、例えばシフトレジスタで構成されており、行単位で画素１の駆動制御を行う。この駆動制御には、画素１のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路３は、行毎に設けられている制御信号線８を介してそれぞれの画素１へ制御信号（制御パルス）を出力し、画素１を行毎に独立して制御する。垂直走査回路３が駆動制御を行うことによって、列毎に設けられている垂直信号線９へ画素１から画素信号が出力される。

列処理回路４は、列毎の垂直信号線９に接続されており、画素１から出力された画素信号に対してノイズ除去や増幅等の信号処理を行う。水平読み出し回路５は、例えばシフトレジスタで構成されており、画素信号を読み出す画素列を選択して、選択した画素列に係る列処理回路４を順次選択し、列処理回路４から画素信号を順次水平信号線１０へ出力することにより画素信号を読み出す。出力アンプ６は、水平信号線１０へ出力された画素信号に対して信号処理を行い、出力端子１１を介して外部へ画素信号を出力する。制御回路７は、垂直走査回路３、列処理回路４、水平読み出し回路５等の動作の基準となるクロック信号や制御信号等を生成し、垂直走査回路３、列処理回路４、水平読み出し回路５等へ出力する。

図３は撮像部２０２の断面構造（図３（a））および平面構造（図３（b））を示している。なお、図３に示した例には、ダミーの接続部については記載していない。ダミーの接続部については後述する。撮像部２０２は、画素１を構成する回路要素（光電変換素子（光電変換部）や、トランジスタ、容量等）が配置された２枚の基板（第１基板２０、第２基板２１）が重なった構造を有する。画素１を構成する回路要素は第１基板２０（第１の基板）と第２基板２１（第２の基板）に分配して配置されている。第１基板２０と第２基板２１は、画素１の駆動時に２枚の基板間で電気信号を授受可能なように電気的に接続されている。例えば、第１基板２０には光電変換素子が配置され、第２基板２１には、光電変換素子が出力した信号を外部に出力する出力アンプ６が配置されている。

第１基板２０の２つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換素子が形成されており、第１基板２０に照射された光は光電変換素子に入射する。第１基板２０の２つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板２１との接続用の電極である多数のマイクロパッド２２が形成されている。１画素毎あるいは複数画素毎に１つのマイクロパッド２２が配置される。また、第２基板２１の２つの主面のうち、第１基板２０と対向する側の主面において、マイクロパッド２２と対応する位置には、第１基板２０との接続用の電極である多数のマイクロパッド２３が形成されている。

マイクロパッド２２とマイクロパッド２３の間にはマイクロバンプ２４が形成されている。第１基板２０と第２基板２１は、マイクロパッド２２とマイクロパッド２３が互いに対向するように重ねて配置され、マイクロパッド２２とマイクロパッド２３間がマイクロバンプ２４によって電気的に接続されるように一体化されている。マイクロパッド２２、マイクロバンプ２４、マイクロパッド２３は、第１基板２０と第２基板２１を接続する接続部を構成する。これらマイクロパッド２２、２３、およびマイクロバンプ２４は、導電性を有するとともに、熱伝導率の大きな金や銀などの金属で形成されている。
第１基板２０に配置されている光電変換素子で発生した信号電荷に基づく信号は、マイクロパッド２２、マイクロバンプ２４、マイクロパッド２３を介して第２基板２１へ出力される。

第１基板２０の２つの主面のうち、光Lが照射される側の主面とは反対側の主面の周辺部には、マイクロパッド２２と同様の構造を有するマイクロパッド２５が形成されている。第２基板２１の２つの主面のうち、第１基板２０と対向する側の主面において、マイクロパッド２５と対応する位置には、マイクロパッド２３と同様の構造を有するマイクロパッド２６が形成されている。マイクロパッド２５とマイクロパッド２６の間にはマイクロバンプ２７が形成されている。第１基板２０に配置された回路要素、または第２基板２１に配置された回路要素を駆動するための電源電圧等は、マイクロパッド２５、マイクロバンプ２７、マイクロパッド２６を介して第１基板２０から第２基板２１へ、または第２基板２１から第１基板２０へ供給される。

第２基板２１の２つの主面のうち一方の主面の周辺部には、第１基板２０、第２基板２１以外の系とのインターフェースとして使用されるパッド２８が形成されている。パッド２８に代えて、第２基板２１を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図３に示す例では第１基板２０と第２基板２１の主面の面積が異なるが、第１基板２０と第２基板２１の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第１基板２０の表面に設けたマイクロパッドと、第２基板２１の表面に設けたマイクロパッドとを直接貼り合わせることにより第１基板２０と第２基板２１を接続してもよい。

画素１を構成する回路要素は第１基板２０と第２基板２１に分散して配置されている。
画素１以外の垂直走査回路３、列処理回路４、水平読み出し回路５、出力アンプ６、制御回路７に関しては、それぞれ第１基板２０と第２基板２１のどちらに配置されていてもよい。また、垂直走査回路３、列処理回路４、水平読み出し回路５、出力アンプ６、制御回路７のそれぞれを構成する回路要素が第１基板２０と第２基板２１に分散して配置されていてもよい。画素１以外の構成についても第１基板２０と第２基板２１の間で信号の授受が必要となる場合があるが、画素１と同様にマイクロパッドとマイクロバンプを使用して第１基板２０と第２基板２１を接続したり、マイクロパッド同士を直接接続して第１基板２０と第２基板２１を接続したりすることが可能である。

図４は２画素分の画素１の回路構成を示している。画素１（２画素）は、光電変換素子１０１a，１０１b（光電変換部）と、転送トランジスタ１０２a，１０２bと、FD（フローティングディフュージョン）１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７と、サンプルトランジスタ１０８a，１０８bと、アナログメモリリセットトランジスタ１０９a，１０９bと、アナログメモリ１１０a，１１０bと、第２増幅トランジスタ１１１a，１１１bと、選択トランジスタ１１２a，１１２bとを有する。図４に示す各回路要素の配置位置は実際の配置位置と必ずしも一致するわけではない。

図４には第１の画素の回路要素と第２の画素の回路要素とが含まれる。第１の画素は、光電変換素子１０１aと、転送トランジスタ１０２aと、FD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７と、サンプルトランジスタ１０８aと、アナログメモリリセットトランジスタ１０９aと、アナログメモリ１１０aと、第２増幅トランジスタ１１１aと、選択トランジスタ１１２aとを有する。第２の画素は、光電変換素子１０１bと、転送トランジスタ１０２bと、FD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７と、サンプルトランジスタ１０８bと、アナログメモリリセットトランジスタ１０９bと、アナログメモリ１１０bと、第２増幅トランジスタ１１１bと、選択トランジスタ１１２bとを有する。図４に示す共有領域Shに配置されたFD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７とは、第１の画素と第２の画素とで共有されている。

光電変換素子１０１aの一端は接地されている。転送トランジスタ１０２aのドレイン端子は光電変換素子１０１aの他端に接続されている。転送トランジスタ１０２aのゲート端子は垂直走査回路３に接続されており、転送パルスΦTX１が供給される。

光電変換素子１０１bの一端は接地されている。転送トランジスタ１０２bのドレイン端子は光電変換素子１０１bの他端に接続されている。転送トランジスタ１０２bのゲート端子は垂直走査回路３に接続されており、転送パルスΦTX２が供給される。

FD１０３の一端は転送トランジスタ１０２a，１０２bのソース端子に接続されており、FD１０３の他端は接地されている。FDリセットトランジスタ１０４のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタ１０４のソース端子は転送トランジスタ１０２a，１０２bのソース端子に接続されている。FDリセットトランジスタ１０４のゲート端子は垂直走査回路３に接続されており、FDリセットパルスΦRSTが供給される。

第１増幅トランジスタ１０５のドレイン端子は電源電圧VDDに接続されている。第１増幅トランジスタ１０５の入力部であるゲート端子は転送トランジスタ１０２a，１０２bのソース端子に接続されている。電流源１０６の一端は第１増幅トランジスタ１０５のソース端子に接続されており、電流源１０６の他端は接地されている。一例として、ドレイン端子が第１増幅トランジスタ１０５のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路３に接続されたトランジスタで電流源１０６を構成してもよい。
クランプ容量１０７の一端は第１増幅トランジスタ１０５のソース端子および電流源１０６の一端に接続されている。

サンプルトランジスタ１０８aのドレイン端子はクランプ容量１０７の他端に接続されている。サンプルトランジスタ１０８aのゲート端子は垂直走査回路３に接続されており、サンプルパルスΦSH１が供給される。

サンプルトランジスタ１０８bのドレイン端子はクランプ容量１０７の他端に接続されている。サンプルトランジスタ１０８bのゲート端子は垂直走査回路３に接続されており、サンプルパルスΦSH２が供給される。

アナログメモリリセットトランジスタ１０９aのドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ１０９aのソース端子はサンプルトランジスタ１０８aのソース端子に接続されている。アナログメモリリセットトランジスタ１０９aのゲート端子は垂直走査回路３に接続されており、クランプ＆メモリリセットパルスΦCL１が供給される。

アナログメモリリセットトランジスタ１０９bのドレイン端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ１０９bのソース端子はサンプルトランジスタ１０８bのソース端子に接続されている。アナログメモリリセットトランジスタ１０９bのゲート端子は垂直走査回路３に接続されており、クランプ＆メモリリセットパルスΦCL２が供給される。

アナログメモリ１１０aの一端はサンプルトランジスタ１０８aのソース端子に接続されており、アナログメモリ１１０aの他端は接地されている。第２増幅トランジスタ１１１aのドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ１１１aの入力部を構成するゲート端子はサンプルトランジスタ１０８aのソース端子に接続されている。
選択トランジスタ１１２aのドレイン端子は第２増幅トランジスタ１１１aのソース端子に接続されており、選択トランジスタ１１２aのソース端子は垂直信号線９に接続されている。選択トランジスタ１１２aのゲート端子は垂直走査回路３に接続されており、選択パルスΦSEL１が供給される。

アナログメモリ１１０bの一端はサンプルトランジスタ１０８bのソース端子に接続されており、アナログメモリ１１０bの他端は接地されている。第２増幅トランジスタ１１１bのドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ１１１bの入力部を構成するゲート端子はサンプルトランジスタ１０８bのソース端子に接続されている。
選択トランジスタ１１２bのドレイン端子は第２増幅トランジスタ１１１bのソース端子に接続されており、選択トランジスタ１１２bのソース端子は垂直信号線９に接続されている。選択トランジスタ１１２bのゲート端子は垂直走査回路３に接続されており、選択パルスΦSEL２が供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。

光電変換素子１０１a，１０１bは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ１０２a，１０２bは、光電変換素子１０１a，１０１bに蓄積された信号電荷をFD１０３に転送するトランジスタである。転送トランジスタ１０２aのオン／オフは、垂直走査回路３からの転送パルスΦTX１によって制御され、転送トランジスタ１０２bのオン／オフは、垂直走査回路３からの転送パルスΦTX２によって制御される。FD１０３は、光電変換素子１０１a，１０１bから転送された信号電荷を一時的に保持・蓄積する容量である。

FDリセットトランジスタ１０４は、FD１０３をリセットするトランジスタである。FDリセットトランジスタ１０４のオン／オフは、垂直走査回路３からのFDリセットパルスΦRSTによって制御される。FDリセットトランジスタ１０４と転送トランジスタ１０２a，１０２bを同時にオンにすることによって、光電変換素子１０１a，１０１bをリセットすることも可能である。FD１０３／光電変換素子１０１a，１０１bのリセットは、FD１０３／光電変換素子１０１a，１０１bに蓄積されている電荷量を制御してFD１０３／光電変換素子１０１a，１０１bの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。

第１増幅トランジスタ１０５は、ゲート端子に入力される、FD１０３に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源１０６は、第１増幅トランジスタ１０５の負荷として機能し、第１増幅トランジスタ１０５を駆動する電流を第１増幅トランジスタ１０５に供給する。第１増幅トランジスタ１０５と電流源１０６はソースフォロワ回路を構成する。

クランプ容量１０７は、第１増幅トランジスタ１０５から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。サンプルトランジスタ１０８a，１０８bは、クランプ容量１０７の他端の電圧レベルをサンプルホールドし、アナログメモリ１１０a，１１０bに蓄積するトランジスタである。サンプルトランジスタ１０８aのオン／オフは、垂直走査回路３からのサンプルパルスΦSH１によって制御され、サンプルトランジスタ１０８bのオン／オフは、垂直走査回路３からのサンプルパルスΦSH２によって制御される。

アナログメモリリセットトランジスタ１０９a，１０９bは、アナログメモリ１１０a，１１０bをリセットするトランジスタである。アナログメモリリセットトランジスタ１０９ａ，１０９ｂのオン／オフは、垂直走査回路３からのクランプ＆メモリリセットパルスΦＣＬ１，ΦＣＬ２によって制御される。アナログメモリ１１０a，１１０bのリセットは、アナログメモリ１１０a，１１０bに蓄積されている電荷量を制御してアナログメモリ１１０a，１１０bの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ１１０a，１１０bは、サンプルトランジスタ１０８a，１０８bによってサンプルホールドされたアナログ信号を保持・蓄積する。

アナログメモリ１１０a，１１０bの容量は、FD１０３の容量よりも大きな容量に設定される。アナログメモリ１１０a，１１０bには、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。

第２増幅トランジスタ１１１a，１１１bは、ゲート端子に入力される、アナログメモリ１１０a，１１０bに蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ１１１a，１１１bと、垂直信号線９に接続された、負荷となる電流源１１３とはソースフォロワ回路を構成する。選択トランジスタ１１２a，１１２bは、画素１を選択し、第２増幅トランジスタ１１１a，１１１bの出力を垂直信号線９に伝えるトランジスタである。選択トランジスタ１１２aのオン／オフは、垂直走査回路３からの選択パルスΦSEL１によって制御され、選択トランジスタ１１２bのオン／オフは、垂直走査回路３からの選択パルスΦSEL２によって制御される。

図４に示す回路要素のうち、光電変換素子１０１a，１０１bは第１基板２０に配置され、アナログメモリ１１０a，１１０bは第２基板２１に配置され、他の回路要素は第１基板２０と第２基板２１のいずれかに配置される。図４の破線D１は第１基板２０と第２基板２１の境界線を示している。第１基板２０には、光電変換素子１０１a，１０１bと、転送トランジスタ１０２a，１０２bと、FD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５とが配置されている。第２基板２１には、電流源１０６と、クランプ容量１０７と、サンプルトランジスタ１０８a，１０８bと、アナログメモリリセットトランジスタ１０９a，１０９bと、アナログメモリ１１０a，１１０bと、第２増幅トランジスタ１１１a，１１１bと、選択トランジスタ１１２a，１１２bとが配置されている。

第１基板２０の第１増幅トランジスタ１０５から出力された増幅信号は、マイクロパッド２２、マイクロバンプ２４、およびマイクロパッド２３を介して第２基板２１へ出力される。また、電源電圧VDDは、マイクロパッド２５、マイクロバンプ２７、およびマイクロパッド２６を介して第１基板２０と第２基板２１の間で授受される。

図４では、マイクロパッド２２、マイクロバンプ２４、マイクロパッド２３を含む接続部が第１増幅トランジスタ１０５のソース端子と、電流源１０６の一端およびクランプ容量１０７の一端との間の経路に配置されているが、これに限らない。接続部は、光電変換素子１０１a，１０１bからアナログメモリ１１０a，１１０bまでの電気的に接続された経路上のどこに配置されていてもよい。

図５は、第１基板２０と第２基板２１の境界線の例を示している。破線D１〜D５は、第１基板２０と第２基板２１の境界線として可能な例を示している。第１基板２０と第２基板２１の境界線は、破線D１〜D５のいずれであってもよく、これら以外もあり得る。破線D１については上述した通りである。破線D２が示す例では、光電変換素子１０１a，１０１bの他端と転送トランジスタ１０２a，１０２bのドレイン端子との間の経路に接続部が配置される。破線D３が示す例では、転送トランジスタ１０２a，１０２bのソース端子と、FD１０３の一端、FDリセットトランジスタ１０４のソース端子、および第１増幅トランジスタ１０５のゲート端子との間の経路に接続部が配置される。

破線D４が示す例では、クランプ容量１０７の他端と、サンプルトランジスタ１０８a，１０８bのドレイン端子との間の経路に接続部が配置される。破線D５が示す例では、サンプルトランジスタ１０８a，１０８bのソース端子と、アナログメモリリセットトランジスタ１０９a，１０９bのソース端子、アナログメモリ１１０a，１１０bの一端、および第２増幅トランジスタ１１１a，１１１bのゲート端子との間の経路に接続部が配置される。

上記の構成を有する全ての画素１は複数のグループに分類されており、それぞれの画素１は複数のグループのうちのいずれかに属する。図６は、一例として８行×８列の６４個の画素１を複数のグループに分類した状態を示している。図６において各画素１には便宜上の番号Pnm（n：１〜８、m：１〜８）を付与している。番号Pnmの数字nは行番号を示し、数字mは列番号を示している。

画素位置に応じて、画素１が複数のグループに分類されている。図６（a）は、２画素で１グループを構成した例を示している。垂直方向に隣接する２画素が１グループを構成する。図６（b）は、４画素で１グループを構成した例を示している。垂直方向に連続して配置されている４画素が１グループを構成する。１つの画素１に１つの光電変換素子が対応しているため、画素１が属するグループと光電変換素子が属するグループは等価である。同一グループ内の画素１の複数の光電変換素子（図６（a）の例では２個、図６（b）の例では４個）がFD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７とを共有する。

次に、図７および図８を参照し、画素１の動作を説明する。以下では２つの動作例を説明する。

＜第１の動作例＞
図７は、垂直走査回路３から行毎に画素１に供給される制御信号を示している。以下では、図４に示した２画素の単位で、図７に示す期間T１〜T６における画素１の動作を説明する。同一グループに属する２つの画素１のうち一方の画素１を第１の画素とし、他方の画素１を第２の画素とする。上記の複数のグループのそれぞれにおいて、動作の開始タイミング（図７の期間T１の開始タイミング）は同一である。

［期間T１の動作］
まず、転送パルスΦTX１，ΦTX２が“L”（Low）レベルから“H”（High）レベルに変化することで、転送トランジスタ１０２a，１０２bがオンとなる。同時に、FDリセットパルスΦRSTが“L”レベルから“H”レベルに変化することで、FDリセットトランジスタ１０４がオンとなる。期間T１は全ての画素１（以下、全画素と記載）で共通の期間であるため、全画素の光電変換素子１０１a，１０１bがリセットされる。

続いて、転送パルスΦTX１，ΦTX２およびFDリセットパルスΦRSTが“H”レベルから“L”レベルに変化することで、転送トランジスタ１０２a，１０２bおよびFDリセットトランジスタ１０４がオフとなる。これによって、全画素の光電変換素子１０１a，１０１bのリセットが終了し、全画素の露光（信号電荷の蓄積）が一括して（同時に）開始される。

［期間T２の動作］
期間T２は露光期間内の期間である。まず、クランプ＆メモリリセットパルスΦCL１が“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ１０９aがオンとなる。これによって、アナログメモリ１１０aがリセットされる。同時に、サンプルパルスΦSH１が“L”レベルから“H”レベルに変化することで、サンプルトランジスタ１０８aがオンとなる。これによって、クランプ容量１０７の他端の電位が電源電圧VDDにリセットされると共に、サンプルトランジスタ１０８aがクランプ容量１０７の他端の電位のサンプルホールドを開始する。

続いて、FDリセットパルスΦRSTが“L”レベルから“H”レベルに変化することで、FDリセットトランジスタ１０４がオンとなる。これによって、FD１０３がリセットされる。
続いて、FDリセットパルスΦRSTが“H”レベルから“L”レベルに変化することで、FDリセットトランジスタ１０４がオフとなる。これによって、FD１０３のリセットが終了する。FD１０３のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングでFD１０３のリセットを行うことによって、FD１０３のリーク電流によるノイズをより低減することができる。

続いて、クランプ＆メモリリセットパルスΦCL１が“H”レベルから“L”レベルに変化することで、アナログメモリリセットトランジスタ１０９aがオフとなる。これによって、アナログメモリ１１０aのリセットが終了する。この時点でクランプ容量１０７は、第１増幅トランジスタ１０５から出力される増幅信号（FD１０３のリセット後の増幅信号）をクランプしている。

［期間T３の動作］
まず、転送パルスΦTX１が“L”レベルから“H”レベルに変化することで、転送トランジスタ１０２aがオンとなる。これによって、光電変換素子１０１aに蓄積されている信号電荷が、転送トランジスタ１０２aを介してFD１０３に転送され、FD１０３に蓄積される。これによって、第１の画素の露光（信号電荷の蓄積）が終了する。図７の露光期間１は第１の画素の露光期間（信号蓄積期間）を示している。続いて、転送パルスΦTX１が“H”レベルから“L”レベルに変化することで、転送トランジスタ１０２aがオフとなる。

続いて、サンプルパルスΦSH１が“H”レベルから“L”レベルに変化することで、サンプルトランジスタ１０８aがオフとなる。これによって、サンプルトランジスタ１０８aがクランプ容量１０７の他端の電位のサンプルホールドを終了する。

［期間T４，T５の動作］
上述した期間T２，T３の動作は、第１の画素の動作である。期間T４，T５の動作は、期間T２，T３の動作に対応しており、第２の画素の動作である。期間T４の動作は期間T２の動作と同様であり、期間T５の動作は期間T３の動作と同様であるため、期間T４，T５の動作の動作については説明を省略する。図７の露光期間２は第２の画素の露光期間（信号蓄積期間）を示している。

以下では、第１の画素のアナログメモリ１１０aの一端の電位の変化について説明する。第２の画素のアナログメモリ１１０bの一端の電位の変化についても同様である。

FD１０３のリセットが終了した後に光電変換素子１０１aからFD１０３に信号電荷が転送されることによるFD１０３の一端の電位の変化をΔVfd、第１増幅トランジスタ１０５のゲインをα１とすると、光電変換素子１０１aからFD１０３に信号電荷が転送されることによる第１増幅トランジスタ１０５のソース端子の電位の変化ΔVamp１はα１×ΔVfdとなる。

アナログメモリ１１０aとサンプルトランジスタ１０８aの合計のゲインをα２とすると、光電変換素子１０１aからFD１０３に信号電荷が転送された後のサンプルトランジスタ１０８aのサンプルホールドによるアナログメモリ１１０aの一端の電位の変化ΔVmemはα２×ΔVamp１、すなわちα１×α２×ΔVfdとなる。アナログメモリ１１０aのリセットが終了した時点のアナログメモリ１１０aの一端の電位は電源電圧VDDであるため、光電変換素子１０１aからFD１０３に信号電荷が転送された後、サンプルトランジスタ１０８aによってサンプルホールドされたアナログメモリ１１０aの一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<０、ΔVfd<０である。
Vmem＝VDD＋ΔVmem
＝VDD＋α１×α２×ΔVfd ・・・（１）

また、α２は以下の（２）式となる。（２）式において、CLはクランプ容量１０７の容量値であり、CSHはアナログメモリ１１０aの容量値である。ゲインの低下をより小さくするため、クランプ容量１０７の容量値CLはアナログメモリ１１０aの容量値CSHよりも大きいことがより望ましい。

［期間T６の動作］
期間T６では、アナログメモリ１１０a，１１０bに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、第１の画素からの信号の読み出しが行われる。選択パルスΦSEL１が“L”レベルから“H”レベルに変化することで、選択トランジスタ１１２aがオンとなる。これによって、（１）式に示した電位Vmemに基づく信号が選択トランジスタ１１２aを介して垂直信号線９へ出力される。続いて、選択パルスΦSEL１が“H”レベルから“L”レベルに変化することで、選択トランジスタ１１２aがオフとなる。

続いて、クランプ＆メモリリセットパルスΦCL１が“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ１０９aがオンとなる。これによって、アナログメモリ１１０aがリセットされる。続いて、クランプ＆メモリリセットパルスΦCL１が“H”レベルから“L”レベルに変化することで、アナログメモリリセットトランジスタ１０９aがオフとなる。

続いて、選択パルスΦSEL１が“L”レベルから“H”レベルに変化することで、選択トランジスタ１１２aがオンとなる。これによって、アナログメモリ１１０aをリセットしたときのアナログメモリ１１０aの一端の電位に基づく信号が選択トランジスタ１１２aを介して垂直信号線９へ出力される。続いて、選択パルスΦSEL１が“H”レベルから“L”レベルに変化することで、選択トランジスタ１１２aがオフとなる。

列処理回路４は、（１）式に示した電位Vmemに基づく信号と、アナログメモリ１１０aをリセットしたときのアナログメモリ１１０aの一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDDとの差分に基づく信号であり、光電変換素子１０１aに蓄積された信号電荷がFD１０３に転送された直後のFD１０３の一端の電位と、FD１０３の一端がリセットされた直後のFD１０３の電位との差分ΔVfdに基づく信号である。したがって、アナログメモリ１１０aをリセットすることによるノイズ成分と、FD１０３をリセットすることによるノイズ成分とを抑圧した、光電変換素子１０１aに蓄積された信号電荷に基づく信号成分を得ることができる。

列処理回路４から出力された信号は、水平読み出し回路５によって水平信号線１０へ出力される。出力アンプ６は、水平信号線１０へ出力された信号を処理し、出力端子１１から画素信号として出力する。以上で、第１の画素からの信号の読み出しが終了する。

続いて、第２の画素からの信号の読み出しが行われる。第２の画素からの信号の読み出しは第１の画素からの信号の読み出しと同様であるので、第２の画素からの信号の読み出しについては説明を省略する。

期間T６において画素１から信号を読み出す期間は、行毎に異なる。図８は、期間T６における各画素１の動作を示している。図８では、第１の画素である奇数行（i行）の画素１のクランプ＆メモリリセットパルスΦCL１をΦCL１-iとし、選択パルスΦSEL１をΦSEL１-iとしている。また、図８では、第２の画素である偶数行（j行）の画素１のクランプ＆メモリリセットパルスΦCL２をΦCL２-jとし、選択パルスΦSEL２をΦSEL２-jとしている。また、図８では行数nが偶数である場合を示している。

期間T６は、期間T６-１，T６-２，・・・，T６-nからなる。期間T６-１では、１行目および２行目の画素１から信号が読み出される。期間T６-１における画素１の動作は、図７の期間T６における画素１の動作と同様である。期間T６-２では、３行目および４行目の画素１から信号が読み出される。期間T６-２における画素１の動作も、図７の期間T６における画素１の動作と同様である。４行目以降の画素１についても、同様の動作が行毎に行われる。期間T６-Nでは、最終行目（n行目）の画素１から信号が読み出される。期間T６-Nにおける画素１の動作も、図７の期間T６における画素１の動作と同様である。以上の動作により、全画素から信号が読み出される。

上記の動作では、光電変換素子１０１a，１０１bからFD１０３に転送された信号電荷をFD１０３が各画素１の読み出しタイミングまで保持していなければならない。FD１０３が信号電荷を保持している期間中にノイズが発生すると、FD１０３が保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。

FD１０３が信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、FD１０３のリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子１０１a，１０１b以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。

FD１０３の容量をCfd、アナログメモリ１１０a，１１０bの容量をCmemとし、CfdとCmemの比（Cmem/Cfd）をAとする。また、前述したように、第１増幅トランジスタ１０５のゲインをα１、アナログメモリ１１０a，１１０bとサンプルトランジスタ１０８a，１０８bの合計のゲインをα２とする。露光期間中に光電変換素子１０１a，１０１bで発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ１１０a，１１０bに保持される信号電荷はA×α１×α２×Qphとなる。

光電変換素子１０１からFD１０３に転送された信号電荷に基づく信号は期間T３または期間T５にサンプルトランジスタ１０８によってサンプルホールドされ、アナログメモリ１１０に格納される。したがって、FD１０３に信号電荷が転送されてからアナログメモリ１１０に信号電荷が格納されるまでの時間は短く、FD１０３で発生したノイズは無視することができる。アナログメモリ１１０が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α１×α２×Qph/Qnとなる。

一方、特許文献２に記載された従来技術のように、容量蓄積部に保持された信号電荷を、増幅トランジスタを介して画素から読み出す場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α１×α２倍となる。A×α１×α２が１よりも大きくなるようにアナログメモリ１１０a，１１０bの容量値を設定する（例えば、アナログメモリ１１０の容量値をFD１０３の容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。

上記の第１の動作例では、露光の開始タイミングは全画素で同一であるが、図７の露光期間１，２が示すように、同一グループ内で各画素１の露光の終了タイミングは異なる。
ただし、露光期間の差は微小である。

＜第２の動作例＞
図９は、垂直走査回路３から行毎に画素１に供給される制御信号を示している。以下では、図４に示した２画素の単位で、図９に示す期間T１〜T６における画素１の動作を説明する。同一グループに属する２つの画素１のうち一方の画素１を第１の画素とし、他方の画素１を第２の画素とする。上記の複数のグループのそれぞれにおいて、動作の開始タイミング（図９の期間T１の開始タイミング）は同一である。以下では、第１の動作例と異なる部分のみ説明する。

図７に示した動作とは、期間T１，T１’における動作が異なる。期間T１では、第１の画素についてのみ光電変換素子１０１aのリセットが行われる。また、期間T１’では、第２の画素についてのみ光電変換素子１０１bのリセットが行われる。図９の露光期間１は第１の画素の露光期間（信号蓄積期間）を示し、露光期間２は第２の画素の露光期間（信号蓄積期間）を示している。

期間T１’の開始タイミングは、露光期間１と露光期間２の長さが同一となるように設定される。これによって、第２の動作例では全画素の露光期間の長さが同一となるため、より高画質な信号を得ることができる。また、第２の動作例でも、第１の動作例と同様に信号品質の劣化を低減することができる。

次に、マイクロパッド２２、マイクロバンプ２４、マイクロパッド２３を含む接続部と、画素１との配置位置について説明する。図１０は、一例として８行×８列の６４個の画素１を、４行×４列の１６画素で１グループを構成した例を示している。図１０において各画素１には便宜上の番号Pnm（n：１〜８、m：１〜８）を付与している。番号Pnmの数字nは行番号を示し、数字mは列番号を示している。

図示する例では、画素番号Ｐ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｐ３１〜Ｐ３４，Ｐ４１〜Ｐ４４の１６個の画素１で、グループ３０１を構成している。また、画素番号Ｐ１５〜Ｐ１８，Ｐ２５〜Ｐ２８，Ｐ３５〜Ｐ３８，Ｐ４５〜Ｐ４８の１６個の画素１で、グループ３０２を構成している。また、画素番号Ｐ５１〜Ｐ５４，Ｐ６１〜Ｐ６４，Ｐ７１〜Ｐ７４，Ｐ８１〜Ｐ８４の１６個の画素１で、グループ３０３を構成している。また、画素番号Ｐ５５〜Ｐ５８，Ｐ６５〜Ｐ６８，Ｐ７５〜Ｐ７８，Ｐ８５〜Ｐ８８の１６個の画素１で、グループ３０４を構成している。

１つの画素１に１つの光電変換素子が対応しているため、画素１が属するグループと光電変換素子が属するグループは等価である。同一グループ内の１６個の画素１の複数の光電変換素子がFD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７とを共有する。

また、各グループ３０１〜３０４に含まれる画素１の複数の光電変換素子がFD１０３と、FDリセットトランジスタ１０４と、第１増幅トランジスタ１０５と、電流源１０６と、クランプ容量１０７とを共有するために、グループ３０１〜３０４のそれぞれに接続部３００が１つずつ配置されている。グループ３０１には、画素番号Ｐ２２，Ｐ２３，Ｐ３２，Ｐ３３の位置に接続部３００が配置されている。また、グループ３０２には、画素番号Ｐ２６，Ｐ２７，Ｐ３６，Ｐ３７の位置に接続部３００が配置されている。また、グループ３０３には、画素番号Ｐ６２，Ｐ６３，Ｐ７２，Ｐ７３の位置に接続部３００が配置されている。また、グループ３０４には、画素番号Ｐ６６，Ｐ６７，Ｐ７６，Ｐ７７の位置に接続部３００が配置されている。

なお、接続部３００の配置パターンは図１０に示したパターンに限らず、グループを構成する画素１の数はどのような数でも良い。例えば、１つの画素１のみでグループを構成し、１つの画素を１つの接続部３００で第２基板２１と接続するようにしてもよい。

次に、ダミーの接続部の配置位置について説明する。上述したように、接続部３００（真の接続部）は、画素１が配置されている領域に配置されている。また、光電変換素子１０１が配置されている第１基板２０と、光電変換素子１０１が出力した信号処理を行う回路の一部または全ての回路が配置されている第２基板２１とを、接続部３００によって接続した多層基板のチップ（例えば、固体撮像装置や撮像装置）を製造する工程順序として、第１基板２０が構成されている半導体ウエハ（第１の半導体ウエハ）と第２基板２１が構成されている半導体ウエハ（第２の半導体ウエハ）とを接続部３００によって接続した後、ダイシング（個片化）等によりチップとして切り出す順序が考えられる。なお、光電変換素子１０１が出力した信号処理を行う回路の一部または全ての回路を、周辺回路とする。また、周辺回路は配線回路を含んでも良い。

この場合、画素１が配置されている領域には接続部３００が配置されているため、第１基板２０と第２基板２１とを接続する機械的な強度は高い。一方、画素１が配置されている領域以外の領域（例えば、周辺回路が配置されている周辺回路領域や、何も配置されていない空領域）には、図３に示したように、マイクロパッド２５、マイクロバンプ２７、マイクロパッド２６を含む周辺接続部が配置されているが、周辺接続部の数は接続部３００の数と比較すると少ない。そのため、画素１が配置されている領域以外の領域においては、第１基板２０と第２基板２１とを接続する機械的な強度は低い。

そのため、半導体ウエハからチップを切り出すダイシング時に、ダイシングの強度に耐えられずチップにヒビやカケが生じる可能性がある。また、半導体ウエハは完全に平らではなく若干の歪みがあり、半導体ウエハ同士の接続時には平坦なステージの上で加重をかけて歪みを抑えながら接続する。そのため、チップとして切り出した後に歪みが戻り、バンプの接続が外れてしまう可能性がある。

そこで、本実施形態では、画素１が配置されている領域以外の領域（例えば、周辺回路領域や空領域）にダミーの接続部を配置し、画素１が配置されている領域以外の領域においても、第１基板２０と第２基板２１とを接続する機械的な強度を高める。なお、ダミーの接続部の構成は、接続部３００の構成と同様である。すなわち、第１基板２０に配置されるマイクロパッドと、マイクロバンプと、第２基板２１に配置されるマイクロパッドとは、第１基板２０と第２基板２１を接続するダミーの接続部を構成する。
ダミーの接続部は、第１基板２０と第２基板２１との間に、略柱状に形成される。

図１１は、第１基板２０と第２基板２１とを接合した基板の平面構造（図１１（ａ））および断面構造（図１１（ｂ））を示している。なお、図１１（ｂ）に示す断面図は、図１１（ａ）中に示すＢ−Ｂ’の断面図である。図１１（ａ）に示す例では、第１基板２０の領域内に、画素１が配置されている画素領域４０１と、周辺回路が配置されている周辺回路領域４０２と、何も配置されていない空領域４０３とが含まれている。

また、画素領域４０１には、第１基板２０と第２基板２１との間の信号を授受するための接続部３００（真の接続部）が配置されているが、画素領域４０１以外の領域である周辺回路領域４０２や空領域４０３には接続部３００が配置されてない。図１１（ａ）に示すように、画素領域４０１以外の領域である周辺回路領域４０２や空領域４０３には、信号の授受を行わないダミーの接続部５００が配置されている。

また、図示する例では、ダミーの接続部５００の配置間隔は、画素領域４０１に配置されている接続部３００の配置間隔と同一間隔である。例えば画素１の画素ピッチが５μｍであり、４行４列の１６個の画素１が同一の接続部３００を用いる場合、接続部３００およびダミーの接続部５００は、２０μｍ間隔で配置される。

以上のように構成されたチップの製造方法は、以下の工程で行われる。
回路要素を備えた第１基板２０と、出力アンプ６を備えた第２基板２１とを接続部３００を介して貼り合わせる。
そして、画素１が配置されている領域以外の領域内、すなわち、接続部３００が配置されていない領域内に、貼り合わせた第１基板２０と第２の基板２１とを支持するダミーの接続部５００を配置する接続部配置工程を行う。
これらの工程により、チップが製造される。

画素領域４０１以外の領域（例えば、周辺回路領域４０２や空領域４０３）に信号の授受を行わないダミーの接続部５００を配置することで、第１基板２０と第２基板２１との機械的な接続強度が増すので、ダイシングでチップを切り出す場合のヒビ、カケ（チッピング）の低減や、基板の歪みによる接続の外れの低減が可能である。従って、歩留まり良く多層基板のチップを製造することができる。
また、たとえ、チッピングが発生した場合であっても、周辺回路への影響を低減させることができる。

なお、上述した例では、ダミーの接続部５００は、第１基板２０と第２基板２１との間において信号の授受を行っていない。しかしながら、例えば、第１基板２０や第２基板２１の電源やグランド強化のために、第１基板２０や第２基板２１の電源ラインやグランドラインとしてダミーの接続部５００を用いてもよい。

また、ダミーの接続部５００の配置方法は、図１１に示した例に限らず、第１基板２０と第２基板２１との機械的な接続強度を増すことができる配置であれば、どのような配置でもよい。

図１２は、第１基板２０と第２基板２１とを接合した基板の平面構造を示した平面図である。図１２に示した例は、図１１に示した例と比較して、ダミーの接続部５００の配置間隔を広げている。なお、第１基板２０の領域内に含まれる画素領域４０１と、周辺回路領域４０２と、空領域４０３は、図１１に示した例と同様である。また、接続部３００の配置は図１１に示した例と同様である。図示する例では、ダミーの接続部５００の配置間隔は、接続部３００の配置間隔の２倍の間隔である。この場合においても、第１基板２０と第２基板２１との機械的な接続強度は増すため、ダイシングでチップを切り出す場合のヒビ、カケの低減や、基板の歪みによる接続の外れ防止の低減が可能である。従って、歩留まり良く多層基板のチップ（例えば、固体撮像装置や撮像装置）を製造することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第１基板２０が構成されている半導体ウエハと、第２基板２１が構成されている半導体ウエハとを接合する場合、半導体ウエハに加重をかけて接合する方法がある。この方法で接合する場合、周辺回路領域４０２内に配置されたダミーの接続部５００の下に配線やトランジスタ等のような回路を構成する要素が存在すると、加重により前述の回路構成要素が変質し、回路特性が変化する可能性がある。

固体撮像装置が備える周辺回路（光電変換素子１０１が出力した信号処理を行う回路の一部または全ての回路である周辺回路）は、同一の回路が画素ピッチもしくは画素ピッチの整数倍のピッチで規則的に列毎に並んでいる。図１３に示す例では、列ＡＤＣ回路６０１Ａ，６０１Ｂ（アナログ−デジタル変換回路）が画素ピッチもしくは画素ピッチの整数倍のピッチで規則的に列毎に並んでいる。従って、周辺回路領域４０２に配置するダミーバンプの間隔によっては、ダミーの接続部５００が存在する回路とダミーの接続部５００が存在しない回路とでは回路特性が異なり、固定パターンノイズが生じる原因となり得る。例えば、図１３に示した例では、周辺回路に含まれる列ＡＤＣ回路６０１Ａにはダミーの接続部５００が存在し、列ＡＤＣ回路６０１Ｂにはダミーの接続部５００が存在しないため、列ＡＤＣ回路６０１Ａと列ＡＤＣ回路６０１Ｂとの回路特性が異なり、固定パターンノイズが生じる原因となり得る。

そこで、本実施形態では、周辺回路が備える回路の回路特性を同一とするために、周辺回路領域４０２に配置するダミーの接続部５００の配置を考慮する。なお、周辺回路領域４０２以外に配置するダミーの接続部５００の配置は、第１の実施形態におけるダミーの接続部５００の配置と同様である。

図１４は、本実施形態において、周辺回路領域４０２に配置するダミーの接続部５００の配置パターンを示した概略図である。図示する例では、周辺回路領域４０２には列ＡＤＣ回路６０１が配置されている。また、各列ＡＤＣ回路６０１上にはダミーの接続部５００が配置されている。全ての列ＡＤＣ回路６０１上にダミーの接続部５００を配置することで、各列ＡＤＣ回路６０１の回路特性は同一となるため、固定パターンノイズの発生を抑えることができる。

なお、ダミーの接続部５００の配置パターンは図１４に示した配置パターンに限らず、固定パターンノイズの発生を抑えることができる配置パターンであればどのような配置パターンでも良い。図１５は、本実施形態において、周辺回路領域４０２に配置するダミーの接続部５００の配置パターンを示した概略図である。図示する例では、２つの列ＡＤＣ回路６０１の中間にダミーの接続部５００を配置している。この場合、ダミーの接続部５００を中心に、２つの列ＡＤＣ回路６０１の回路パターンが対象となるように列ＡＤＣ回路６０１を構成する。この構成により、ダミーの接続部５００の配置位置は、左の列ＡＤＣ回路６０１と右の列ＡＤＣ回路６０１とで同じ素子または配線上となる。従って、各列ＡＤＣ回路６０１においては、同じ素子または配線上にダミーの接続部５００が存在するため、各列ＡＤＣ回路６０１の特性差はほぼ同一となり、固定パターンノイズの発生を抑えることができる。

上述したように、周辺回路領域４０２に配置されている回路毎、すなわち画素ピッチもしくは画素ピッチの整数倍のピッチでダミーの接続部５００を配置すれば、ダミーの接続部５００の配置位置による回路特性差は生じない。例えば、周辺回路領域４０２に配置されている回路が列ＡＤＣ回路６０１の場合、列ＡＤＣ回路６０１内の抵抗値や、容量値や、トランジスタの特性は列ごとに均一となる。従って、ダミーの接続部５００の配置位置に起因する周辺回路の特性差を低減することが可能となり、光電変換素子１０１が出力する信号の劣化、すなわち固体撮像装置が撮像する画像の画質劣化を抑えることができる。

なお、上述した例では、ダミーの接続部５００の配置位置に、回路を構成する素子や配線が存在する場合について説明したが、ダミーの接続部５００を回路内の素子や配線に影響を与えない位置に配置することで、回路特性の変化を低減することも可能である。また、上述した例では、周辺回路領域４０２が備える回路の例として、列ＡＤＣ回路６０１を用いて説明したが、これに限らない。例えば、列ＡＤＣ回路６０１のような水平走査回路に限らず、複数の単位回路を備える周辺回路領域４０２にダミーの接続部５００を配置する場合においても、単位回路の特性ばらつきを低減させ、固定パターンノイズの発生を抑えることができる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第１の実施形態と本実施形態とで異なる点は、本実施形態では、周辺回路領域４０２にはダミーの接続部５００を配置しない点である。なお、その他の構成については第１の実施形態と同様である。

図１６は、第１基板２０と第２基板２１とを接合した基板の平面構造を示した平面図である。図１６に示した例と図１１に示した例とで異なる点は、図１６に示した例では、周辺回路領域４０２にはダミーの接続部５００を配置していない。なお、空領域４０３にはダミーの接続部５００を配置している。このように、周辺回路領域４０２にはダミーの接続部５００を配置せず、空領域４０３のみにダミーの接続部５００を配置することで、第１基板２０と第２基板２１との機械的な接続強度を高めつつ、周辺回路領域４０２に配置されている回路の特性変化を防ぐことができる。また、周辺回路領域４０２に配置されている回路の配置を考慮してダミーの接続部５００の配置を決定する必要が無くなり、回路レイアウトの自由度が向上する。

なお、ダミーの接続部５００の配置方法は、図１６に示した例に限らない。図１７は、第１基板２０と第２基板２１とを接合した基板の平面構造を示した平面図である。図１７に示した例は、図１１に示した例と比較して、一部のダミーの接続部５００の配置を省略している。図示する例では、空領域４０３に含まれる領域７００に配置するダミーの接続部５００の配置を省略している。
別の言い方をすれば、この例では、隣り合うダミーの接続部５００間の距離を変化させている。具体的に説明するにあたり、複数のダミーの接続部５００のうちの１つをダミーの接続部５００ａとし、ダミーの接続部５００ａを起点とし、互いに異なる向きＤ１、Ｄ２を規定する。ダミーの接続部５００ａに対して向きＤ１に隣り合うダミーの接続部５００をダミーの接続部５００ｂ、ダミーの接続部５００ａに対して向きＤ２に隣り合うダミーの接続部５００をダミーの接続部５００ｃとそれぞれ規定する。このとき、ダミーの接続部５００ａとダミーの接続部５００ｂとの距離は、ダミーの接続部５００ａとダミーの接続部５００ｃとの距離より長く設定されている。
これにより、第１基板２０が構成されている半導体ウエハと第２基板２１が構成されている半導体ウエハとの機械的な接続強度を低くすることができる。具体的には、ダミーの接続部５００ａ、５００ｂ間の両半導体ウエハの機械的な接続強度を低くすることができる。また、これにより、第１基板２０が構成されている半導体ウエハと第２基板２１が構成されている半導体ウエハとに印加すべき圧力を減らすことができる。

図１８は、第１基板２０と第２基板２１とを接合した基板の平面構造を示した平面図である。図１８に示した例は、図１１に示した例と比較して、一部のダミーの接続部５００の配置位置を等間隔の配置位置からずらしている。図示する例では、空領域４０３に含まれる領域７０１に配置するダミーの接続部５００の配置位置を等間隔の配置位置からずらしている。これにより、第１基板２０が構成されている半導体ウエハと第２基板２１が構成されている半導体ウエハとの機械的な接続強度が低い領域の接続強度を効率的に強化することができる。また、これにより、第１基板２０が構成されている半導体ウエハと第２基板２１が構成されている半導体ウエハとを貼り合わせた後にダイシングする際に、第１基板２０が構成されている半導体ウエハと第２基板２１が構成されている半導体ウエハとが離れないようにすることができる。

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
第１の実施形態と本実施形態とで異なる点は、本実施形態では、ダミーの接続部５００が第１基板２０や第２基板２１に設けられたグランド配線に接続されている点である。

図１９に示すように、この例では第１基板２０は、半導体基板（不図示）、層間絶縁膜２０ａ、２０ｂ、２０ｃを積層することで形成されている。層間絶縁膜２０ａ、２０ｂの間、層間絶縁膜２０ｂ、２０ｃの間には、接続配線８０１、８０２がそれぞれ形成されている。層間絶縁膜２０ａ、２０ｂには、ビア８０４、８０５が形成されている。接続部３００は、ビア８０４、８０５および接続配線８０１、８０２と不図示のビアを介して不図示の光電変換部に接続されている。
層間絶縁膜２０ａ、２０ｂの間には、グランド配線（第１のグランド配線）８０７が設けられている。ダミーの接続部５００は、ビア８０４を介してグランド配線８０７に接続されている。

同様に、第２基板２１は、半導体基板（不図示）、層間絶縁膜２１ａ、２１ｂ、２１ｃを積層することで形成されている。層間絶縁膜２１ａ、２１ｂの間、層間絶縁膜２１ｂ、２１ｃの間には、接続配線８１１、８１２がそれぞれ形成されている。層間絶縁膜２１ａ、２１ｂには、ビア８１４、８１５がそれぞれ形成されている。接続部３００は、ビア８１４、８１５および接続配線８１１、８１２を介して前述の出力アンプ６に接続されている。
層間絶縁膜２１ａ、２１ｂの間には、グランド配線（第２のグランド配線）８１７が設けられている。ダミーの接続部５００は、ビア８１４を介してグランド配線８１７に接続されている。
グランド配線８０７、８１７は、ＡｌやＣｕなどの金属により、接続配線８０１、８１１と同一の半導体プロセスで形成することができる。
層間絶縁膜２０ａと層間絶縁膜２１ａとの間には、接続部３００およびダミーの接続部５００の外周面を覆うように、樹脂層８２１が設けられている。

このように構成されたチップを製造する本実施形態の製造方法では、第１の実施形態における接続部配置工程を行う前に公知のフォトリソグラフィ技術を用いて第１基板２０内にグランド配線８０７を形成するとともに、第２基板２１内にグランド配線８１７を形成する。基板２０、２１内に、ビア８０４、８０５、８１４、８１５なども形成しておく。
次に、接続部配置工程において、ダミーの接続部５００を配置する際に、ダミーの接続部５００をビア８０４、８１４を介してグランド配線８０７、８１７にそれぞれ接続する。

接続部３００およびダミーの接続部５００で互いに接続された基板２０、２１は、基板２０、２１の一方（例えば、第２基板２１。）を製造装置のステージに取り付けた状態で、ドライエッチングなどの処理が行われる場合がある。ドライエッチングでは、活性ガスにより加工されるため、第１基板２０が高温になる。ステージに取り付けられた第２基板２１は温度が上昇したとしても製造装置側に直接放熱することができるが、第１基板２０は、温度が上昇すると第２基板２１を介さないと製造装置側に放熱することができない。また、基板２０、２１の周囲は通常真空のため、ドライエッチング時に第１基板２０が高温になりやすい。

本実施形態のチップ、およびチップの製造方法では、ダミーの接続部５００の両端がグランド配線８０７、８１７に接続されている。このため、加熱された第１基板２０の熱を、熱伝導率の大きなグランド配線８０７、ダミーの接続部５００、そしてグランド配線８０７を介して第２基板２１に効果的に伝えることができる。すなわち、第１基板２０と第２基板２１との間の伝熱効率を高めることができる。これにより、第１基板２０で生じた熱を、第２基板２１を介して製造装置側に放熱することができる。
第１基板２０を構成する各部材の線膨張率が互いに異なる場合には、第１基板２０が加熱されたときに部材同士の界面で割れや剥離が発生することがある。また、第１基板２０は温度上昇により膨張するが、第２基板２１は放熱されるためあまり膨張しない。そのため、部材同士の界面での割れや剥離、または部材中での割れが発生することがある。本実施形態のチップでは、第１基板２０と第２基板２１との間の伝熱効率を高めることで第１基板２０の温度を低下させ、前記の割れや剥離が発生するのを抑制することができる。
一般的に、グランド配線は、他の接続配線に比べて大きく形成されるため、第１基板２０とグランド配線８０７との間、第２基板２１とグランド配線８１７との間で、熱を効果的に伝達することができる。
これらの効果は、第１基板２０が製造装置のステージに取り付けられた場合も同様である。

なお、本実施形態では、第１基板２０に設けられたグランド配線８０７、第２基板２１に設けられたグランド配線８１７にダミーの接続部５００をそれぞれ接続した。しかし、ダミーの接続部５００は、グランド配線８０７、８１７のいずれか一方のみに接続されているように構成してもよい。
このように構成しても、基板２０、２１の一方とダミーの接続部５００との伝熱効率が高まり、結果として、第１基板２０と第２基板２１との間の伝熱効率を高めることができるからである。

（第５の実施形態）
次に、本発明の第５の実施形態について説明する。
第４の実施形態と本実施形態とで異なる点は、本実施形態では、ダミーの接続部５００が第１基板２０や第２基板２１に設けられた熱伝導パターンに接続されているとともに、この熱伝導パターンに接続されたダミーの接続部５００および熱伝導パターンの少なくとも一部がダイシングされて除去される点である。

図２０に示すように、第１基板２０の層間絶縁膜２０ａ、２０ｂの間には、熱伝導パターン（第１の熱伝導パターン）８０８が設けられている。熱伝導パターン８０８は、光電変換部を含む不図示の回路要素とは層間絶縁膜２０ａ、２０ｂなどにより絶縁されている。第２基板２１の層間絶縁膜２１ａ、２１ｂの間には、熱伝導パターン（第２の熱伝導パターン）８１８が設けられている。熱伝導パターン８１８は、出力アンプ６とは層間絶縁膜２１ａ、２１ｂなどにより絶縁されている。熱伝導パターン８０８、８１８は、ＡｌやＣｕなどの金属により、接続配線８０１、８１１と同一の半導体プロセスで形成することができる。

チップに設けられた複数のダミーの接続部５００の一部であるダミーの接続部５００ｄは、前記実施形態のようにビア８０４、８１４を介してグランド配線８０７、８１７にそれぞれ接続されている。複数のダミーの接続部５００の残部であるダミーの接続部５００ｅは、熱伝導パターン８０８、８１８に接続されている。ダイシングされる際にダミーの接続部５００ｅは、熱伝導パターン８０８、８１８とともに除去される。
具体的に説明すると、図２１に示すように、領域Ｒ１は、前述の画素１が配置されている領域であり、領域Ｒ１内には複数の接続部３００が配置されている。領域Ｒ２は、ダイシングされて個片化されたチップとなる領域であり、基板２０、２１からそれぞれのチップが切り出される単位領域である。領域Ｒ２内には、複数の接続部３００およびダミーの接続部５００ｄが配置されている。
隣り合う領域Ｒ２の間には、ダミーの接続部５００ｅが配置され、このダミーの接続部５００ｅが配置されている領域Ｒ４が、ダイシングされる際に用いられるスクライブラインとなる。すなわち、ダイシングによりチップが個片化される際に、ダミーの接続部５００ｅは熱伝導パターン８０８、８１８とともに除去されている。
この例では、隣り合う領域Ｒ２の間に、ダミーの接続部５００ｅが１列配置されている。

このように構成されたチップを製造する本実施形態の製造方法では、第４の実施形態における接続部配置工程を行う前に第１基板２０内に熱伝導パターン８０８を形成するとともに、第２基板２１内に熱伝導パターン８１８を形成する。
次に、接続部配置工程において、ダミーの接続部５００ｄをビア８０４、８１４を介してグランド配線８０７、８１７にそれぞれ接続するとともに、ダミーの接続部５００ｅをビア８０４、８１４を介して熱伝導パターン８０８、８１８にそれぞれ接続する
そして、除去工程において、ダイシングすることで領域Ｒ４に含まれる全ての熱伝導パターン８０８、８１８およびダミーの接続部５００ｅを除去する。
以上の工程により、個片化されたチップが製造される。

本実施形態のチップ、およびチップの製造方法では、例えば、第２基板２１を製造装置のステージに取り付けてドライエッチングなどの処理を行う際には、ダミーの接続部５００ｄ、５００ｅにより、第１基板２０で生じた熱を第２基板２１を介して製造装置側により効果的に放熱することができる。
また、個片化してチップとして使用するときには、ダミーの接続部５００ｅが除去されるため、基板２０、２１間で熱が伝えられるのを抑制することができる。

なお、本実施形態では、除去工程において全ての熱伝導パターン８０８、８１８およびダミーの接続部５００ｅを除去したが、熱伝導パターン８０８、８１８やダミーの接続部５００ｅの一部だけを除去してもよい。このように構成しても、基板２０、２１間で熱が伝えられるのを抑制することができるからである。
また、本実施形態のチップは、ダミーの接続部５００ｅに熱伝導パターン８０８、８１８が接続されていたが、基板２０、２１に熱伝導パターン８０８、８１８の一方が設けられなくてもよいし、熱伝導パターン８０８、８１８の両方が設けられなくてもよい。このように構成しても、ドライエッチングなどの処理を行う際には、ダミーの接続部５００ｄ、５００ｅにより、第１基板２０で生じた熱を第２基板２１を介して製造装置側に効果的に放熱することができる。

本実施形態では、隣り合う領域Ｒ２の間にダミーの接続部５００ｅが１列配置されていたが、隣り合う領域Ｒ２の間にダミーの接続部５００ｅが複数列配置されるように構成してもよい。
また、本実施形態では、チップにダミーの接続部５００ｄが備えられず、全てのダミーの接続部５００がダイシングで除去されるようにしてもよい。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

例えば、本実施形態に係る固体撮像装置は、２枚の基板が接続部３００およびダミーの接続部５００により接続されていてもよいし、３枚以上の基板が接続部３００およびダミーの接続部５００により接続されていてもよい。

また、例えば、本発明の一態様に係る固体撮像装置は、
「第１の半導体ウエハ上に形成された第１の基板と、第２の半導体ウエハ上に形成された第２の基板とを電気的に接続する真の接続部を介して貼り合わせた固体撮像装置であって、
前記第１の基板は、光電変換手段を有し、
前記第２の基板は、前記光電変換部により発生した信号を前記真の接続部を介して取得し、当該信号を出力する出力手段を有し、
前記第１の基板と前記第２の基板との少なくとも一方の基板領域のうち、前記真の接続部が配置されていない基板領域内に、前記貼り合わせた前記第１の基板と前記第２の基板とを支持するダミーの接続手段をさらに有する
ことを特徴とする固体撮像装置。」
であってもよい。

また、上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。

上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。

ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。

また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。

以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。

本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。

１・・・画素、２・・・画素部、３・・・垂直走査回路、４・・・列処理回路、５・・・水平読み出し回路、６・・・出力アンプ、７・・・制御回路、８・・・制御信号線、９・・・垂直信号線、１０・・・水平信号線、１１・・・出力端子、２０・・・第１基板、２１・・・第２基板、２２，２３，２５，２６・・・マイクロパッド、２４，２７・・・マイクロバンプ、２８・・・パッド、１０１，１０１ａ，１０１ｂ・・・光電変換素子、１０２ａ，１０２ｂ・・・転送トランジスタ、１０３・・・FD、１０４・・・FDリセットトランジスタ、１０５・・・第１増幅トランジスタ、１０６，１１３・・・電流源、１０７・・・クランプ容量、１０８ａ，１０８ｂ・・・サンプルトランジスタ、１０９ａ，１０９ｂ・・・アナログメモリリセットトランジスタ、１１０ａ，１１０ｂ・・・アナログメモリ、１１１ａ，１１１ｂ・・・第２増幅トランジスタ、１１２ａ，１１２ｂ・・・選択トランジスタ、２０１・・・レンズ、２０２・・・撮像部、２０３・・・画像処理部、２０４・・・表示部、２０５・・・駆動制御部、２０６・・・レンズ制御部、２０７・・・カメラ制御部、２０８・・・カメラ操作部、２０９・・・メモリカード、３００・・・接続部、４０１・・・画素領域、４０２・・・周辺回路領域、４０３・・・空領域、５００・・・ダミーの接続部、６０１，６０１Ａ，６０１Ｂ・・・列ＡＤＣ回路，８０７・・・グランド配線（第１のグランド配線），８０８・・・熱伝導パターン（第１の熱伝導パターン），８１７・・・グランド配線（第２のグランド配線），８１８・・・熱伝導パターン（第２の熱伝導パターン）

Claims (17)

1. 第１の半導体ウエハ上に形成された第１の基板と、第２の半導体ウエハ上に形成された第２の基板とを電気的に接続する真の接続部を介して貼り合わせた固体撮像装置であって、
   前記第１の基板は、光電変換部を備え、
   前記第２の基板は、前記光電変換部により発生した信号を前記真の接続部を介して取得し、当該信号を出力する出力回路を備え、
   前記第１の基板と前記第２の基板との少なくとも一方の基板領域のうち、前記真の接続部が配置されていない基板領域内に、前記貼り合わせた前記第１の基板と前記第２の基板とを支持するダミーの接続部をさらに配置するよう構成され、
   前記光電変換部が配置されている領域とは異なる周辺回路領域には複数の単位回路が配置されており、
   複数の前記単位回路間で、当該単位回路を構成する回路要素上に配置される前記ダミーの接続部の配置位置を共通にする
   ことを特徴とする固体撮像装置。
2. 前記ダミーの接続部の配置間隔は、前記真の接続部の配置間隔と同一間隔である
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記ダミーの接続部のうち、少なくとも一つ以上の前記ダミーの接続部の配置を省略する
   ことを特徴とする請求項１に記載の固体撮像装置。
4. 前記ダミーの接続部のうち、少なくとも一つ以上の前記ダミーの接続部の配置位置を等間隔の配置位置からずらす
   ことを特徴とする請求項２に記載の固体撮像装置。
5. 前記光電変換部として光電変換素子を複数備え、
   前記光電変換素子は一つ以上のグループのいずれかに分類されており、
   同一グループに分類されている複数の前記光電変換素子が一つの前記真の接続部を共有するよう構成される
   ことを特徴とする請求項２に記載の固体撮像装置。
6. 前記ダミーの接続部の配置間隔は、前記光電変換部の配置間隔と同一間隔である
   ことを特徴とする請求項１に記載の固体撮像装置。
7. 前記ダミーの接続部のうち、少なくとも一つ以上の前記ダミーの接続部の配置位置を等間隔の配置位置からずらす
   ことを特徴とする請求項６に記載の固体撮像装置。
8. 前記ダミーの接続部のうち少なくとも一部の前記ダミーの接続部の配置間隔を、前記光電変換部の配置間隔よりも広くする
   ことを特徴とする請求項１に記載の固体撮像装置。
9. 前記ダミーの接続部のうち少なくとも一部の前記ダミーの接続部の配置間隔を、前記真の接続部の配置間隔よりも広くする
   ことを特徴とする請求項１に記載の固体撮像装置。
10. 前記第２の基板は、前記真の接続部を介して取得した信号を蓄積する蓄積回路を備え、
    前記出力回路は、前記蓄積回路に蓄積された信号を出力する
    ことを特徴とする請求項１に記載の固体撮像装置。
11. 第１の半導体ウエハ上に形成された第１の基板と、第２の半導体ウエハ上に形成された第２の基板とを電気的に接続する真の接続部を介して貼り合わせた固体撮像装置であって、
    前記第１の基板は、光電変換部を備え、
    前記第２の基板は、前記光電変換部により発生した信号を前記真の接続部を介して取得し、当該信号を出力する出力回路を備え、
    前記第１の基板と前記第２の基板との少なくとも一方の基板領域のうち、前記真の接続部が配置されていない基板領域内に、前記第１の基板と前記第２の基板とを電気的には接続しないダミーの接続部をさらに配置するよう構成され、
    前記光電変換部が配置されている領域とは異なる周辺回路領域には複数の単位回路が配置されており、
    複数の前記単位回路間で、当該単位回路を構成する回路要素上に配置される前記ダミーの接続部の配置位置を共通にする
    ことを特徴とする固体撮像装置。
12. 第１の半導体ウエハ上に形成された第１の基板と、第２の半導体ウエハ上に形成された第２の基板とを電気的に接続する真の接続部を介して貼り合わせた撮像装置であって、
    前記第１の基板は、光電変換部を備え、
    前記第２の基板は、前記光電変換部により発生した信号を前記真の接続部を介して取得し、当該信号を出力する出力回路を備え、
    前記第１の基板と前記第２の基板との少なくとも一方の基板領域のうち、前記真の接続部が配置されていない基板領域内に、前記貼り合わせた前記第１の基板と前記第２の基板とを支持するダミーの接続部をさらに配置するよう構成され、
    前記光電変換部が配置されている領域とは異なる周辺回路領域には複数の単位回路が配置されており、
    複数の前記単位回路間で、当該単位回路を構成する回路要素上に配置される前記ダミーの接続部の配置位置を共通にする
    ことを特徴とする撮像装置。
13. 第１の半導体ウエハ上に形成された第１の基板と、第２の半導体ウエハ上に形成された第２の基板とを電気的に接続する真の接続部を介して貼り合わせた固体撮像装置の製造方法であって、
    光電変換部を備えた前記第１の基板と、前記光電変換部により発生した信号を前記真の接続部を介して取得し当該信号を出力する出力回路を備えた前記第２の基板との少なくとも一方の基板領域のうち、前記真の接続部が配置されていない基板領域内に、前記貼り合わせた前記第１の基板と前記第２の基板とを支持するダミーの接続部をさらに配置すると共に、前記光電変換部が配置されている領域とは異なる周辺回路領域に配置された複数の単位回路間で、当該単位回路を構成する回路要素上に配置される前記ダミーの接続部の配置位置を共通にするよう構成する接続部配置工程
    を含むことを特徴とする固体撮像装置の製造方法。
14. 前記第１の基板には、グランド配線が設けられ、
    前記グランド配線は、前記ダミーの接続部に接続されていることを特徴とする請求項１または２に記載の固体撮像装置。
15. 前記第２の基板には、グランド配線が設けられ、
    前記グランド配線は、前記ダミーの接続部に接続されていることを特徴とする請求項１または２に記載の固体撮像装置。
16. 前記第１の基板には、第１のグランド配線が設けられ、
    前記第２の基板には、第２のグランド配線が設けられ、
    前記第１のグランド配線および前記第２のグランド配線は、前記ダミーの接続部にそれぞれ接続されていることを特徴とする請求項１または２に記載の固体撮像装置。
17. 前記第１の基板には、グランド配線が設けられ、
    前記接続部配置工程では、前記ダミーの接続部を前記グランド配線に接続することを特徴とする請求項１３に記載の固体撮像装置の製造方法。

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