TW201513299A - 使用整塊三維積體電路技術之完整系統晶片 - Google Patents

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Abstract

實施方式中所揭示之實施例包括一種使用整塊三維(3D)積體電路(IC)(3DIC)整合技術之完整系統晶片(SOC)解決方案。本發明包括定製在一整塊3DIC內的層以及可能在穿過整塊階層間通孔(MIV)的階層之間的隨附短互連件以產生系統單晶片之能力的實例。特定言之，構造該3DIC之不同階層以支援不同的功能性且遵守不同的設計準則。因此，該3DIC可具有一類比層、具有較高電壓臨限值之層、具有較低漏電流之層、不同材料之層以實施需要不同基底材料及其類似者的組件。不同於堆疊晶粒，上層可與下層大小相同，此係因為不需要外部佈線連接。

Description

使用整塊三維積體電路技術之完整系統晶片 優先權申請
本申請案主張2013年7月16日申請且題為「使用整塊三維(3D)積體電路(IC)(3DIC)技術之完整系統晶片(SOC)(COMPLETE SYSTEM-ON-CHIP(SOC)USING MONOLITHIC THREE DIMENSIONAL(3D)INTEGRATED CIRCUIT(IC)(3DIC)TECHNOLOGY)」的美國臨時專利申請案第61/846,648號之優先權，該申請案以全文引用的方式併入本文中。
本發明之技術大體上係關於系統晶片(SOC)積體電路(IC)。
行動通信裝置在當前社會已變得常見。此等行動裝置之流行係部分由目前實現於此類裝置上之許多功能推動。對此類功能之需求增加處理能力要求且產生對更大功率電池之需求。在行動通信裝置之外殼的有限空間內，電池與處理電路競爭。有限空間向組件之持續小型化與電路內的功率消耗施加壓力。當小型化已在行動通信裝置之積體電路(IC)中得到特定關注時，亦已進行使其他裝置中之IC小型化的努力。
在使數位組件小型化與將愈來愈多的數位功能擠入單一積體電路 (IC)方面已進行愈來愈多的努力。但是，迄今為止，已證實難以將類比與數位組件包括在單一IC內，諸如當設計用於蜂巢式電話或其他行動通信裝置之射頻(RF)收發器與信號處理元件時。同樣地，即使在數位/類比硬幣之同一側內，有時可能難以將具有不同物理要求之組件併入單一IC中。舉例而言，具有高速要求之元件可能難以與要求低漏電的元件整合於同一晶片中。將此類元件合併於單一晶片中之此困難已使得真正的系統晶片(SOC)解決方案不切實際。在大部分裝置中，類比晶片經產生且電耦接至數位晶片。耦接需要電導體且導致嚴重面積損失，此係因為裝置內之空間專用於此等導體。此類導體空間之使用與通用小型化目標衝突。
此等競爭設計準則之一個折衷解決方案為晶粒堆疊設計或其他系統級封裝(SIP)配置。在此類晶粒堆疊配置中，數位晶粒堆疊於類比晶粒頂部或類比晶粒堆疊於數位晶粒頂部。但是，空間仍花費在晶粒相互耦接上。同樣地，上部晶粒通常小於底部晶粒，從而形成類似金字塔(ziggurat)的形狀。雖然存在具有多達三個晶粒堆疊於彼此之上的市售實施方案，但是此等實施方案不具有實質上的空間節省。因此，仍需要真正整合SOC。
實施方式中所揭示之實施例包括一種使用整塊三維(3D)積體電路(IC)(3DIC)整合技術之完整系統晶片解決方案。本發明包括定製在整塊3DIC內之層以及可能在穿過整塊階層間通孔(MIV)之階層之間的隨附短互連件以產生「系統單晶片」或「系統晶片」(均稱為(SOC))的能力的實例。特定言之，構造3DIC之不同階層以支援不同的功能性且遵守不同的設計準則。因此，3DIC可具有一或多個類比層、數位層、具有較高電壓臨限值之層、具有較低漏電流之層、電源供應層、不同材料之層以實施需要不同基底材料及其類似者的組件。不同於系 統級封裝(SIP)配置之堆疊晶粒，上層可與下層大小相同，此係因為不需要外部佈線連接。藉由使無數層在單一3DIC內，可在單一IC中提供整個系統且因此提供SOC。
在此方面在一個實施例中，提供整塊3DIC系統。整塊3DIC系統包含彼此層疊定位之複數個階層。系統亦包含選自由以下各項組成之群組的複數個功能元件：計算、數位處理、類比處理、射頻(RF)信號處理、類比/混合信號處理、功率管理、感測器、電源供應器、電池、記憶體、數位邏輯、低漏電、低雜訊/高增益、時脈、組合邏輯及依序邏輯。系統亦包含分佈在複數個階層當中之複數個功能元件。系統亦包含電耦接複數個階層之複數個MIV。系統亦包含提供完整自含式SOC之複數個功能元件。
在另一實施例中，揭示一種整塊3DIC系統。整塊3DIC系統包含彼此層疊定位之複數個階層。系統亦包括用於提供選自由以下各項組成之群組的複數個功能的構件：計算、數位處理、類比處理、RF信號處理、類比/混合信號處理、功率管理、感測器、電源供應器、電池、記憶體、數位邏輯、低漏電、低雜訊/高增益、時脈、組合邏輯及依序邏輯。系統亦包括用於提供分佈在複數個階層當中之複數個功能的構件。系統亦包括用以使複數個階層電性相互耦接之構件。系統亦包括用於提供複數個功能的構件，該構件提供完整自含式SOC。
在另一實施例中，揭示一種實施3DIC系統之方法。該方法包括在3DIC內提供複數個階層。該方法亦包括提供在複數個階層上之多個功能元件。該方法亦包括使用MIV使複數個階層相互耦接。該方法亦包括藉由3DIC提供完整自含式SOC。
10‧‧‧行動終端機
12‧‧‧接收器
14‧‧‧傳輸器
16‧‧‧天線
18‧‧‧交換器
20‧‧‧基頻處理器
22‧‧‧控制系統/接收器前端
24‧‧‧頻率合成器
26‧‧‧使用者介面
28‧‧‧低雜訊放大器(LNA)
30‧‧‧濾波器
32‧‧‧下轉換與數位化電路
34‧‧‧調變器
36‧‧‧RF功率放大器
38‧‧‧介面電路
60‧‧‧基於處理器之系統
62‧‧‧中央處理單元(CPU)
64‧‧‧處理器
66‧‧‧快取記憶體
67‧‧‧系統匯流排
68‧‧‧記憶體系統
70‧‧‧輸入裝置
72‧‧‧輸出裝置
74‧‧‧網路介面裝置
76‧‧‧網路
78‧‧‧顯示控制器
80‧‧‧顯示器
82‧‧‧視訊處理器
90A‧‧‧晶粒堆疊系統
92A‧‧‧第一層
94A‧‧‧第一積體電路(IC)
96A‧‧‧第二層
98A‧‧‧第二IC
100A‧‧‧外部佈線
102A‧‧‧外部佈線
90B‧‧‧晶粒堆疊系統
94B‧‧‧第一IC
98B‧‧‧第二IC
100B‧‧‧焊料凸塊
102B‧‧‧外部佈線
90C‧‧‧晶粒堆疊系統
94C‧‧‧第一IC
98C‧‧‧第二IC
100C‧‧‧焊料凸塊
104C‧‧‧外部佈線
110‧‧‧三維積體電路系統晶片(3DIC SOC)
112‧‧‧階層
114‧‧‧第一階層
116‧‧‧第二階層
118‧‧‧電磁(EM)護罩
120‧‧‧第三階層
122‧‧‧第四階層
124‧‧‧第五階層
126‧‧‧第六階層
128‧‧‧第七階層
130‧‧‧整塊階層間通孔
150‧‧‧行動終端機
152‧‧‧三維積體電路(3DIC)
154‧‧‧基於處理器之系統
156‧‧‧三維積體電路
圖1為使用本文中之積體電路(IC)的習知行動終端機的方塊圖；圖2為使用本文中之IC的習知計算裝置的方塊圖； 圖3A至圖3C為產生系統級封裝(SIP)之例示性習知晶粒堆疊成果的透視圖；圖4為根據本發明之一例示性實施例之三維(3D)積體電路(IC)(3DIC)系統晶片(SOC)的側視圖；圖5為說明用於設計3DIC SOC之例示性程序的流程圖；圖6為具有本文中之3DIC SOC的行動終端機的方塊圖；及圖7為具有本文中之3DIC SOC的計算裝置的方塊圖。
現參考圖式，描述本發明之若干例示性實施例。本文中使用詞語「例示性」意謂「充當實例、例子或說明」。本文中描述為「例示性」的任何實施例不必解釋為比其他實施例更佳或有利。
實施方式中所揭示之實施例包括一種使用整塊三維(3D)積體電路(IC)(3DIC)整合技術之完整系統晶片解決方案。本發明包括定製在整塊3DIC內之層以及可能在穿過整塊階層間通孔(MIV)之階層之間的隨附短互連件以產生「系統單晶片」或「系統晶片」(均稱為(SOC))的能力的實例。特定言之，構造3DIC之不同階層以支援不同的功能性且遵守不同的設計準則。因此，3DIC可具有一或多個類比層、數位層、具有較高電壓臨限值之層、具有較低漏電流之層、電源供應層、不同材料之層以實施需要不同基底材料及其類似者的組件。不同於系統級封裝(SIP)配置之堆疊晶粒，上層可與下層大小相同，此係因為不需要外部佈線連接。藉由使無數層在單一3DIC內，可在單一IC中提供整個系統且因此提供SOC。
在提出本發明之細節之前，提供可得益於本文所提議之SOC進展的習知裝置的簡單描述。在此方面，圖1及圖2說明使用多個IC以實現所需功能性的習知裝置。圖3A至圖3C說明當前用於一些習知裝置中之SIP解決方案。下文參考圖4開始本發明之實施例的論述。
存在當前使用多個IC以實施功能性之許多裝置。雖然本文僅說明少許，但應瞭解本發明適用於除了本文所說明之彼等裝置以外的裝置。在此方面，圖1說明習知射頻(RF)行動終端機10。行動終端機為常見的，諸如蜂巢式電話、智慧型手機、呼叫器及其類似者。行動終端機10可包括接收器12、傳輸器14、天線16、交換器18、基頻處理器20、控制系統22、頻率合成器24及使用者介面26。
接收器12自一或多個遠端傳輸器接收由基地台(未圖示)提供之資訊承載RF信號。低雜訊放大器(LNA)28將信號放大。濾波器30使所接收信號中之寬頻帶干擾最小化，同時下轉換與數位化電路32將經濾波接收信號下轉換成中間或基頻頻率信號，其隨後經數位化成一或多個數位串流。接收器前端22通常使用藉由頻率合成器24產生之一或多個混合頻率。基頻處理器20處理數位化接收信號以提取在信號中傳送之資訊或資料位元。因而，基頻處理器20通常實施於一或多個數位信號處理器(DSP)中。
繼續參考圖1，在傳輸側上，基頻處理器20自控制系統22接收數位化資料，該數位化資料可表示語音、資料或控制資訊，基頻處理器對資料編碼以用於傳輸。將經編碼資料輸出至RF傳輸器14，其中該經編碼資料由調變器34使用以在所需傳輸頻率下調變載波信號。RF功率放大器36將經調變載波信號放大至適合於傳輸之位準，且經由交換器18將經放大與調變載波信號傳遞至天線16。
繼續參考圖1，使用者可經由使用者介面26與行動終端機10互動，該使用者介面26可包括與麥克風、揚聲器、小鍵盤及顯示器相關聯之電路38。介面電路38通常包括類比/數位轉換器、數位/類比轉換器、放大器及其類似者。另外，其可包括語音編碼器/解碼器，在此情況下其可直接與基頻處理器20通信。編碼於所接收信號中之音訊資訊藉由基頻處理器20恢復，且藉由介面電路38轉換成適合於驅動揚聲 器之類比信號。小鍵盤及顯示器使使用者能夠與行動終端機10互動。舉例而言，小鍵盤及顯示器可使使用者能夠輸入待撥打的號碼、存取通訊錄資訊或類似者以及監視呼叫進展資訊。
實務上，行動終端機10可具有用於行動終端機10之不同功能的一或多個IC。舉例而言，交換器18可為一個IC，接收器12為另一IC，基頻處理器20為第三IC，傳輸器14為第四IC，及介面電路38為第五IC。可將各種IC設計成類比、數位或以其他方式具有安置於各別IC上之似乎不相容的技術類型。若此等各種IC配置於常見二維佈局中，則用以使各種IC互連所需之佈線之量需要大量空間，其與行業之小型化目標矛盾。
轉向圖2，圖2說明基於處理器之系統60之實例。基於處理器之系統60包括一或多個中央處理單元(CPU)62，每一CPU包括一或多個處理器64。CPU 62可具有耦接至處理器64用於快速存取暫時儲存之資料的快取記憶體66。CPU 62耦接至系統匯流排67且可使包括於基於處理器之系統60中的裝置相互耦接。眾所周知，CPU 62藉由經由系統匯流排67交換位址、控制及資料資訊而與此等其他裝置通信。
繼續參考圖2，CPU 62可與此等其他裝置通信，作為實例，此等其他裝置包括記憶體系統68、一或多個輸入裝置70、一或多個輸出裝置72、一或多個網路介面裝置74及一或多個顯示控制器78。輸入裝置70可包括任何類型之輸入裝置，包括(但不限於)輸入鍵、交換器、語音處理器等。輸出裝置72可包括任何類型之輸出裝置，包括(但不限於)音訊、視訊、其他視覺指示器等。網路介面裝置74可為經組態以允許至網路76及來自網路76之資料交換的任何裝置。網路76可為任何類型之網路，包括(但不限於)有線或無線網路、專用或公用網路、區域網路(LAN)、廣域網路(WLAN)及網際網路。網路介面裝置74可經組態以支援任何類型之所需通信協定。
CPU 62亦可經組態以經由系統匯流排67存取顯示控制器78，從而控制發送至一或多個顯示器80之資訊。顯示控制器78經由一或多個視訊處理器82將資訊發送至待顯示的顯示器80，視訊處理器82將待顯示之資訊處理成適合於顯示器80之格式。顯示器80可包括任何類型之顯示器，包括(但不限於)陰極射線管(CRT)、液晶顯示器(LCD)、電漿顯示器等。
此外，應瞭解圖2之許多功能區塊可體現於獨立IC中。此等IC中之每一者具有其自身的與裝置之印刷電路板(PCB)的連接以及佈線連接以允許與裝置中之其他IC通信。如上所述，許多佈線連接之存在消耗裝置內之空間且另外為不需要的。
如上所述，圖1及圖2中僅說明兩裝置，但應瞭解存在可得益於本發明之實施例的許多基於處理器之裝置，該等裝置包括(但不限於)機上盒、娛樂單元、導航裝置、通信裝置、固定位置資料單元、行動位置資料單元、行動電話、蜂巢式電話、電腦、攜帶型電腦、桌上型電腦、個人數位助理(PDA)、監視器、電腦監視器、電視、調諧器、無線電、衛星無線電、音樂播放器、數位音樂播放器、攜帶型音樂播放器、數位視訊播放器、視訊播放器、數位視訊光碟(DVD)播放器及攜帶型數位視訊播放器。
使此類裝置中之複數個IC所消耗的空間最小化的習知努力迄今為止集中於SIP配置。亦即保留IC之數目但將其堆疊至封裝中。參考圖3A至圖3C提供三個此類堆疊配置。由於在將不同技術整合於單一IC內所經歷的困難，所以保留個別及獨立的IC。舉例而言，製造技術在類比組件與數位組件之間差別很大，且因此難以將兩組件包括於單一IC中。同樣地，支援高速電路之製造技術與用於提供低漏電的彼等技術不同，且難以將兩類型之組件包括於單一IC中。簡而言之，存在在IC內用以達成不同功能之許多衝突的技術要求。
在此方面，圖3A說明晶粒堆疊系統90A。晶粒堆疊系統90A具有由第一IC 94A形成之第一層92A及由第二IC 98A形成之第二層96A。此配置有時稱為無線接合，此係因為在第一IC 94A與第二IC 98A之間不存在直接線連接。第一IC 94A藉由外部佈線100A與第二IC 98A相互耦接。為容納外部佈線100A，第二層96A小於第一層92A。同樣地，第一IC 94A藉由外部佈線102A而耦接至裝置內之其他元件(未圖示)。外部佈線100A與102A之需求擴大了實施晶粒堆疊系統90A所需的區域。同樣地，外部佈線100A與第二層96A之對應較小區域的存在意謂較少選項可用於第二IC 98A內之組件。或者，若第二IC 98A內之元件具有特定大小，則第一層92A必須對應地較大，即使第一IC 94A內之元件不需要所有區域。簡而言之，晶粒堆疊系統90A並非用於提供全部系統之最佳解決方案，且未特定界定為如本文所使用之SOC解決方案。
參考圖3B，晶粒堆疊系統90B與晶粒堆疊系統90A類似，但使用焊料凸塊100B代替外部佈線100A以使第一IC 94B與第二IC 98B互連。此配置有時稱為覆晶配置。達成面對面接合，但僅針對兩層而言。若使用兩個以上層，則需要外部佈線(諸如用於圖3A中之外部佈線)。然而，即使僅有兩層，仍存在外部佈線102B以使晶粒堆疊系統90B與裝置內之其他元件互連。外部佈線102B於第一IC 94B之上表面上之定位迫使第二IC 98B小於第一IC 94B，伴以剛剛論述之相同缺點。此外，此晶粒堆疊配置未特定界定為如本文中所使用之SOC。
參考圖3C，晶粒堆疊系統90C同樣地與晶粒堆疊系統90A、90B類似，但代替外部佈線100A，焊料凸塊100C使第一IC 94C與第二IC 98C相互耦接。同樣地，通孔104C(其可為矽穿孔(TSV))延伸穿過第一IC 94C。TSV通常相當大(例如，若干微米)，且由於第一IC 94C內之佈線必須在TSV周圍選擇路線而相應地強加大面積損失。用於主動 組件之空間的此路線選擇與要求再次迫使第一IC 94C大於第二IC 98C。此外，此晶粒堆疊配置未特定界定為如本文中所使用之SOC。
關於晶粒堆疊系統90A至90C中之每一者，可能存在不需要的對其他電磁干擾(EMI)的串擾，從而導致精密類比及/或RF信號處理單元之潛在失效。同樣地，相對大的晶片大小導致高產率損失且產生其他封裝挑戰。
相比於SIP之大小損失與其他缺點，本發明提供使用整塊3DIC技術之真正的單晶片SOC。因此，SOC可由單一3DIC製成，該3DIC具有在3DIC內之多個階層上的非均質功能。一些功能可共置於單一階層內，而一些功能可散佈於多個階層上。因此，本發明之SOC允許將系統功能非均質劃分於不同技術或特點之不同階層中、將電路功能非均質劃分於不同技術或特點之不同階層中，及將不同功能均質劃分於不同技術或特點之不同階層中。
在此方面，圖4說明3DIC SOC 110之簡化橫截面。3DIC SOC 110具有多個階層112。階層112可藉由氫氣切割或其他整塊階層形成方法形成。為了獲得關於例示性氫氣切割製程之更多資訊，感興趣的讀者參考2013年2月12日申請之美國專利申請案第13/765,080號，其以全文引用的方式併入本文中。
如上所述，使用3DIC技術允許3DIC SOC 110內之階層112的不同階層執行不同功能，且提供單一3DIC SOC 110中之特定裝置之全部功能。舉例而言，參考圖1，3DIC SOC 110可為諸如上述行動終端機10之行動終端機的RF收發器與控制器。因此，第一階層114包括感測器與其他大特徵大小之元件。
繼續參考圖4，第二階層116可包括射頻、類比及/或功率管理積體電路(PMIC)組件，諸如接收器22、傳輸器24及雙工器/交換器28。可將第二階層116設計為具有相對低雜訊以致傳入RF類比信號不失 真。
繼續參考圖4，可將電磁(EM)護罩118定位於第二階層116與第三階層120之間。EM護罩118可由諸如石墨烯層之導電材料形成。為了獲得關於3DIC中之石墨烯護罩之更多資訊，感興趣的讀者參考2013年2月12日申請之美國專利申請案第13/765,061號，其揭示內容以全文引用的方式併入本文中。
EM護罩118之存在幫助防止來自第一及第二階層114、116之雜訊影響第三階層120之低雜訊特性。第三階層120可具有數據機或其他控制器。為將功能容納於第三階層120上，可選擇第三階層120之材料與設計以促進中速架構。
繼續參考圖4，第四與第五階層122、124可為具有隨機存取記憶體(RAM)之記憶體位元單元陣列，RAM包括動態RAM(DRAM)、靜態RAM(SRAM)或其類似者。階層122、124兩者可經設計以提供低漏電電路以改良RAM之操作。
繼續參考圖4，第六與第七階層126、128可為通用處理單元階層。第六階層126可包括使用組合邏輯之諸如基頻處理器30(圖1)之數位信號處理器(DSP)，而第七階層128可包括依賴於依序邏輯之DSP。階層126、128兩者可經設計以支援高速度而較不擔心漏電。
在一例示性實施例中，階層藉由MIV 130而電性相互耦接。為了獲得關於MIV之更多資訊，感興趣的讀者參考Shreedpad Panth等人的「使用整塊3D-IC技術之功能模組之高密度整合(High-Density Integration of Functional Modules Using Monolithic 3D-IC Technology)」(在2013年的IEEE/ACM亞洲與南太平洋設計自動化會議(Asia South Pacific Design Automation Conference)之論文集中；第681至686頁)，其以全文引用的方式併入本文中。相比於TSV，MIV在直徑方面可為約低於100nm(亦即，比TSV之微米尺寸小得多)，及在深 度方面可為200nm或更少。此外，在一例示性實施例中，多個階層112中之每一者可為約400nm厚或更薄。此等尺寸說明於圖4之插圖中。
藉由提供具有不同功能之不同階層及/或能夠將多個電路拆分於不同階層上，包括電池、感測器、記憶體、能量收集功能、PMIC、處理器、數位與類比組件及其類似者的全部系統IC為可能的。可使每一階層最佳化以容納定位於其上之功能。另外，極高密度之階層對階層鏈路(亦即，MIV)允許高程度的晶圓級整合。3DIC SOC可具有均質的單元級3D分區-依序-組合邏輯、多階層記憶體位元單元陣列。同樣地，3DIC SOC可具有精細粒度非均質3D分區，諸如記憶體數位核心、位元單元陣列-控制邏輯分區。此靈活性允許用於最佳系統功能之廣泛範圍的技術特徵。
如上所述，在一例示性實施例中，如圖6中所說明，3DIC SOC可為全部在一個IC中之完整RF收發器與基頻處理器。特定言之，圖6說明與行動終端機10類似之行動終端機150，不同之處在於行動終端機150之電路元件含於單一3DIC 152內。天線16及使用者介面26與3DIC 152不同，但有可能在必要時將天線併入於3DIC中。電路元件之功能仍然相同且因此使用相同數字來提及。同樣地，具有處理器、電池及記憶體之控制系統可在單一3DIC SOC中。此類3DIC SOC允許空間節省設計同時仍允許優良系統效能，此係因為根據定位於階層上之功能而定製個別階層。使用護罩或其他隔離技術允許改良的信號隔離。此外，存在總體降低複雜性，此係因為在不同層或不同IC之間不需要外部佈線連接。在一例示性實施例中，全部3DIC SOC可為低於1mm3
參考圖7，與基於處理器之系統60類似的基於處理器之系統154可包括合併基於處理器之系統之電路元件的單一3DIC 156。電路元件之功能仍然相同且因此使用相同數字來提及。
如上所述，提供具有多個階層112之3DIC 110的其他益處之一為可根據特定需求或需要定製一特定層之操作特性。此類操作特性可藉由使用不同材料(例如，Si與GaAs)或藉由使用不同類型的遮罩以改變如內部延時或記憶體漏電之參數而實現。以下表1中提供了參數或特性及其如何改變記憶體之操作概況的例示性概述。舉例而言，可修改記憶體部分之記憶體單元電晶體的電晶體特性以折衷因為減少之漏電而增加的內部延時。在此方面，以下表1說明各種電晶體特性，其可經修改以影響記憶體部分之漏電與內部延時。表1說明修改記憶體單元電晶體通道長度(L)、記憶體單元電晶體通道寬度(W)及記憶體單元電晶體臨限電壓(Vt)之效應。此外，表1說明在HVt、NVt或LVt記憶體單元電晶體中選擇以提供記憶體部分之效應。表1亦說明偏壓記憶體單元電晶體之主體(B)端子的效應。表1說明修改上述特性之各種效應，包括：修改增加(+)抑或減少(-)記憶體部分之記憶體單元電晶體之感應通道的汲極-源極傳導率(GDS)；修改增加(+)抑或減少(-)記憶體部分之記憶體單元電晶體之感應通道的汲極-源極電阻(RDS)；修改增加(+)抑或減少(-)記憶體部分之漏電；及修改增加(+)抑或減少(-)記憶體部分之內部延時。
在一例示性實施例中，圖5中藉由程序140說明實施3DIC之方法。該程序由提供複數個階層112(區塊142)而開始。該程序繼續在階層112上提供多個功能元件(區塊144)。該程序繼續使用MIV 130而使階層相互耦接(區塊146)。藉由MIV 130而相互耦接之多個階層112及多個功能因此形成SOC 110(區塊148)。
亦注意，描述本文中之任何例示性實施例中所描述之操作步驟以提供實例與論述。可以不同於所說明之序列的眾多不同序列進行所描述之操作。此外，描述於單一操作步驟中之操作實際上可以多個不同步驟進行。另外，可組合在例示性實施例中論述之一或多個操作步驟。應理解，熟習此項技術者將容易明白，流程圖中所說明之操作步驟可經受眾多不同修改。熟習此項技術者亦將理解，可使用任何多種不同技術與技法來表示資訊與信號。舉例而言，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示在整個以上描述中可能提及的資料、指令、命令、資訊、信號、位元、符號及碼片。
提供本發明之先前描述以使得任何熟習此項技術者能夠進行或使用本發明。熟習此項技術者將易於瞭解對本發明之各種修改，且本文中定義之一般原理可在不背離本發明之精神或範疇的情況下應用於其他變體。因此，本發明並不意欲限於本文中所描述之實例及設計，而應符合與本文中所揭示之原理及新穎特徵相一致的最廣泛範疇。
110‧‧‧三維積體電路系統晶片(3DIC SOC)
112‧‧‧階層
114‧‧‧第一階層
116‧‧‧第二階層
118‧‧‧電磁(EM)護罩
120‧‧‧第三階層
122‧‧‧第四階層
124‧‧‧第五階層
126‧‧‧第六階層
128‧‧‧第七階層
130‧‧‧整塊階層間通孔

Claims (20)

  1. 一種整塊三維(3D)積體電路(IC)(3DIC)系統，其包含：彼此層疊定位之複數個階層；選自由以下各項組成之群組的複數個功能元件：計算、數位處理、類比處理、射頻(RF)信號處理、類比/混合信號處理、功率管理、感測器、電源供應器、電池、記憶體、數位邏輯、低漏電、低雜訊/高增益、時脈、組合邏輯及依序邏輯；分佈在該複數個階層當中的該複數個功能元件；及電耦接該複數個階層之複數個整塊階層間通孔(MIV)；提供一完整自含式系統晶片(SOC)之該複數個功能元件。
  2. 如請求項1之3DIC系統，其中該複數個階層中之每一者具有相同水平尺寸。
  3. 如請求項1之3DIC系統，其中該複數個階層中之至少一階層針對高速操作最佳化。
  4. 如請求項1之3DIC系統，其中該複數個階層中之至少一階層針對低漏電最佳化。
  5. 如請求項1之3DIC系統，其中該複數個功能元件中之不同功能元件定位於該複數個階層中之不同階層上。
  6. 如請求項1之3DIC系統，其中該複數個階層之一第一階層包含一第一技術類型，該第一技術類型經組態以使來自該群組之一第一功能最佳化。
  7. 如請求項6之3DIC系統，其中該複數個階層之一第二階層包含一第二技術類型，該第二技術類型經組態以使來自該群組之一第二功能最佳化。
  8. 如請求項1之3DIC系統，其中該複數個階層進一步包含一第三階 層。
  9. 如請求項1之3DIC系統，其中該系統作為一RF收發器操作。
  10. 如請求項1之3DIC，其進一步包含一選自由以下各項組成之群組的裝置：一機上盒、一娛樂單元、一導航裝置、一通信裝置、一固定位置資料單元、一行動位置資料單元、一行動電話、一蜂巢式電話、一電腦、一攜帶型電腦、一桌上型電腦、一個人數位助理(PDA)、一監視器、一電腦監視器、一電視、一調諧器、一無線電、一衛星無線電、一音樂播放器、一數位音樂播放器、一攜帶型音樂播放器、一數位視訊播放器、一視訊播放器、一數位視訊光碟(DVD)播放器及一攜帶型數位視訊播放器，該IC經整合於該裝置中。
  11. 一種整塊三維(3D)積體電路(IC)(3DIC)系統，其包含：彼此層疊定位之複數個階層；用於提供選自由以下各項組成之群組的複數個功能的構件：計算、數位處理、類比處理、射頻(RF)信號處理、類比/混合信號處理、功率管理、感測器、電源供應器、電池、記憶體、數位邏輯、低漏電、低雜訊/高增益、時脈、組合邏輯及依序邏輯；用於提供分佈在該複數個階層當中之該複數個功能的構件；及使該複數個階層電相互耦接的構件；用於提供該複數個功能的構件，該構件提供一完整自含式系統晶片(SOC)。
  12. 如請求項11之3DIC系統，其中該用以使該複數個階層相互電耦接的構件包含整塊階層間通孔(MIV)。
  13. 如請求項11之3DIC系統，其中該系統作為一RF收發器操作。
  14. 一種實施一三維(3D)積體電路(IC)(3DIC)系統之方法，其包含：在該3DIC內提供複數個階層；在該複數個階層上提供多個功能元件；使用整塊階層間通孔(MIV)使該複數個階層相互耦接；及藉由該3DIC提供一完整自含式系統晶片(SOC)。
  15. 如請求項14之方法，其中提供該複數個階層包含具有相同水平尺寸的複數個階層。
  16. 如請求項14之方法，其中提供該複數個階層包含提供針對高速操作最佳化之至少一階層。
  17. 如請求項14之方法，其中提供該複數個階層包含提供針對低漏電最佳化之至少一階層。
  18. 如請求項14之方法，其中該複數個功能元件中之不同功能元件定位於該複數個階層中之不同階層上。
  19. 如請求項14之方法，其中該複數個階層之一第一階層包含一第一技術類型，該第一技術類型經組態以使來自群組之一第一功能最佳化。
  20. 如請求項19之方法，其中該複數個階層之一第二階層包含一第二技術類型，該第二技術類型經組態以使來自該群組之一第二功能最佳化。
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