KR20230074730A - 후면 라우팅을 전면 라우팅에 커플링하기 위한 후면-전면 접속 구조체를 이용하는 회로, 및 관련된 상보성 금속 산화물 반도체 (cmos) 회로 및 방법 - Google Patents

후면 라우팅을 전면 라우팅에 커플링하기 위한 후면-전면 접속 구조체를 이용하는 회로, 및 관련된 상보성 금속 산화물 반도체 (cmos) 회로 및 방법 Download PDF

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KR20230074730A
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혁진 임
스탠리 승철 송
푸아 방
승혁 강
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퀄컴 인코포레이티드
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Abstract

후면 라우팅을 전면 라우팅에 커플링하기 위한 후면-전면 접속 구조체를 이용하는 회로, 및 관련된 상보성 금속 산화물 반도체 (CMOS) 회로 및 방법이 개시된다. 회로는 전면 신호 라우팅을 제공하기 위해 반도체 디바이스의 전면에 인접하여 배치된 전면 금속 라인을 포함한다. 회로는 또한 후면 신호 라우팅을 제공하기 위해 반도체 디바이스의 후면에 인접하여 배치된 후면 금속 라인을 포함한다. 이러한 방식으로, 반도체 디바이스의 후면 영역은 면적을 보존하고/하거나 라우팅 복잡성을 감소시키기 위해 신호 라우팅을 위해 이용될 수 있다. 회로는 또한 더 큰 라우팅 유연성을 제공하기 위해 회로의 후면으로부터 전면으로 또는 그 반대로 신호 라우팅을 지원하기 위해 전면 금속 라인을 후면 금속 라인에 전기적으로 커플링하는 후면-전면 접속 구조체를 포함한다.

Description

후면 라우팅을 전면 라우팅에 커플링하기 위한 후면-전면 접속 구조체를 이용하는 회로, 및 관련된 상보성 금속 산화물 반도체 (CMOS) 회로 및 방법
우선권 적용
본 출원은 발명의 명칭이 "CIRCUITS EMPLOYING A BACK SIDE-FRONT SIDE CONNECTION STRUCTURE FOR COUPLING BACK SIDE ROUTING TO FRONT SIDE ROUTING, AND RELATED COMPLEMENTARY METAL OXIDE SEMICONDUCTOR (CMOS) CIRCUITS AND METHODS" 이고 2020년 9월 30일자로 출원된 미국 특허 출원 일련 번호 제 17/038,098 호에 대해 우선권을 주장하고, 이는 그 전체가 참조로서 본원에 포함된다.
I. 기술 분야
본 개시의 분야는 논리 회로들을 형성하기 위하여 P-형 FET들 (PFETs) 및 N-형 FET들 (NFETs) 을 사용한 전계 효과 트랜지스터들 (FETs) 및 상보성 금속 산화물 반도체 (CMOS) 집적 회로들을 포함하는 반도체 디바이스들을 형성하기 위한 회로 셀 아키텍처를 채용하는 셀 회로들에 관한 것이다.
II. 배경기술
트랜지스터들은 현대 전자 디바이스들에서 필수적인 컴포넌트들이다. 많은 수의 트랜지스터들이 많은 현대의 전자 디바이스들에서 집적 회로들 (ICs) 에 채용된다. 예를 들어, 중앙 프로세싱 유닛들 (CPU들), 디지털 신호 프로세서들 (DSP들), 및 메모리 시스템들과 같은 IC 컴포넌트들은 각각 로직 회로들 및 메모리 디바이스들에 대한 대량의 트랜지스터들을 채용한다.
일 유형의 트랜지스터는 FET (field-effect transistor) 이다. FET 는 소스와 드레인 사이의 전류의 흐름을 제어하기 위해 전기장을 사용한다. 전류의 흐름은 FET의 게이트에 전압을 인가함으로써 제어되며, 이는 이어서 소스와 드레인 사이의 전도도를 변경한다. 상이한 유형들의 FET들은 평면 FET들, 핀 FET들(FinFET들), 및 게이트-올-어라운드 (GAA) FET들을 포함한다. FET를 채용하는 IC들에서, IC는 FET에 신호 라우팅을 제공하기 위해 FET의 각각의 소스, 드레인, 및 게이트와 접촉하여 형성되는 소스, 드레인, 및 게이트 금속 콘택트들을 포함한다. 그 다음, 금속 콘택트들은 소스, 드레인, 및 게이트 금속 콘택트들을 통해 FET의 소스, 드레인, 및 게이트로 신호들을 라우팅하기 위해 FET를 포함하는 IC의 반도체 또는 활성층 위에 있는 IC의 상호연결층 내의 금속 라인에 연결된다. 예를 들어, FET를 채용하는 회로가 FET의 소스에 커플링되는 전력 신호를 요구하면, 소스 콘택트는 전력을 운반하도록 설계된 금속 라인에 접속된다. 다른 예로서, FET를 채용하는 회로가 FET의 드레인에 커플링되는 논리 신호를 요구하면, 게이트 콘택트는 로직 신호를 운반하도록 설계된 금속 라인에 접속된다.
영역을 보존하고/하거나 더 많은 FET들이 주어진 영역 또는 칩 사이즈로 제조되는 것을 허용하기 위해 FET들을 채용하는 회로들의 노드 사이즈가 IC들에서 감소됨에 따라, 인접하는 FET들 사이의 게이트 피치가 또한 감소될 수도 있다. 이는 IC 내의 인접한 FET들의 소스와 드레인 사이의 거리를 감소시킬 수 있어서, 신호 라우팅을 제공하기 위해 FET들 위에 배치된 인터커넥트 층들에서 라우팅 혼잡을 증가시킨다. 증가된 신호 라우팅 혼잡은 인터커넥트 층들 내의 금속 라인들이 함께 더 가깝게 배치되게 할 수 있고, 따라서 라우팅 라인들의 기생 커패시턴스를 증가시키고 따라서 FET들의 커패시턴스를 증가시킨다. FET들 상의 증가된 커패시턴스는 FET들의 성능을 감소시킬 수 있다.
본 명세서에 개시된 양태들은 후면 라우팅을 전면 라우팅에 커플링하기 위한 후면-전면 접속 구조체를 채용하는 회로들을 포함한다. 관련된 상보성 금속 산화물 반도체 (CMOS) 회로들 및 방법들이 또한 개시된다. 예를 들어, 회로들은 전계 효과 트랜지스터 (FET) 들과 같은 반도체 디바이스들의 제조를 지원하기 위해 회로 셀 아키텍처에 따라 제조되는 셀 회로들을 포함할 수 있다. 예시적인 양태들에서, 회로는 반도체 디바이스를 포함한다. 회로는 또한 반도체 디바이스의 전면에 인접하여 배치된 금속화 구조체의 전면 금속 라인을 포함하고, 전면 금속 라인은 반도체 디바이스에 전력 또는 로직 신호들에 대한 전면 신호 라우팅을 제공하기 위해 반도체 디바이스에 (예를 들어, FET의 게이트, 소스 및/또는 드레인에) 커플링되도록 구성된다. 회로는 또한 반도체 디바이스의 후면에 인접하여 배치된 후면 금속 라인을 포함하고, 후면 금속 라인은 전력 또는 로직 신호들에 대한 전면 신호 라우팅을 제공하기 위해 반도체 디바이스에 (예를 들어, FET의 게이트, 소스 및/또는 드레인에) 커플링되도록 구성된다. 이러한 방식으로, 반도체 디바이스의 후면 상의 영역은 면적을 보존하고/하거나 라우팅 복잡성을 감소시키기 위해 신호 라우팅을 위해 유리하게 이용될 수 있다.
추가의 예시적인 양태들에서, 회로는 또한, 후면 라우팅을 전면 라우팅에 커플링하기 위해 전면 금속 라인을 후면 금속 라인에 전기적으로 커플링하는 후면-전면 접속 구조체를 포함한다. 후면-전면 접속 구조는 본질적으로 후면 라우팅에서 라우팅되는 신호를 회로의 전면 금속 라인으로 "리프트"시키기 위해 채용된다. 후면-전면 접속 구조는 회로의 원하는 전면 금속 층 내의 전면 금속 라인으로 후면 라우팅된 신호를 "리프트"할 수 있다. 이러한 방식으로, 회로의 후면 상에서 라우팅되는 신호들을 회로의 전면으로, 또는 그 반대로 라우팅할 수 있는 것에 의해 더 큰 라우팅 유연성이 제공될 수 있다. 예를 들어, 전력이 후면 라우팅되지만 회로가 전면 라우팅만을 지원하는 경우, 후면-전면 접속 구조는 전력을 회로에 대해 후면으로부터 전면으로 라우팅할 수 있게 한다. 다른 예로서, 회로가 그 패키지를 통해 전면 및 후면 인터커넥트 (예를 들어, 범프) 양쪽 모두를 통해 전력 또는 논리 신호 소스에 접속되면, 후면-전면 접속 구조는 향상된 신호 라우팅 무결성 및/또는 리던던시를 위해 신호의 전면 및 후면 라우팅을 커플링하도록 채용될 수 있다.
추가의 예시적인 양태들에서, 후면-전면 접속 구조는 전도성 수직 인터커넥트 액세스 (비아), 이를 테면, 스루-실리콘 비아 (TSV) 일 수도 있고 이는 반도체 디바이스의 반도체 층을 통하여 확장하고 전면 금속 라인 및 후면 금속 라인을 커플링하도록 구성된다. 후면-전면 접속 구조에 커플링되는 전면 금속 라인은 필요에 따라 또는 원하는 경우 더 높은 금속 레벨 라우팅을 위해 금속화 구조체 내의 더 높은 금속 층들로 추가로 라우팅될 수 있다. 또한, 추가로 예시적인 양태들에서, 후면-전면 접속 구조는 회로 내의 다른 라우팅과 간섭하지 않도록 더미 게이트 (dummy gate) 에 인접하여 형성될 수 있다. 예를 들어, 인접한 회로들의 인접한 에지들 상의 인접한 더미 게이트들에 인접한 및/또는 사이에 인접한 영역은 라우팅이 없거나 감소된 라우팅을 가질 수 있다. 이는 또한 "화이트 스페이스"로 알려져 있다. 더미 게이트들은 액티브 반도체 디바이스의 부분이지만, 인접한 회로로부터 회로를 전기적으로 분리하도록 회로의 에지 상에 형성된다. 이러한 방식으로, "화이트 스페이스"로서 더미 게이트에 인접하여 배치되는 후면-전면 접속 구조체는 회로에 형성된 다른 액티브 반도체 디바이스와 간섭하지 않을 수도 있다. 회로에서의 더미 게이트에 인접하여 후면-전면 접속 구조체를 배치하는 것은 예를 들어, 액티브 반도체 디바이스들에 대한 라우팅과 간섭함이 없이 후면-전면 접속 구조체에 대한 영역을 제공하도록 확대될 필요가 있는 회로의 레이아웃을 회피할 수도 있다.
다른 예시적인 양태에서, 상부 표면, 기판에 배치된 포지티브 (P)-형 (P-형) 확산 영역, 및 기판에 배치된 네가티브 (N)-형 (N-형) 확산 영역을 포함하는 기판을 포함하는 CMOS 회로가 제공된다. 적어도 하나의 P-형 FET (PFET) 가 P-형 확산 영역에 형성되고, 적어도 하나의 N-형 FET (NFET) 가 N-형 확산 영역에 형성된다. CMOS 회로 내의 PFET들 및 NFET들 각각은 기판의 전면 상에 배치된 전도 채널, 그 전도 채널의 제 1 단부 부분에 배치된 소스, 그 전도 채널의 제 2 단부 부분에 배치된 드레인, 및 그 전도 채널에 인접하여 배치된 게이트를 포함한다. CMOS 회로는 금속화 구조체 내의 확산 영역들의 전면에 인접하여 배치된 적어도 하나의 전면 금속 라인을 포함하고, 전면 금속 라인은 전력 또는 로직 신호들에 대한 전면 신호 라우팅을 제공하기 위해 PFET 및 NFET 중 적어도 하나에 (예를 들어, 그의 게이트, 소스, 및/또는 드레인에) 커플링되도록 구성된다. CMOS 회로는 또한 확산 영역의 후면에 인접하여 배치된 후면 금속 라인을 포함하고, 후면 금속 라인은 전력 또는 로직 신호들에 대한 전면 신호 라우팅을 제공하기 위해 PFET 및 NFET 중 적어도 하나에 (예를 들어, 그 게이트, 소스 및/또는 드레인에) 커플링되도록 구성된다. CMOS 회로는 또한, CMOS 회로의 후면 상에서 라우팅된 신호들을 CMOS 회로의 전면으로, 또는 그 반대로 라우팅할 수 있도록 전면 금속 라인을 후면 금속 라인에 전기적으로 커플링하는 후면-전면 접속 구조체를 포함한다.
이와 관련하여, 하나의 예시적인 양태에서, 회로가 제공된다. 회로는 전면 및 후면을 포함하는 반도체 디바이스, 및 반도체 디바이스의 전면에 인접하여 배치된 금속화 구조체를 포함하고, 금속화 구조체는 전면 금속 라인을 포함한다. 회로는 또한, 반도체 디바이스의 후면에 인접하여 배치된 후면 금속 라인, 반도체 디바이스에 커플링된 후면 금속 라인, 및 후면 금속 라인을 전면 금속 라인에 커플링시키는 후면-전면 접속 구조체를 포함한다.
다른 예시적인 양태에서, 회로를 제조하는 방법이 제공된다. 방법은 기판 상에 반도체 디바이스를 형성하는 단계로서, 반도체 디바이스는 기판에 인접하여 배치되는 전면 및 후면을 포함하는, 반도체 디바이스를 형성하는 단계, 및 반도체 디바이스의 전면에 인접하여 금속화 구조체를 형성하는 단계로서, 금속화 구조체는 전면 금속 라인을 포함하는, 금속화 구조체를 형성하는 단계를 포함한다. 방법은 또한, 반도체 디바이스의 후면에 인접하여 후면 금속 라인을 형성하는 단계, 반도체 디바이스에 후면 금속 라인을 커플링하는 단계 및 후면 금속 라인을 전면 금속 라인에 커플링시키는 후면-전면 접속 구조체를 형성하는 단계를 포함한다.
다른 예시적인 양태에서, CMOS 회로가 제공된다. CMOS 회로는 PFET, NFET, 및 PFET 및 NFET 중 적어도 하나의 전면에 인접하여 배치되는 금속화 구조체를 포함하고, 금속화 구조체는 전면 금속 라인을 포함한다. CMOS 회로는 또한, PFET 및 NFET 중 적어도 하나의 후면에 인접하여 배치된 후면 금속 라인 - 후면 금속 라인은 PFET 및 NFET 중 적어도 하나에 커플링됨 - 및 후면 금속 라인을 전면 금속 라인에 커플링하는 후면-전면 금속 라인을 포함한다.
도 1a 및 1b 는 전계 효과 트랜지스터 (FET) 를 포함하고 FET로의 후면 라우팅 및 전면 라우팅을 포함하고 후면 라우팅을 전면 라우팅에 커플링하는 후면-전면 접속 구조체를 포함하는 예시적인 회로의 각각의 측단면도 및 평면도이다.
도 2 는 도 1a-1b 에서의 회로들과 같은 회로를 제조하는 예시적인 프로세스를 예시하는 플로우차트이다.
도 3a 는 FET 에 커플링된 전면 및 후면 라우팅을 포함하고, 전면 라우팅을 FET 에 커플링된 후면 라우팅에 커플링시키는 후면-전면 접속 구조체를 더 포함하는 예시적인 상보성 금속 산화물 반도체 (CMOS) 회로의 예시적인 형태의 다른 예시적인 회로의 상부 사시도이다.
도 3ba 및 3bb는 각각 도 3a 의 회로의 우측 및 좌측 정면 사시도들이다.
도 3c 는 도 3a 의 회로의 정면도이다.
도 3d 및 3e 는 각각 도 3a 의 회로의 측면 사시도 및 측면도이다.
도 4a 는 FET 에 커플링된 전면 및 후면 라우팅을 포함하고, 전면 라우팅을 FET 에 커플링된 후면 라우팅에 커플링시키는 후면-전면 접속 구조체를 더 포함하는 예시적인 CMOS 회로의 예시적인 형태의 다른 예시적인 회로의 정면 측면 사시도이다.
도 4b 는 도 4a 의 회로의 하부 측면 사시도이다.
도 5 는, 도 1a-1b, 도 3a-3e, 및 도 4a-4b 의 회로들을 포함하지만 이에 제한되지 않는, 전면 및 후면 라우팅을 포함하는 회로들을 포함할 수 있고, 전면 라우팅을 후면 라우팅에 커플링하는 후면-전면 접속 구조체를 더 포함할 수 있는 예시적인 프로세서-기반 시스템의 블록도이다.
도 6 은, 도 1a-1b, 도 3a-3e, 및 도 4a-4b 의 회로들을 포함하지만 이에 제한되지 않는, 전면 및 후면 라우팅을 포함하는 회로들로부터 형성된 라디오 주파수 (RF) 컴포넌트들을 포함하고, 전면 라우팅을 후면 라우팅에 커플링하는 후면-전면 접속 구조체를 더 포함하는 예시적인 무선 통신 디바이스의 블록도이다.
이제 도면들을 참조하여, 본 개시의 여러 예시적인 양태들이 설명된다. 단어 "예시적인" 은 "예, 사례, 또는 예시로서 기능하는 것" 을 의미하도록 본 명세서에서 사용된다. 본 명세서에서 "예시적인" 으로서 설명된 임의의 양태는 반드시 다른 양태들에 비해 유리하거나 또는 바람직한 것으로서 해석될 필요는 없다.
본 명세서에 개시된 양태들은 후면 라우팅을 전면 라우팅에 커플링하기 위한 후면-전면 접속 구조체를 채용하는 회로들을 포함한다. 관련된 상보성 금속 산화물 반도체 (CMOS) 회로들 및 방법들이 또한 개시된다. 예를 들어, 회로들은 전계 효과 트랜지스터 (FET) 들과 같은 반도체 디바이스들의 제조를 지원하기 위해 회로 셀 아키텍처에 따라 제조되는 셀 회로들을 포함할 수 있다. 예시적인 양태들에서, 회로는 반도체 디바이스를 포함한다. 회로는 또한 반도체 디바이스의 전면에 인접하여 배치된 금속화 구조체의 전면 금속 라인을 포함하고, 전면 금속 라인은 반도체 디바이스에 전력 또는 로직 신호들에 대한 전면 신호 라우팅을 제공하기 위해 반도체 디바이스에 (예를 들어, FET의 게이트, 소스 및/또는 드레인에) 커플링되도록 구성된다. 회로는 또한 반도체 디바이스의 후면에 인접하여 배치된 후면 금속 라인을 포함하고, 후면 금속 라인은 전력 또는 로직 신호들에 대한 전면 신호 라우팅을 제공하기 위해 반도체 디바이스에 (예를 들어, FET의 게이트, 소스 및/또는 드레인에) 커플링되도록 구성된다. 이러한 방식으로, 반도체 디바이스의 후면 상의 영역은 면적을 보존하고/하거나 라우팅 복잡성을 감소시키기 위해 신호 라우팅을 위해 유리하게 이용될 수 있다.
추가의 예시적인 양태들에서, 회로는 또한, 후면 라우팅을 전면 라우팅에 커플링하기 위해 전면 금속 라인을 후면 금속 라인에 전기적으로 커플링하는 후면-전면 접속 구조체를 포함한다. 후면-전면 접속 구조는 본질적으로 후면 라우팅에서 라우팅되는 신호를 회로의 전면 금속 라인으로 "상승"시키기 위해 채용된다. 후면-전면 접속 구조는 회로의 원하는 전면 금속 층 내의 전면 금속 라인으로 후면 라우팅된 신호를 "리프트"할 수 있다. 이러한 방식으로, 회로의 후면 상에서 라우팅되는 신호들을 회로의 전면으로, 또는 그 반대로 라우팅할 수 있는 것에 의해 더 큰 라우팅 유연성이 제공될 수 있다. 예를 들어, 전력이 후면 라우팅되지만 회로가 전면 라우팅만을 지원하는 경우, 후면-전면 접속 구조는 전력을 회로에 대해 후면으로부터 전면으로 라우팅할 수 있게 한다. 다른 예로서, 회로가 그 패키지를 통해 전면 및 후면 인터커넥트 (예를 들어, 범프) 양쪽 모두를 통해 전력 또는 논리 신호 소스에 접속되면, 후면-전면 접속 구조는 향상된 신호 라우팅 무결성 및/또는 리던던시를 위해 신호의 전면 및 후면 라우팅을 커플링하도록 채용될 수 있다.
이와 관련하여, 도 1a 및 도 1b 는 예시적인 회로 (100) 의 각각의 측단면도 및 평면도이다. 도 1a 는 A1-A1' 단면선을 따른 도 1b 에서의 회로 (100) 의 측단면도이다. 아래에서 더 상세히 논의되는 바와 같이, 회로 (100)는 회로 (100) 의 후면 (104B) 상에 후면 라우팅 (102B) 을 포함한다. 회로 (100) 는 또한 회로 (100) 의 전면 (104F) 상에 전면 라우팅 (102F) 을 포함한다. 회로 (100) 는 또한 후면 (104B) 상의 후면 라우팅 (102B) 내의 후면 금속 라인 (108B) 을 전면 (104F) 상의 전면 라우팅 (102F) 내의 금속화 구조체 (109) 내의 전면 금속 라인 (108F) 에 커플링하는 후면-전면 접속 구조체 (106) 를 포함한다. 전면 금속 라인 (108F) 은 금속화 구조체의 임의의 금속 층에 있을 수 있지만, 이 예에서, 전면 금속 라인 (108F) 은 금속 1 (M1) 층에 있다. 예를 들어, 후면-전면 접속 구조체 (106) 는 실리콘 관통 비아 (TSV) 와 같은 수직 상호접속 액세스 (비아)(110) 일 수 있다. 후면-전면 접속 구조체 (106) 는 본질적으로 회로 (100) 에서의 전면 라우팅 (102F)에서의 전면 금속 라인 (108F) 으로 후면 라우팅 (102B) 에서의 후면 금속 라인 (108B) 에서 라우팅된 신호를 "리프팅" 하기 위해 채용된다. 후면-전면 접속 구조체 (106) 는 전면 금속 라인 (108F) 에 커플링되도록 후면 라우팅된 신호를 "리프트"할 수 있다.
이러한 방식으로, 회로 (100) 의 후면 (104B) 상에서 라우팅되는 신호들을 회로 (100) 의 전면 (104F) 으로, 또는 그 반대로 라우팅할 수 있는 것에 의해 더 큰 라우팅 유연성이 제공될 수 있다. 예를 들어, 전력이 후면 라우팅되지만 회로 (100) 내의 특정 디바이스만이 전면 라우팅 (102F) 만을 지원하는 경우, 후면-전면 접속 구조체 (106) 는 전력을 회로에 대해 후면 (102B) 으로부터 전면 (102F) 으로 라우팅할 수 있게 한다. 다른 예로서, 회로 (100) 가 그 패키지를 통해 전면 및 후면 인터커넥트 (예를 들어, 범프) 양쪽 모두를 통해 전력 또는 논리 신호 소스에 접속되면, 후면-전면 접속 구조체 (106) 는 향상된 신호 라우팅 무결성 및/또는 리던던시를 위해 신호의 전면 및 후면 라우팅 (102F, 102B) 을 커플링하도록 채용될 수 있다. 또한, 아래에서 더 상세히 논의되는 바와 같이, 일 예에서, 후면-전면 접속 구조체 (106) 는 다른 반도체 디바이스가 형성되지 않는 회로 (100) 의 "화이트 스페이스"에 위치될 수 있고, 따라서 후면 라우팅 (102B) 을 전면 라우팅(102F)으로 리프팅하기 위한 이러한 추가적인 영역을 이용하기 위한 라우팅이 없거나 또는 라우팅이 감소된다.
이 예에서, 회로 (100) 는 이 예에서 FET들 (116) 을 포함하는 반도체 디바이스들 (114) 을 포함하는 CMOS 회로 (112) 이다. 반도체 디바이스 (114) 는 도 1a 에 도시된 바와 같이, 전면 (104F) 및 전면 (104B) 을 갖는다. 도 1a 는 회로 (100) 에서의 PFET (116P) 의 측면도를 예시한다. 도 1b 는 회로 (100) 에서의 PFET (116P) 및 NFET (116N) 의 평면도를 예시한다. 도 1b 에 도시된 바와 같이, PFET (116P) 는 회로 (100) 내의 네거티브 (N)-형(N-형) 확산 영역 (118N) 에 형성되고, NFET (116N) 는 도 1a 및 도 1b 에 도시된 바와 같이 회로 (100) 내의 포지티브 (P)-형 (P-형) 확산 영역 (118P) 에 형성된다. 예를 들어, N형 확산영역 (118N) 은 기판 내의 자유전자를 포기할 수 있는 도너 물질로서 반도체 기판의 일부에 5가 불순물 재료를 도핑함으로써 형성될 수 있다. P형 확산 영역 (118P) 은 반도체 기판의 일부에 정공을 남길 수 있는 불순물 재료로 반도체 기판의 일부분을 도핑하여 형성할 수 있다. PFET (116P) 는 N-형 확산 영역 (118N) 에 P-형 소스 및 P-형 드레인을 형성함으로써 CMOS 회로 (112) 에 형성된다. NFET (116N) 는 P-형 확산 영역 (118P) 에 N-형 소스 및 N-형 드레인을 형성함으로써 CMOS 회로 (112) 에 형성된다. 도 1b 에 도시된 바와 같이, 확산 브레이크 (119) 는 P-형 확산 영역 (118P) 과 N-형 확산 영역 (118N) 사이에 제공되어 P-형 및 N-형 확산 영역들 (118P, 118N) 사이에 전기적 절연을 제공한다. PFET (116P) 및 NFET (116N) 은 이 예에서 GAA FET들이지만, PFET (116P) 및 NFET (116N) 은 다른 비제한적인 예들로서 플래너 FET 또는 FinFET 일 수 있음을 주지한다. 회로 (100) 는 반도체 다이 (120) 에 형성된다. 도 1a 및 도 1b 에 도시된 바와 같이, PFET (116P) 는 P형 전도 채널 (122P) 을 포함한다. PFET (116P) 의 후면 (104B) 은 이 예에서 Z-축 방향으로 기판 (124) 위에 그리고 그에 인접하여 배치된다. PFET (116P) 의 전면 (104F) 은 이 예에서 Z축 방향으로 회로 (110) 의 금속화 구조체 (109) 에 인접하여 배치된다. 도 1b 에 도시된 바와 같이, NFET (116N) 는 도 1b 에 도시된 바와 같이 Z-축 방향으로 기판 (124) 위에 배치된 N-형 전도 채널 (122N) 을 포함한다. 이 예에서, 도 1a 에 도시된 바와 같이, PFET (116P) 및 NFET (116N) 는 기판 (124) 상에 배치된 매립형 산화물 (buried oxide; BOX) 층 (126) 상에 배치된 SOI (semiconductor-on-insulator) FET들이다. 도 1a 에서 PFET (116P) 를 예로 들면, P형 전도 채널 (122P) 은 전기장에 응답하여 전류를 전도할 수 있도록 반도체 재료로 제조된 복수의 개별적인 나노구조체들 (128P)(예를 들어, 나노와이어 또는 나노슬래브) 로 제조된다. 반도체 제조에서, SOI FET 는 층형 절연체-실리콘 기판 내의 반도체 디바이스로 제조되어 디바이스 내의 기생 커패시턴스를 감소시키는 것에 의해 성능을 개선시키는 FET이다. SOI-기반 디바이스들은 실리콘 디옥사이드 또는 사파이어일 수도 있는 전기 절연체 위에 실리콘 접합이 있다는 점에서 통상의 실리콘 기반 디바이스들과는 상이하다. 절연체의 선택은 대체로 의도된 애플리케이션에 의존한다. BOX 층 (126) 은 깊이 방향으로 실리콘 웨이퍼 내에 매립된, SiO2와 같은 SOI 기판 내의 산화물층이다.
PFET (116P) 를 예로서 취하여, 도 1a 및 도 1b 를 계속 참조하면, 회로 (100) 에서의 PFET (116P) 는, P형 전도 채널 (122P) 의 제 1 단부 부분 (132(1)) 에서 N형 확산 영역 (118N) 내의 BOX 층 (126) 내에 배치되고 이를 통해 연장되는 P형 소스 (130S) 를 포함한다. PFET (116P) 는 또한, X-축 방향으로 제 1 단부 부분 (132(1)) 의 반대 편에 있는 P-형 전도 채널 (122P) 의 제 2 단부 부분 (132(2)) 상에 P-형 확산 영역 (118P) 에서의 BOX 층 (126) 내에 배치되어 이를 통해 연장되는 P-형 드레인 (130D) 을 포함한다. 예를 들어, P-형 소스 (130S) 및 P-형 드레인 (130D) 은 기판 (124) 상에 에피택셜 성장되었을 수 있거나 기판 (124) 내의 주입으로서 형성되었을 수도 있다. PFET (400) 의 게이트 (G) 는 P-형 전도 채널 (122P) 의 제 1 단부 부분 (132(1)) 와 제 2 단부 부분 (132(2)) 사이에서 P-형 전도 채널 (122P) 의 적어도 일부 위에 그리고 BOX 층 (126) 상에 배치된 P-형 게이트 (130G) 를 포함한다. 이 예에서, P-형 게이트 (130G) 는 P-형 전도 채널 (122P) 의 나노구조체들 (128P) 의 각각을 둘러싸는 게이트 재료로 구성된다. 이러한 방식으로, PFET (116P) 의 P-형 게이트 (130G) 와 P-형 소스 (130S) 사이에 인가된 전압은 P-형 전도 채널 (122P) 의 나노구조체 (128P) 로 하여금 PFET (116P) 의 P-형 소스 (130S) 와 P-형 드레인 (130D) 사이에 전류가 전도되게 하기에 충분한 P-형 전도 채널 (122P) 에서의 전기장을 생성할 수 있다.
이와 유사하게, 도 1b 의 회로 (100) 의 평면도에 도시된 바와 같이, CMOS 회로 (112) 의 NFET (116N) 는, N-형 전도 채널 (122N) 의 제 1 단부 부분 (136(1)) 에서 P-형 확산 영역 (118P) 의 BOX 층 (126) 에 배치되고 이를 통해 연장되는 N-형 소스 (134S) 를 포함한다. NFET (116N) 는 또한, X-축 방향으로 제 1 단부 (136(1)) 의 반대 편에 있는 N-형 전도 채널 (122N) 의 제 2 단부 부분 (136(2)) 상에서 P-형 확산 영역 (118P) 에서의 BOX 층 (126) 내에 배치되어 이를 통해 연장되는 N-형 드레인 (134D) 을 포함한다. 예를 들어, N-형 소스 (134S) 및 N-형 드레인 (134D) 은 기판 (124) 상에 에피택셜 성장되었을 수 있거나 기판 (124) 내의 주입으로서 형성되었을 수도 있다. NFET (116N) 는 N-형 전도 채널 (122N) 의 제 1 단부 (136(1)) 와 제 2 단부 (136(2)) 사이에서 N-형 전도 채널 (122N) 의 적어도 일부 위에 그리고 BOX 층 (126) 상에 배치된 N-형 게이트 (134G) 를 포함한다. 이 예에서, N-형 게이트 (134G) 는 N-형 전도 채널 (122N) 의 나노구조체들 (128P) 을 둘러싸는 게이트 재료로 구성된다. 이러한 방식으로, NFET (116N) 의 N-형 게이트 (134G) 와 N-형 소스 (134S) 사이에 인가된 전압은 N-형 전도 채널 (122N) 로 하여금 NFET (116N) 의 N-형 소스 (134S) 와 N-형 드레인 (134D) 사이에 전류가 전도되게 하기에 충분한 N-형 전도 채널 (122N) 에서의 전기장을 생성할 수 있다.
도 1a 를 참조하면, 이 예에서, PFET (116P) 의 P-형 소스 (130S) 는 전면 (104F) 상의 소스 상부 표면 (138T) 및 후면 (104B) 에 인접한 소스 하부 표면 (138B) 을 갖는다. P-형 드레인 (130D) 은 전면 (104F) 상에 드레인 상부 표면 (140T) 및 후면 (104B) 에 인접한 드레인 하부 표면 (140B) 을 갖는다. 소스 하부 표면 (138B) 및 드레인 하부 표면 (140B) 은 기판 (124) 의 상부 표면 (142) 과 접촉한다. 이 예에서, 후면 금속 컨택 (144) 은 P-형 소스 (130S) 와 후면 금속 라인 (108B) 사이에 접속성을 제공하기 위해 PFET (116P) 의 P-형 소스 (130S) 의 소스 하부 표면 (138B) 과 접촉한다. 후면 금속 컨택 (144) 은 또한 기판 (124) 의 상부 표면 (142) 과 접촉한다. 후면 금속 라인 (108B) 은 기판 (124) 의 하부 표면 (146) 아래에 배치된다. 예를 들어, 후면 금속 컨택 (144) 은, 후면 금속 컨택 (144) 을 후면 금속 라인 (108B) 에 접속하는 전도성 필라 또는 비아일 수도 있다. 예를 들어, 후면 금속 컨택 (144) 은, 인접한 라우팅 영역들을 방해하지 않으면서 후면 금속 컨택 (144) 을 후면 금속 라인 (108B) 에 연결하기에 충분히 작은 직경을 갖는 TSV 또는 다른 비아일 수도 있다. 후면 금속 라인 (108B) 은, 예들로서, 전력 신호를 반송하도록 구성된 포지티브 전력 레일과 같은 전력 레일일 수 있거나, 또는 전력 신호를 반송하기 위해 전력 레일에 커플링될 수 있다. 이러한 방식으로, 전력 신호는 이 예에서 기판 (124) 의 후면 (104B) 으로부터 PFET (116P) 의 P형 소스 (130S) 로 라우팅되고 커플링될 수 있다. 대안적인 예에서, P-형 드레인 (130D) 및/또는 P-형 게이트 (130G) 를 후면 금속 라인 (108B) 에 커플링하기 위해 후면 금속 콘택 (144) 이 또한 제공될 수 있다.
따라서, 이 방식으로, 일 예로서 도 1a 에서의 PFET (116P) 의 후면 라우팅 (104B) 은 FET 노드 사이즈의 감소 및/또는 CMOS 회로 (112) 를 포함하는 회로들의 증가된 복잡도에 기인하는 것과 같은 CMOS 회로 (112) 에서의 라우팅 영역에서의 임의의 감소를 오프셋하도록 유리하게 채택될 수도 있는 PFET (116P) 및/또는 NFET (116N) 에 대한 신호 및/또는 전력 라우팅을 위한 추가적인 영역을 제공할 수도 있다. 또한, 후면 라우팅 (102B) 은 추가적인 전면 라우팅이 필요하지 않을 수 있기 때문에 CMOS 회로 (112) 의 제조를 제공하는 기존의 제조 방법들과 호환가능할 수 있다.
예를 들어, PFET (116P) 의 P-형 소스 (130S) 는 후면 라우팅 (102B) 을 위해 후면 금속 라인 (108B) 에 접속되지만, 이에 제한되지 않는다는 것에 유의한다. 다른 예로서, P-형 소스 (130S) 는 추가적인 또는 단지 전면 라우팅 (102F) 을 위해 전면 금속 라인 (108F) 과 같은 전면 금속 라인에 접속될 수 있다. PFET (116P) 의 P형 드레인 (130D) 및/또는 P형 게이트 (130G) 에 대한 경우도 동일하다. 또한, PFET (116P) 의 P형 소스 (130S), P형 드레인 (130D) 및/또는 P형 게이트 (130G) 는, 원하는 경우, 신호 및/또는 전력 라우팅을 위해, 전면 라우팅 (102F) 및 후면 라우팅 (102B) 양쪽 모두에 의해 접속될 수 있다.
도 1b 에 도시된 바와 같이, P형 및 N형 전도 채널 (122P, 122N) 은 기판 (124) 위의 CMOS 회로 (112) 에 형성되고 X축 방향으로 종방향 축 (LC(P), LC(N)) 을 따라 연장된다. 게이트들 (G(1)-G(4)) 은 X-축방“‡으로의 P-형 및 N-형 전도 채널들 (122P, 122N) 의 종방향 축들 (LC(P), LC(N)) 에 직교하는, Y-축방향으로의 종방향 축들 (LG(1)-LG(4)) 을 따라 CMOS 회로 (112) 로 형성되고, P-형 및 N-형 전도 채널들 (122P, 122N) 의 적어도 일부분 위에서 그 주변으로 연장된다. 게이트들 (G(1) 내지 G(4)) 은 서로 인접하여 위치되고 CMOS 회로 (112) 의 회로 셀 레이아웃에 따라 게이트 피치 (PG) 를 갖는다. 게이트들 (G(1) 및 G(4)) 은 금속과 같은 전도성 재료의 활성 게이트들 (본 명세서에서 "활성 게이트들" (G(1) 또는 G(4)) 로 지칭됨) 이고, 게이트들 (G(2) 및 G(3)) 은 유전체 재료의 더미 게이트들 (본 명세서에서 "더미 게이트들"(G(2) 또는 G(3)) 로 지칭됨) 이다. 활성 게이트는 충분한 전압이 게이트에 인가될 때 채널 영역에서의 전기장을 제어하기 위해 FET의 일부를 형성하는 게이트이다. 더미 게이트는 FET 의 일부가 아닌, 하나의 회로 셀을 인접한 회로 셀로부터 전기적으로 격리시키기 위해 회로 셀의 에지 상에 놓이는 게이트 재료의 구조체이다.
이 예에서, 도 1a 및 도 1b 에 도시된 바와 같이, 후면-전면 접속 구조체 (106) 는 더미 게이트 (G(3)) 에 인접하여 배치되고 N-형 확산 영역 (118N) 내의 P-형 전도 채널 (122P) 을 통해 연장된다. 이 예에서, 회로 (100) 는 두(2)개의 인접한 더미 게이트들 (G(3), G(4)) 을 포함한다. 후면-전면 접속 구조체 (106) 는 이 예에서 회로 (100) 에서 두(2)개의 더미 게이트들 (G(3), G(4)) 사이에 배치된다. 예를 들어, 더미 게이트 (G(3)) 는 CMOS 회로 (112) 의 에지 상에 있을 수 있고, 더미 게이트 (G(4)) 는 CMOS 회로 (112) 에 인접한 회로의 에지 상에 있을 수 있다. FET 는 회로 (100) 내의 더미 게이트들 (G(3), G(4)) 을 게이트로서 사용하고 있지 않다. 따라서, 도 1a 에 도시된 바와 같이, 더미 게이트들 (G(3), G(4)) 사이의 영역에는 소스 또는 드레인 구조체가 없을 수 있다. 이는 더미 게이트들 (G(3), G(4)) 사이에 후면-전면 접속 구조체 (106) 를 위치시키는 것이, 소스 또는 드레인 구조체가 더미 게이트들 (G(3), G(4)) 사이에 형성되었다면 달리 존재할 수도 있는 다른 라우팅에 의해 방해되거나 간섭됨이 없이, 후면-전면 접속 구조체 (106) 가 Y-축 방향으로 상방으로 연장되는 것을 허용함을 의미한다. 예를 들어, 인접한 더미 게이트들 (G(3), G(4)) 에 인접한 및/또는 그 사이에 인접한 영역은 라우팅이 없거나 감소된 라우팅을 가질 수 있다. 이는 또한 "화이트 스페이스"로 알려져 있다. 이러한 방식으로, "화이트 스페이스"로서 더미 게이트 (G(3), G(4)) 에 인접하여 배치되는 후면-전면 접속 구조체 (106) 는 회로 (100) 에 형성된 FET 와 같은 다른 액티브 반도체 디바이스와 간섭하지 않을 수도 있다. 회로 (100) 에서의 더미 게이트 (G(3), G(4)) 에 인접하여 후면-전면 접속 구조체 (106) 를 배치하는 것은 또한 예를 들어, 다른 라우팅과 간섭함이 없이 후면-전면 접속 구조체 (106) 에 대한 영역을 제공하도록 확대될 필요가 있는 회로 (100) 의 레이아웃을 회피할 수도 있다.
또한, 이 예에서, 도 1a 를 참조하면, 후면-전면 접속 구조체 (106) 는 단일 전도성 구조체 (예를 들어, 비아, 전도성 필라) 로서 도시된다. 후면-전면 접속 구조체 (106) 는 액티브 층으로도 알려진 반도체층 (148) 으로서 P-형 전도 채널 (122P) 을 통해 연장된다. 반도체 층 (148) 은 전면 (104F) 상의 금속화 구조체 (109) 에 인접하여 배치된 전면 (150F), 및 기판 (124) 에 인접하여 배치된 후면 (150B) 을 갖는다. 이 예에서, 후면-전면 접속 구조체 (106) 는 반도체 층 (148) 의 전면 (150F) 으로부터 반도체 층 (148) 의 후면 (150B) 까지 반도체 층 (148) 을 통해 연장되고 전면 금속 라인 (108F) 및 후면 금속 라인 (108B) 에 커플링되는 비아 (110) 이다. 그러나, 후면-전면 접속 구조체 (106) 는 또한 전면 금속 라인 (108F) 및 후면 금속 라인 (108B) 에 커플링하기 위한 다수의 엘리먼트들 및 콘택들로 구성될 수 있다는 것에 유의한다.
도 2 는 도 1a-1b 에서의 회로 (100) 를 제조하는 예시적인 프로세스 (200) 를 예시하는 플로우차트이다. 도 2 에서의 프로세스 (200) 는, 일 예로서, 도 1a 및 1b 에서의 회로 (100) 를 참조하여 논의될 것이다. 이와 관련하여, 프로세스 (200) 의 제 1 단계는 반도체 다이 (120) 의 반도체 디바이스들 (114) 및 다른 구조체들을 형성하기 위한 베이스 층 또는 재료로서 기능하는 기판 (124) 을 제공하는 것일 수 있다 (도 2 에서의 블록 (202)). 예를 들어, 기판 (124) 은 예로서 실리콘, 알루미늄 산화물 또는 갈륨 비소와 같은 반도체 재료일 수 있다. 프로세스 (200) 의 다음 단계는 기판 (124) 상에 반도체 디바이스 (114) 를 형성하는 것일 수 있다 (도 2 의 블록 (204)). 예를 들어, 위에 설명된 도 1a 및 도 1b 의 CMOS 회로 (112) 에서의 PFET (116P) 및 NFET (116N) 는 기판 (124) 으로 형성될 수 있는 반도체 디바이스들 (114) 의 예들이다. 반도체 디바이스 (114) 는 기판 (124) 에 인접하여 배치된 전면 (104F) 및 전면 (104B) 을 포함한다. 프로세스 (200) 의 다음 단계는 반도체 디바이스 (114) 의 전면 (104F) 에 인접하여 금속화 구조체 (109) 을 형성하는 것일 수 있다 (도 2 의 블록 (206)). 금속화 구조체 (109) 는, 반도체 디바이스 (114) 에 접속부들을 제공하기 위해 하나 이상의 형성된 금속 라인들을 각각 포함할 수 있는 하나 이상의 금속 층들을 포함하는 인터커넥트 구조체, 및 반도체 층 (148) 을 포함하는 패키지에 외부 인터커넥트들 (예를 들어, 범프들) 로 연장되는 다른 상호접속부들이다. 금속화 구조체 (109) 은 그 내부의 금속 층에 전면 금속 라인 (108F) 을 포함한다. 프로세스 (200) 의 다음 단계는 반도체 디바이스 (114) 의 후면 (104B) 에 인접하여 후면 금속 라인 (108B) 을 형성하는 것일 수 있다 (도 2 의 블록 (208)). 프로세스 (200) 의 다음 단계는 반도체 디바이스 (114) 에 대한 후면 라우팅을 제공하기 위해 후면 금속 라인 (108B) 을 반도체 디바이스 (114) 에 커플링하는 것일 수 있다 (도 2 의 블록(210)). 프로세스 (200) 의 다음 단계는, 후면 금속 라인 (108B) 에서의 신호들을 전면 금속 라인 (108F) 에 일상적으로 커플링하기 위해 후면 금속 라인 (108B) 을 전면 금속 라인 (108F) 에 커플링하는 후면-전면 접속 구조체 (106) 를 형성하는 것일 수 있다 (도 2의 블록 (212)).
도 3a 는 전면 라우팅을 후면 라우팅에 커플링하는 후면-전면 접속 구조체를 더 포함하고 후면-전면 라우팅을 포함하는 다른 예시적인 회로 (300) 의 상부 사시도이다. 도 3ba 및 3bb 는 각각 도 3a 의 회로 (300) 의 우측 및 좌측 전방 사시도들이다. 도 3c 는 도 3a 의 회로 (300) 의 정면도이다. 도 3d 및 3e 는 각각 도 3a 의 회로 (300) 의 측면 사시도 및 측면도이다.
도 3a-3e 에 도시된 바와 같이, 회로 (300) 는 회로 셀 레이아웃에 따라 제조되는 2개의 CMOS 회로들 (302(1), 302(2)) 을 포함한다. CMOS 회로 (302(1)) 는 2개의 더미 게이트들 (GD(1) 및 GD(2)) 사이에 배치된 활성 게이트들 (GA(1)-GA(4)) 을 포함한다. CMOS 회로 (302(1)) 에 인접한 CMOS 회로 (302(2)) 는 CMOS 회로 (302(1)) 의 더미 게이트 (GD(2)) 에 인접하여 배치된 더미 게이트 (GD(3)) 및 액티브 게이트 (GA(5)) 를 포함하는 것으로 도시된다. 도 3a 내지 도 3e 에 또한 도시된 바와 같이, 회로 (300) 는 CMOS 회로들 (302(1), 302(2)) 양쪽 모두에 따라 X-축 방향으로 종방향으로 연장되는 N-형 확산 영역 (304N) 및 P-형 확산 영역 (304P) 을 포함한다. 도 1a 및 도 1b 의 CMOS 회로 (112) 의 유사한 예에서 논의된 바와 같이, PFET들 및 NFET들은 CMOS 회로들 (302(1), 302(2)) 에서, 각각의 N-형 확산 영역 (304N) 및 P-형 확산 영역 (304P) 에 각각 형성될 수 있다.
도 3a 내지 도 3e 에 도시된 바와 같이, 후면 금속 라인들 (306(1)-306(4)) 은 CMOS 회로들 (302(1), 302(2)) 에 대한 후면 라우팅을 제공하기 위해 N-형 확산 영역 (304N) 및 P-형 확산 영역 (304P) 아래에 배치된다. 전면 금속 라인들 (308(1)(1), 308(1)(2), 308(2)) 은 CMOS 회로들 (302(1), 302(2)) 로의 전면 라우팅을 제공하기 위해 금속화 구조체 (310) 에서 N-형 확산 영역 (304N) 및 P-형 확산 영역 (304P) 위에 배치된다. 이 예에서, 전면 금속 라인들 (308(1)(1), 308(1)(2)) 은 금속화 구조체 (310) 의 제 1 금속 층 (M1) 에 배치되고, 전면 금속 라인 (308(2)) 은 금속화 구조체 (310) 의 제 2 금속 층 (M2) 에 배치된다. 도 3a-3e 에, 그리고 특히 도 3d-3e 에 도시된 바와 같이, 두(2)개의 후면-전면 접속 구조체들 (312(1), 312(2)) 이 추가적인 후면 금속 라인들 (314(1), 314(2)) 을 전면 금속 라인들 (308(1)(1), 308(1)(2)) 에 커플링하기 위해 2개의 더미 게이트들 (GD(2), GD(3)) 사이에 배치된다. 후면-전면 접속 구조체 (312(1)) 는 후면 금속 라인 (314(1)) 을 전면 금속 라인 (308(1)(1)) 에 커플링하는데 사용된다. 후면-전면 접속 구조체 (312(2)) 는 후면 금속 라인 (314(2)) 을 전면 금속 라인 (308(1)(2)) 에 커플링하는데 사용된다. 이 예에서, 후면-전면 접속 구조체들(312(1), 312(2))은, 회로 (300) 의 전면(317F) 내의 각각의 N-형 확산 영역 (304N) 및 P-형 확산 영역 (304P) 위의 TSV들을 포함하는, 전도성 필러들 또는 비아들일 수 있는 전도성 엘리먼트들 (316(1), 316(2)) 을 포함한다. 후면-전면 접속 구조체들 (312(1), 312(2)) 은 후면 금속 라인들 (314(1), 314(2)) 에서 라우팅된 신호들을 리프팅하고 전면 금속 라인들 (308(1)(1), 308(1)(2)) 에 커플링하도록 구성된다.
도 3a-3bb를 계속 참조하면, 후면-전면 접속 구조체들 (312(1), 312(2)) 및 그의 전도성 엘리먼트들 (316(1), 316(2)) 은 개별적인 N-형 확산 영역 (304N) 및 P-형 확산 영역 (304P) 위에 배치된 개별적인 전면 금속 콘택트들 (318(1), 318(2)) 과 접촉하여 배치된다. 도 3d 에 도시된 바와 같이, 후면-전면 접속 구조체들 (312(1), 312(2)) 은 또한 추가적인 전도성 엘리먼트들 (320(1), 320(2)) 을 포함하고, 전도성 엘리먼트들은 예를 들어, 회로 (300) 의 후면 (317B) 에서 N-형 확산 영역 (304N) 및 P-형 확산 영역 (304P) 아래에 있는 전도성 필라들 또는 비아들일 수도 있다. 전도성 엘리먼트들 (320(1), 320(2)) 은, 후면 금속 라인들 (314(1), 314(2)) 을 전면 금속 라인들 (308(1)(1), 308(1)(2)) 에 커플링시키기 위해 각각의 후면 금속 라인들 (314(1), 314(2)) 에 커플링되고 이와 접촉한다. 이 예에서, 도 3e 에 도시된 바와 같이, 후면 금속 라인들 (314(1), 314(2)) 의 전면 금속 라인들 (308(1)(1), 308(1)(2)) 에 대한 커플링을 브리징하기 위해 중간 금속 라인들 (322(1), 322(2)) 이 금속화 구조체 (310) 에 제공된다. 예를 들어, 전력은 후면 금속 라인들 (314(1), 314(2)) 을 통해 라우팅될 수 있고, 이는 이어서 후면-전면 접속 구조체들 (312(1), 312(2)) 을 통해 전면 금속 라인들 (308(1)(1), 308(1)(2)) 로 라우팅된다. 예를 들어, 전면 금속 라인들 (308(1)(1), 308(1)(2)) 에 대한 후면 금속 라인들 (314(1), 314(2)) 의 커플링의 저항을 낮추기 위해 더 많은 재료를 제공하기 위해 다수의 후면-전면 접속 구조체들 (312(1), 312(2)) 을 제공하는 것이 바람직할 수 있다. 이 예에서 다수의 후면-전면 접속 구조체들 (312(1), 312(2)) 을 제공하는 것은 또한 2개의 더미 게이트들 (GD(2), GD(3)) 사이의 공간을 활용하기 위해 사용될 수 있다.
도 4a 는 전면 라우팅을 후면 라우팅에 커플링하는 후면-전면 접속 구조체를 더 포함하고 후면-전면 라우팅을 포함하는 다른 예시적인 회로 (400) 의 전방, 측면 사시도이다. 도 4b 는 도 4a 의 회로의 하부 측면 사시도이다.
도 4a 및 4b 에 도시된 바와 같이, 회로 (400) 는 회로 셀 레이아웃에 따라 제조되는 2개의 CMOS 회로들 (402(1), 402(2)) 을 포함한다. CMOS 회로 (402(1)) 는 인접한 CMOS 회로들 (402(1), 402(2)) 사이에 추가적인 절연을 제공하기 위해 액티브 게이트들 (GA(1), GA(2)) 및 세(3)개의 더미 게이트들 (GD(1)-GD(3)) 을 포함한다. 도 4a 에 또한 도시된 바와 같이, 회로 (300) 는 CMOS 회로들 (402(1), 402(2)) 양쪽 모두에 따라 X-축 방향으로 종방향으로 연장되는 N-형 확산 영역 (404N) 및 P-형 확산 영역 (404P) 을 포함한다. 도 1a 및 도 1b 의 CMOS 회로 (112) 의 유사한 예에서 논의된 바와 같이, PFET들 및 NFET들은 CMOS 회로들 (402(1), 402(2)) 에서, 개별적인 N-형 확산 영역 (404N) 및 P-형 확산 영역 (404P) 에 형성될 수 있다.
도 4a 및 4b 에 도시된 바와 같이, 후면 금속 라인들 (406(1)-406(4)) 은 CMOS 회로들 (402(1), 402(2)) 에 대한 후면 라우팅을 제공하기 위해 N-형 확산 영역 (404N) 및 P-형 확산 영역 (404P) 아래에 배치된다. 도 4a 에 도시된 바와 같이, 전면 금속 라인들 (408(1)(1), 408(1)(2), 408(2)) 은 CMOS 회로들 (402(1), 402(2)) 로의 전면 라우팅을 제공하기 위해 금속화 구조체 (410) 에서 N-형 확산 영역 (404N) 및 P-형 확산 영역 (404P) 위에 배치된다. 이 예에서, 도 4a 에 도시된 바와 같이, 전면 금속 라인들 (408(1)(1), 408(1)(2)) 은 금속화 구조체 (410) 의 제 1 금속 층 (M1) 에 배치되고, 전면 금속 라인 (408(2)) 은 금속화 구조체 (410) 의 제 2 금속 층 (M2) 에 배치된다. 두(2)개의 후면-전면 접속 구조체들 (412(1), 412(2)) 이 추가적인 후면 금속 라인들 (414(1), 414(2)) 을 전면 금속 라인들 (408(1)(1), 408(1)(2)) 에 커플링하기 위해 더미 게이트 (GD(2)) 를 통하여 배치된다. 후면-전면 접속 구조체 (412(1)) 는 후면 금속 라인 (414(1)) 을 전면 금속 라인 (408(1)(1)) 에 커플링하는데 사용된다. 후면-전면 접속 구조체 (412(2)) 는 후면 금속 라인 (414(2)) 을 전면 금속 라인 (408(1)(2)) 에 커플링하는데 사용된다. 두(2)개의 후면-전면 접속 구조체들 (412(3), 412(4)) 은 또한 추가적인 후면 금속 라인들 (414(3), 414(4)) 을 전면 금속 라인들 (408(1)(1), 408(1)(2)) 에 커플링하기 위해 더미 게이트 (GD(3)) 를 통하여 배치된다. 이는 세(3)개의 인접한 더미 게이트들 (GD(1)-GD(3)) 에 기인하여 추가적인 영역이 있기 때문에 후면 내지 전면 라우팅의 저항을 감소시키기 위한 것일 수 있다. 후면-전면 접속 구조체 (412(3)) 는 후면 금속 라인 (414(3)) 을 전면 금속 라인 (408(1)(1)) 에 커플링하는데 사용된다. 후면-전면 접속 구조체 (412(4)) 는 후면 금속 라인 (414(4)) 을 전면 금속 라인 (408(1)(2)) 에 커플링하는데 사용된다. 이 예에서, 후면-전면 접속 구조체들 (412(1)-414(4)) 은 개별적인 전도성 엘리먼트들 (416(1)-416(4)) 을 포함하고, 전도성 엘리먼트들은 도 4a 에 도시된 바와 같이, 예를 들어, 회로 (400) 의 전면 (417F) 에서 개별적인 N-형 확산 영역 (404N) 및 P-형 확산 영역 (404P) 위에 있는 TSV들을 포함하는 전도성 필라들 또는 비아들일 수도 있다. 후면-전면 접속 구조체들 (412(1)-412(2)) 은 후면 금속 라인들 (414(1)-414(2)) 에서 라우팅된 신호들을 리프팅하고 전면 금속 라인들 (408(1)(1), 408(1)(2)) 에 커플링하도록 구성된다.
도 4a 및 4b 를 계속 참조하여 보면, 후면-전면 접속 구조체들 (412(1)-412(4)) 은 또한 추가적인 개별적 전도성 엘리먼트들 (420(1)-420(4)) 을 포함하고, 전도성 엘리먼트들은 예를 들어, 회로 (400) 의 후면 (417B) 에서 N-형 확산 영역 (404N) 및 P-형 확산 영역 (404P) 아래에 있는 전도성 필라들 또는 비아들일 수도 있다. 전도성 엘리먼트들 (420(1)-420(4)) 은, 후면 금속 라인들 (414(1), 414(2)) 을 전면 금속 라인들 (408(1)(1), 408(1)(2)) 에 커플링시키기 위해 개별적인 후면 금속 라인들 (414(1), 414(2)) 에 커플링되고 이와 접촉한다. 이 예에서, 도 4a 에 도시된 바와 같이, 후면 금속 라인들 (414(1), 414(2)) 의, 전면 금속 라인들 (408(1)(1), 408(1)(2)) 에 대한 커플링을 브리징하기 위해 중간 금속 라인들 (422(1)-422(4)) 이 금속화 구조체 (410) 에 제공된다. 예를 들어, 전력은 후면 금속 라인들 (414(1), 414(2)) 을 통해 라우팅될 수 있고, 이는 이어서 후면-전면 접속 구조체들 (412(1)-412(4)) 을 통해 전면 금속 라인들 (408(1)(1), 408(1)(2)) 로 라우팅된다. 예를 들어, 전면 금속 라인들 (408(1)(1), 408(1)(2)) 에 대한 후면 금속 라인들 (414(1)-414(4)) 의 커플링의 저항을 낮추기 위해 더 많은 재료를 제공하기 위해 다수의 후면-전면 접속 구조체들 (412(1)-412(4)) 을 제공하는 것이 바람직할 수 있다.
본 명세서에서 사용될 경우 용어들 "전방", "전면", "하부", 및 "하부측" 은 상대적인 용어들임을 또한 유의한다. 예를 들어, 이들 용어들은 "전방" 또는 "전면" 이 지면에 대해 "하부" 또는 "하부측" 위에 있는 엄격한 배향을 제한하거나 암시하도록 의미되지 않고, 다른 서술된 배향에 대한 상대적인 배향만을 의미한다. 예를 들어, 엘리먼트의 "전면" 은 "하부측"으로서 엘리먼트의 반대편 위에 있는 측이다.
본원에 논의된 임의의 양태들에 따라 그리고 도 1a-1b, 3a-3e, 및 4a-4b 에서의 회로들을 포함하지만 이들에 제한되지 않는, 전면 및 후면 라우팅을 포함하고 전면 라우팅을 후면 라우팅에 커플링하는 후면-전면 접속 구조체를 더 포함하는 회로가 임의의 프로세서 기반 디바이스에 제공될 수 있거나 그 안에 통합될 수도 있다. 예들은, 제한없이, 셋톱 박스, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 글로벌 포지셔닝 시스템 (GPS) 디바이스, 모바일 폰, 셀룰러 폰, 스마트 폰, 세션 개시 프로토콜 (SIP) 폰, 태블릿, 패블릿, 서버, 컴퓨터, 휴대용 컴퓨터, 모바일 컴퓨팅 디바이스, 웨어러블 컴퓨팅 디바이스 (예컨대, 스마트 와치, 헬스 또는 피트니스 트래커, 아이웨어 등), 데스크톱 컴퓨터, 개인용 디지털 보조기 (PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 비디오 플레이어, 디지털 비디오 디스크 (DVD) 플레이어, 휴대용 디지털 비디오 플레이어, 자동차, 차량 컴포넌트, 항공전자 시스템들, 드론, 및 멀티콥터를 포함한다.
이와 관련하여, 도 5 는, 시스템의 여러 컴포넌트들에서 본원에 개시된 임의의 양태들에 따라 도 1a-1b, 도 3a-3e, 및 도 4a-4b 의 회로들을 포함하지만 이에 제한되지 않는, 전면 및 후면 라우팅을 포함하는 회로들을 포함할 수 있고, 전면 라우팅을 후면 라우팅에 커플링하는 후면-전면 접속 구조체를 더 포함할 수 있는 프로세서-기반 시스템 (500) 의 일 예를 예시한다. 예를 들어, 회로들은 CMOS 회로들에서 채용되는 FET들일 수도 있다. 이 예에서, 프로세서 기반 시스템 (500) 은 SoC (system-on-a-chip) (506) 로서의 IC (504) 로서 형성될 수도 있다. 프로세서 기반 시스템 (500) 은, CPU 코어들 또는 프로세서 코어들로서 또한 지칭될 수도 있는 하나 이상의 프로세서들 (510) 을 포함하는 CPU (508) 를 포함한다. CPU (508) 는, 임시로 저장된 데이터로의 신속한 액세스를 위해 CPU (508) 에 커플링된 캐시 메모리 (512) 를 가질 수도 있다. CPU (508) 는 시스템 버스 (514) 에 커플링되고, 프로세서 기반 시스템 (500) 에 포함된 마스터 및 슬레이브 디바이스들을 상호커플링시킬 수 있다. 널리 공지된 바와 같이, CPU (508) 는 시스템 버스 (514) 상으로 어드레스, 제어, 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU (508) 는 버스 트랜잭션 요청들을 슬레이브 디바이스의 일 예로서 메모리 제어기 (516) 에 통신할 수 있다. 비록 도 5 에 예시되지 않더라도, 다중의 시스템 버스들 (514) 이 제공될 수 있으며, 여기서, 각각의 시스템 버스 (514) 는 상이한 패브릭을 구성한다.
다른 마스터 및 슬레이브 디바이스들은 시스템 버스 (514) 에 접속될 수 있다. 도 5 에 예시된 바와 같이, 이들 디바이스들은, 예들로서, 메모리 제어기 (516) 및 메모리 어레이(들) (518) 를 포함하는 메모리 시스템 (520), 하나 이상의 입력 디바이스들 (522), 하나 이상의 출력 디바이스들 (524), 하나 이상의 네트워크 인터페이스 디바이스들 (526), 및 하나 이상의 디스플레이 제어기들 (528) 을 포함할 수 있다. 메모리 시스템 (520), 하나 이상의 입력 디바이스들 (522), 하나 이상의 출력 디바이스들 (524), 하나 이상의 네트워크 인터페이스 디바이스들 (526), 및 하나 이상의 디스플레이 제어기들 (528) 의 각각은 회로들을 포함할 수 있다. 입력 디바이스(들) (522) 는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이에 제한되지 않는 임의의 유형의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들) (524) 는 오디오, 비디오, 다른 시각적 표시기들 등을 포함하지만 이에 제한되지 않는 임의의 유형의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들) (526) 는 네트워크 (530) 로의 그리고 네트워크로부터의 데이터 교환을 허용하도록 구성된 임의의 디바이스일 수 있다. 네트워크 (530) 는 유선 또는 무선 네트워크, 사설 또는 공중 네트워크, 로컬 영역 네트워크 (LAN), 무선 로컬 영역 네트워크 (WLAN), 광역 네트워크 (WAN), BLUETOOTH™ 네트워크, 및 인터넷을 포함하지만 이에 한정되지 않는 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들)(526)는 원하는 임의의 유형의 통신 프로토콜을 지원하도록 구성될 수 있다.
CPU (508) 는 또한, 하나 이상의 디스플레이들 (532) 로 전송된 정보를 제어하기 위해 시스템 버스 (514) 상으로 디스플레이 제어기(들) (528) 에 액세스하도록 구성될 수도 있다. 디스플레이 제어기(들) (528) 는 하나 이상의 비디오 프로세서들 (534) 을 통해 디스플레이될 정보를 디스플레이(들) (532) 로 전송하며, 이 하나 이상의 비디오 프로세서들 (534) 은 디스플레이될 정보를 디스플레이(들) (532) 에 적합한 포맷으로 프로세싱한다. 디스플레이(들) (532) 는 음극선관 (CRT), 액정 디스플레이 (LCD), 플라즈마 디스플레이, 발광 다이오드 (LED) 디스플레이 등을 포함하지만 이에 제한되지 않는 임의의 타입의 디스플레이를 포함할 수 있다.
도 6 은 하나 이상의 IC들 (602) 로부터 형성된 라디오 주파수 (RF) 컴포넌트들을 포함하는 예시적인 무선 통신 디바이스 (600) 를 예시하며, 여기서, IC들 (602) 의 임의의 것은 도 1a-1b, 도 3a-3e, 및 도 4a-4b 의 회로들을 포함하지만 이에 제한되지 않고 본원에 개시된 임의의 양태들에 따라, 전면 및 후면 라우팅을 포함하는 회로들을 포함하고, 전면 라우팅을 후면 라우팅에 커플링하는 후면-전면 접속 구조체를 더 포함한다. 예를 들어, 회로들은 본 명세서에 개시된 임의의 양태들에 따라, CMOS 회로들에서 이용되는 FET들일 수 있다.
무선 통신 디바이스 (600) 는, 예들로서, 상기 언급된 디바이스들 중 임의의 디바이스를 포함하거나 그 디바이스에서 제공될 수도 있다. 도 6 에 도시된 바와 같이, 무선 통신 디바이스 (600) 는 트랜시버 (604) 및 데이터 프로세서 (606) 를 포함한다. 데이터 프로세서 (606) 는 데이터 및 프로그램 코드들을 저장하기 위한 메모리를 포함할 수도 있다. 트랜시버 (604) 는 양방향 통신들을 지원하는 송신기 (608) 및 수신기 (610) 를 포함한다. 일반적으로, 무선 통신 디바이스 (600) 는 임의의 수의 통신 시스템들 및 주파수 대역들에 대한 임의의 수의 송신기들 (608) 및/또는 수신기들 (610) 을 포함할 수도 있다. 트랜시버 (604) 의 전부 또는 일부는 하나 이상의 아날로그 IC들, RF IC들 (RFIC들), 믹싱된 신호 IC들 등 상에서 구현될 수도 있다.
송신기 (608) 또는 수신기 (610) 는 수퍼-헤테로다인 아키텍처 또는 직접-변환 아키텍처로 구현될 수도 있다. 수퍼-헤테로다인 아키텍처에서, 신호는 다중의 스테이지들에서 RF 와 기저대역 사이에서 주파수 변환되며, 예를 들어, 일 스테이지에서 RF 로부터 중간 주파수 (IF) 로, 그 다음, 다른 스테이지에서 IF 로부터 기저대역으로 주파수 변환된다. 직접-변환 아키텍처에서, 신호는 일 스테이지에서 RF 와 기저대역 사이에서 주파수 변환된다. 수퍼-헤테로다인 및 직접-변환 아키텍처들은 상이한 회로 블록들을 사용하고/하거나 상이한 요건들을 가질 수도 있다. 도 6 에서의 무선 통신 디바이스 (600) 에서, 송신기 (608) 및 수신기 (610) 는 직접-변환 아키텍처로 구현된다.
송신 경로에서, 데이터 프로세서 (606) 는 송신될 데이터를 프로세싱하고, I 및 Q 아날로그 출력 신호들을 송신기 (608) 에 제공한다. 예시적인 무선 통신 디바이스 (600) 에서, 데이터 프로세서 (606) 는 데이터 프로세서 (606) 에 의해 생성된 디지털 신호들을 I 및 Q 아날로그 출력 신호들, 예컨대, I 및 Q 출력 전류들로, 추가 프로세싱을 위해 변환하기 위한 디지털-아날로그 변환기들 (DAC들) (612(1), 612(2)) 을 포함한다.
송신기 (608) 내에서, 저역통과 필터들 (614(1), 614(2)) 은 I 및 Q 아날로그 출력 신호들을 각각 필터링하여 이전의 디지털-아날로그 변환에 의해 야기된 원치 않은 신호들을 제거한다. 증폭기들 (AMP) (616(1), 616(2)) 은 저역통과 필터들 (614(1), 614(2)) 로부터의 신호들을 각각 증폭하고, I 및 Q 기저대역 신호들을 제공한다. 상향변환기 (618) 는 송신 (TX) 로컬 오실레이터 (LO) 신호 생성기 (622) 로부터 믹서들 (620(1), 620(2)) 을 통해 I 및 Q TX LO 신호들로 I 및 Q 기저대역 신호들을 상향변환하여 상향변환된 신호 (624) 를 제공한다. 필터 (626) 는 상향변환된 신호 (624) 를 필터링하여, 수신 주파수 대역의 노이즈 뿐만 아니라 주파수 상향변환에 의해 야기된 원하지 않는 신호들을 제거한다. 전력 증폭기 (PA) (628) 는 필터 (626) 로부터 상향변환된 신호 (624) 를 증폭하여 원하는 출력 전력 레벨을 획득하고 송신된 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치 (630) 를 통해 라우팅되고 안테나 (632) 를 통해 송신된다.
수신 경로에서, 안테나 (632) 는 기지국들에 의해 송신된 신호들을 수신하고 수신된 RF 신호를 제공하며, 이는 듀플렉서 또는 스위치 (630) 를 통해 라우팅되고 저잡음 증폭기 (LNA) (634) 에 제공된다. 듀플렉서 또는 스위치 (630) 는, RX 신호들이 TX 신호들로부터 격리되도록, 특정 수신 (RX)-대-TX 듀플렉서 주파수 분리로 동작하도록 설계된다. 수신된 RF 신호는 LNA (634) 에 의해 증폭되고 필터 (636) 에 의해 필터링되어, 원하는 RF 입력 신호를 획득한다. 하향변환 믹서들 (638(1), 638(2)) 은 필터 (636) 의 출력을 RX LO 신호 생성기 (640) 로부터의 I 및 Q RX LO 신호들 (즉, LO_I 및 LO_Q) 과 믹싱하여 I 및 Q 기저대역 신호들을 생성한다. I 및 Q 기저대역 신호들은 증폭기들 (AMP) (642(1), 642(2)) 에 의해 증폭되고 저역통과 필터들 (644(1), 644(2)) 에 의해 추가로 필터링되어, 데이터 프로세서 (606) 에 제공되는 I 및 Q 아날로그 입력 신호들을 획득한다. 이 예에 있어서, 데이터 프로세서 (606) 는 아날로그 입력 신호들을, 데이터 프로세서 (606) 에 의해 추가로 프로세싱될 디지털 신호들로 변환하기 위한 ADC들 (646(1), 646(2)) 을 포함한다.
도 6 의 무선 통신 디바이스 (600) 에서, TX LO 신호 생성기 (622) 는 주파수 상향변환을 위해 사용되는 I 및 Q TX LO 신호들을 생성하는 한편, RX LO 신호 생성기 (640) 는 주파수 하향변환을 위해 사용되는 I 및 Q RX LO 신호들을 생성한다. 각각의 LO 신호는 특정 기본 주파수를 갖는 주기적 신호이다. TX PLL (phase-locked loop) 회로 (648) 는 데이터 프로세서 (606) 로부터 타이밍 정보를 수신하고 TX LO 신호 생성기 (622) 로부터의 TX LO 신호들의 주파수 및/또는 위상을 조정하는데 사용되는 제어 신호를 생성한다. 유사하게, RX PLL 회로(650)는 데이터 프로세서(606)로부터 타이밍 정보를 수신하고 RX LO 신호 생성기(640)로부터의 RX LO 신호들의 주파수 및/또는 위상을 조정하는데 사용되는 제어 신호를 생성한다.
당업자는 또한 본 명세서에 개시된 양태들에 관해 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어로서, 메모리에 또는 다른 컴퓨터 판독가능 매체에 저장되고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들로서, 또는 이들 양자의 조합들로서 구현될 수도 있음을 추가로 인식할이다. 본 명세서에서 설명된 마스터 및 슬레이브 디바이스들은, 예들로서, 임의의 회로, 하드웨어 컴포넌트, 집적 회로 (IC), 또는 IC 칩에서 채용될 수도 있다. 본 명세서에서 개시된 메모리는 임의의 타입 및 사이즈의 메모리일 수도 있고, 임의의 타입의 원하는 정보를 저장하도록 구성될 수도 있다. 이러한 상호대체 가능성을 분명히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 일반적으로 그들의 기능성의 관점에서 상기 설명되었다. 그러한 기능성이 구현되는 방법은 특정 어플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자는 설명된 기능성을 각각의 특정 어플리케이션에 대하여 다양한 방식들로 구현할 수도 있지만, 그러한 구현의 결정들이 본 개시의 범위로부터의 일탈을 야기하는 것으로서 해석되지는 않아야 한다.
본 명세서에서 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 그 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합 (예컨대, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 커플링된 하나 이상의 마이크로프로세서들, 또는 임의의 그러한 다른 구성물) 으로서 구현될 수도 있다.
본 명세서에서 개시된 양태들은 하드웨어에서 및 하드웨어에 저장된 명령들에서 구현될 수도 있으며, 예를 들어, 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적으로 프로그래밍가능 ROM (EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM (EEPROM), 레지스터들, 하드 디스크, 착탈가능 디스크, CD-ROM, 또는 당업계에 공지된 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수도 있다. ASIC는 원격 스테이션에 상주할 수도 있다. 대안으로, 프로세서와 저장 매체는 원격 스테이션, 기지국, 또는 서버에서 별개의 컴포넌트들로서 상주할 수도 있다.
본 명세서의 예시적인 양태들 중 임의의 양태에서 설명된 동작 단계들은 예들 및 논의를 제공하도록 설명되는 것에 또한 유의한다. 설명된 동작들은 예시된 시퀀스들 이외의 다수의 상이한 시퀀스들에서 수행될 수도 있다. 더욱이, 단일의 동작 단계에서 설명된 동작들은 실제로 다수의 상이한 단계들에서 수행될 수도 있다. 추가적으로, 예시적인 양태들에서 논의된 하나 이상의 동작 단계들은 커플링될 수도 있다. 플로우차트 도면들에서 예시된 동작 단계들은, 당업자에게 용이하게 자명할 바와 같은 다수의 상이한 수정들을 당할 수도 있음이 이해되어야 한다. 당업자는 또한, 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수도 있음을 이해할 것이다. 예를 들어, 위의 설명 전반에 걸쳐 언급될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학장들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
본 개시의 전술된 설명은 당업자로 하여금 본 개시를 제조 또는 이용하게 할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 쉽게 자명할 것이며, 본 명세서에 정의된 일반적인 원리들은 다른 변형들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 설명된 예들 및 설계들로 한정되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 신규한 특징들과 일관되는 가장 넓은 범위를 부여받아야 한다.

Claims (20)

  1. 회로로서,
    전면 및 후면을 포함하는 반도체 디바이스;
    상기 반도체 디바이스의 전면에 인접하여 배치된 금속화 구조체로서, 상기 금속화 구조체는 전면 금속 라인을 포함하는, 상기 금속화 구조체;
    상기 반도체 디바이스의 후면에 인접하여 배치된 후면 금속 라인으로서, 상기 후면 금속 라인은 상기 반도체 디바이스에 커플링되는, 상기 후면 금속 라인; 및
    상기 후면 금속 라인을 상기 전면 금속 라인에 커플링하는 후면-전면 접속 구조체를 포함하는, 회로.
  2. 제 1 항에 있어서,
    더미 게이트를 더 포함하고;
    상기 후면-전면 접속 구조체는 상기 더미 게이트에 인접하여 배치되는, 회로.
  3. 제 2 항에 있어서,
    상기 더미 게이트에 인접하여 배치된 제 2 더미 게이트를 더 포함하고,
    상기 후면-전면 접속 구조체는 상기 더미 게이트와 상기 제 2 더미 게이트 사이에 또한 배치되는, 회로.
  4. 제 1 항에 있어서,
    상기 후면-전면 접속 구조체는 전도성 수직 상호접속 액세스 (비아) 를 포함하는, 회로.
  5. 제 1 항에 있어서,
    상기 후면-전면 접속 구조체는 상기 반도체 디바이스의 적어도 일부분을 관통하여 배치되는 스루-실리콘 비아 (through-silicon via; TSV) 를 포함하는, 회로.
  6. 제 1 항에 있어서,
    상기 전면 금속 라인은 상기 반도체 디바이스에 커플링되는, 회로.
  7. 제 1 항에 있어서,
    상기 반도체 디바이스 및 상기 후면 금속 라인에 커플링된 후면 금속 컨택을 더 포함하는, 회로.
  8. 제 1 항에 있어서,
    상기 후면-전면 접속 구조체는:
    상기 전면 금속 라인에 커플링된 전면 비아; 및
    상기 후면 금속 라인에 커플링된 후면 비아를 포함하는, 회로.
  9. 제 1 항에 있어서,
    상기 반도체 디바이스는 전면 및 후면을 포함하는 반도체 층을 포함하고,
    상기 반도체 층의 전면은 상기 금속화 구조체에 인접하여 배치되고; 그리고
    상기 반도체 층의 후면은 기판에 인접하여 배치되고; 그리고
    상기 후면-전면 접속 구조체는:
    상기 반도체 층의 전면으로부터 상기 반도체 층의 후면까지 상기 반도체 층을 통하여 연장되고 상기 전면 금속 라인 및 상기 후면 금속 라인에 커플링되는 비아를 포함하는, 회로.
  10. 제 1 항에 있어서,
    전계 효과 트랜지스터 (FET) 회로를 더 포함하고,
    상기 FET 회로는 FET 를 포함하고,
    상기 FET 는:
    기판 위에 배치된 전도 채널;
    상기 전도 채널의 제 1 단부 부분에 배치된 소스;
    상기 제 1 단부 부분에 대향하는 상기 전도 채널의 제 2 단부 부분에 배치된 드레인; 및
    상기 전도 채널의 적어도 일부분 위에 그리고 상기 전도 채널의 상기 제 1 단부 부분과 상기 제 2 단부 부분 사이에 배치된 게이트를 포함하고,
    상기 후면 금속 라인은 상기 FET 의 소스, 드레인 및 게이트 중 하나와 접촉하는, 회로.
  11. 제 10 항에 있어서,
    상기 소스의 후방 표면, 상기 드레인의 후방 표면, 및 상기 게이트의 후방 표면 중 하나와 커플링된 후면 금속 컨택을 더 포함하고;
    상기 후면 금속 컨택은 상기 후면 금속 라인에 커플링되는, 회로.
  12. 제 1 항에 있어서,
    셋탑 박스; 엔터테인먼트 유닛; 내비게이션 디바이스; 통신 디바이스; 고정 위치 데이터 유닛; 이동 위치 데이터 유닛; 글로벌 포지셔닝 시스템 (GPS) 디바이스; 모바일 폰; 셀룰러 폰; 스마트 폰; 세션 개시 프로토콜 (SIP) 폰; 태블릿; 패블릿; 서버; 컴퓨터; 휴대용 컴퓨터; 모바일 컴퓨팅 디바이스; 웨어러블 컴퓨팅 디바이스; 데스크탑 컴퓨터; 개인용 디지털 보조기 (PDA); 모니터; 컴퓨터 모니터; 텔레비전; 튜너; 라디오; 위성 라디오; 뮤직 플레이어; 디지털 뮤직 플레이어; 휴대용 뮤직 플레이어; 디지털 비디오 플레이어; 비디오 플레이어; 디지털 비디오 디스크 (DVD) 플레이어; 휴대용 디지털 비디오 플레이어; 자동차; 차량 컴포넌트; 항공전자 시스템들; 드론; 및 멀티콥터로 이루어진 그룹으로부터 선택된 디바이스에 통합되는, 회로.
  13. 제 1 항에 있어서,
    반도체 다이에 통합되는, 회로.
  14. 회로를 제조하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판 상에 반도체 디바이스를 형성하는 단계로서, 상기 반도체 디바이스는 상기 기판에 인접하여 배치되는 전면 및 후면을 포함하는, 상기 반도체 디바이스를 형성하는 단계; 및
    반도체 디바이스의 전면에 인접하여 금속화 구조체를 형성하는 단계로서, 상기 금속화 구조체는 전면 금속 라인을 포함하는, 금속화 구조체를 형성하는 단계;
    상기 반도체 디바이스의 후면 상에 인접하여 후면 금속 라인을 형성하는 단계;
    상기 반도체 디바이스에 상기 후면 금속 라인을 커플링하는 단계; 및
    상기 후면 금속 라인을 상기 전면 금속 라인에 커플링하는 후면-전면 접속 구조체를 형성하는 단계를 포함하는, 회로를 제조하는 방법.
  15. 제 14 항에 있어서,
    더미 게이트를 형성하는 단계를 더 포함하고,
    상기 후면-전면 접속 구조체를 형성하는 단계는 상기 더미 게이트에 인접하여 상기 후면-전면 접속 구조체를 배치하는 단계를 더 포함하는, 회로를 제조하는 방법.
  16. 제 15 항에 있어서,
    상기 더미 게이트에 인접하여 배치된 제 2 더미 게이트를 형성하는 단계를 더 포함하고,
    상기 후면-전면 접속 구조체를 형성하는 단계는 상기 더미 게이트와 상기 제 2 더미 게이트 사이에 상기 후면-전면 접속 구조체를 배치하는 단계를 더 포함하는, 회로를 제조하는 방법.
  17. 제 14 항에 있어서,
    상기 기판 상에 반도체 디바이스를 형성하는 단계는 전계 효과 트랜지스터 (FET) 회로를 형성하는 단계를 포함하고,
    상기 기판 위에 배치된 전도 채널을 형성하는 단계;
    상기 전도 채널의 제 1 단부 부분에 배치된 소스를 형성하는 단계;
    상기 제 1 단부 부분에 대향하는 상기 전도 채널의 제 2 단부 부분에 배치된 드레인을 형성하는 단계; 및
    상기 전도 채널의 적어도 일부분 위에 그리고 상기 전도 채널의 상기 제 1 단부 부분과 상기 제 2 단부 부분 사이에 배치된 게이트를 형성하는 단계를 포함하고,
    상기 후면 금속 라인은 상기 FET 회로의 소스, 드레인 및 게이트 중 하나와 접촉하는, 회로를 제조하는 방법.
  18. 상보성 금속 산화물 반도체 (CMOS; complementary metal oxide semiconductor) 회로로서,
    포지티브 (P)-형 (P-형) 전계 효과 트랜지스터 (FET)(PFET);
    네거티브 (N)-형 (N-형) FET (NFET);
    상기 PFET 및 상기 NFET 중 적어도 하나의 전면에 인접하여 배치되는 금속화 구조체로서, 상기 금속화 구조체는 전면 금속 라인을 포함하는, 상기 금속화 구조체;
    상기 NFET 및 PFET 중 적어도 하나의 후면에 인접하여 배치된 후면 금속 라인으로서, 상기 후면 금속 라인은 상기 NFET 및 상기 PFET 중 적어도 하나에 커플링되는, 상기 후면 금속 라인; 및
    상기 후면 금속 라인을 상기 전면 금속 라인에 커플링하는 후면-전면 접속 구조체를 포함하는, 상보성 금속 산화물 반도체 회로.
  19. 제 18 항에 있어서,
    더미 게이트를 더 포함하고;
    상기 후면-전면 접속 구조체는 상기 더미 게이트에 인접하여 배치되는, 상보성 금속 산화물 반도체 회로.
  20. 제 19 항에 있어서,
    상기 더미 게이트에 인접하여 배치된 제 2 더미 게이트를 더 포함하고,
    상기 후면-전면 접속 구조체는 상기 더미 게이트와 상기 제 2 더미 게이트 사이에 또한 배치되는, 상보성 금속 산화물 반도체 회로.
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