CN1319166C - 半导体装置 - Google Patents

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Abstract

根据本发明的一种半导体装置，在半导体衬底上设置一层电绝缘体。在所述层中设置具有暴露到层表面的一部分的连接极板。在半导体衬底上设置有跨过电绝缘体与连接极板相对的晶体管结构。该晶体管结构包括沿层的厚度方向跨过绝缘体与连接极板相对的多晶硅栅，以及在形成多晶硅栅的平面上在多晶硅栅的各个相对的侧边缘外侧处设置的扩散区。因此，根据本发明，在I/O之间的电源噪声被吸收了，特别是对于EMI和EMS具有极好的效果。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，该半导体装置包括在电源之间且带有晶体管的电容，以便加强大规模集成电路(下文称作LSI)的电磁适应性(下文称作EMC)。
背景技术
最近，结合有LSI的电气设备已取得了越来越大的进步，这些进步包括功能的增加，执行的高速度和供电电压的降低。相应地，产生了对功能增强、速度提高和电压降低的LSI的极大需求。为了响应这一需求，LSI的结构及其制造工艺被进一步小型化了。
然而，小型化的LSI可能由于入侵噪声而产生故障。另外，高速的LSI可能向LSI外辐射噪声。从LSI辐射的噪声引起其它设备中的无线电干扰。
对于LSI的EMC所采取的措施是改变衬底的结构和安装有LSI的电气设备的结构，或者增加用于减小噪声的部件。然而，这种对于EMC采取的措施导致制造成本的上升。并且，由于电气设备本身的小型化使得增加用于防止噪声的部件的措施已经达到了极限。因此存在着对于在LSI中提高EMC并同时提供高功能和高速度的强大需求。
根据LSI，在LSI中形成的电容总量(下文称作总电容)在对于EMC的措施中是有效的。另外，在LSI的电源线和地之间或者在发射极和地之间插入旁路电容器在EMC措施中是有效的。
然而，随着工艺变得精细或者芯片面积的小型化，减小了LSI的总电容。此外，很难在小型化的LSI中安装旁路电容器。
图12和13示出了传统半导体电路的布局结构的例子。参照图12和13，标号403指示P型半导体衬底，标号405指示在P型半导体衬底403上形成的电绝缘体层，标号400指示在电绝缘体层405中部位置处沿其厚度方向平行于P型半导体衬底403布置的连接极板(connection pad)，标号401指示连接到连接极板400终端的布线图案，以及标号402表示设置在连接极板400上部的电绝缘体层405的开口。连接极板400通过开口402暴露到外部。在连接极板400和半导体衬底403之间不设置另外的电路元件。这是由于必须保证在LSI晶片的探测试验时探针的耐受电压或者在装配时引线结合的耐受电压以便增加可靠性。
根据这样的半导体装置的布局结构的例子，来自LSI端子的静电放电(ESD)成为问题。按照惯例，已知未审查专利公开出版物02-97053公开了一种结构，其中ESD的耐受电压被提高了。根据该结构，在连接极板400和半导体P型衬底403之间设置多晶硅层。多晶硅层和连接极板400跨过电绝缘体层(介电膜)405形成平行的平面板。多晶硅层电连接到电源上。这样，在连接极板400和电源之间形成电容器。以这种结构，由于增加了保护电子元件，因此可以在不增加芯片面积的情况下提高电涌的耐受电压。
然而，即使在提高了电涌耐受电压的半导体电路中，也没有提供对EMI(电磁干扰)或者EMS(电磁敏感度)有效的结构，其中由于在LSI工作期间向外释放的电磁噪声，所述EMI会引起其它设备的故障，并且由于其它设备操作期间产生的外部噪声，所述EMS会引起LSI本身的故障。
发明内容
本发明的主要目的是提供一种半导体装置，其中在连接极板处形成由晶体管栅氧化层薄膜制成的具有大电容的电容器，并且所述电容器作为旁路电容器有助于改善EMI和EMS而不改变布局面积。
为了达到上述目的，本发明提供了一种具有暴露到层表面的一部分的连接极板，所述连接极板位于设置在半导体衬底上的电绝缘体层中。另外，本发明提供了一种晶体管结构，所述晶体管结构设置在半导体衬底上并且形成跨过电绝缘体与连接极板相对的电容。因此，根据本发明，在I/O之间的电源噪声可被吸收，特别是对于EMI和EMS提供了显著的效果。
附图说明
通过以下对实施例的描述和所附加的权利要求的明确规定，本发明的除上述以外的其它目的将变得更加明显。本发明的实施也给予本领域的技术人员在本说明书中没有提到的许多不同效果的启示。
图1是根据本发明第一优选实施例的半导体装置的布局图；
图2是沿图1的a-a′线的剖面图；
图3是沿图1的b-b′线的剖面图；
图4是沿图1的c-c′线的剖面图；
图5是沿图1的d-d′线的剖面图；
图6是包括根据第一实施例的半导体装置的I/O电路的间图；
图7是根据本发明第二优选实施例的半导体装置的布局图；
图8是沿图7的a-a′线的剖面图；
图9是沿图7的b-b′线的剖面图；
图10是沿图7的c-c′线的剖面图；
图11是沿图7的d-d′线的剖面图；
图12是传统I/O电路的简图；和
图13是沿图12的a-a′线的剖面图。
具体实施方式
以下将参照附图描述本发明的优选实施例。
(第一优选实施例)
图1至图5示出了根据本发明第一优选实施例的半导体装置的结构。该半导体装置例如包含在作为它的I/O电路的LSI中。该实施例的半导体电路设置在P型半导体衬底33中和层叠设置在P型半导体衬底33上的绝缘体膜47中。
该半导体电路包括由扩散区3和多晶硅栅2组成的N型晶体管结构和连接极板1。N型晶体管结构跨过构成电绝缘体膜47的电绝缘体与连接极板1相对。N型晶体管结构沿着电绝缘体膜47的厚度方向与连接极板1相对。
多晶硅栅2设置在P型半导体衬底33的表面上。多晶硅栅2被设置为沿着绝缘体膜47的厚度方向与连接极板1相对。多晶硅栅2的平面构形与电极极板(electrode pad)1的平面构形相同。作为电极极板1和多晶硅栅2的平面构形的例子，具有圆形、多边形等构形。根据该实施例，采用的是矩形构形。多晶硅栅2的整体被布置为与具有相同构形的电极极板1交叠。
在多晶硅栅2和P型半导体衬底33之间设置栅氧化层薄膜32。当P型半导体衬底33由硅衬底构成时，构成电绝缘体层47的电绝缘体由诸如氧化硅薄膜或氮化硅薄膜制成。多晶硅栅2具有从扩散区3经过衬底朝向外部延伸的部分2a。栅氧化层薄膜32不设在部分2a之下。
扩散区3在P型半导体衬底33的内侧形成。扩散区3被布置为围绕多晶硅栅2的侧边的整个外周。因此，扩散区3被布置在形成有多晶硅栅2的平面上且在多晶硅栅2的各个相对侧边的外侧处。扩散区3包括P型扩散区34和N型扩散区35。扩散区3被布置为环形从而N型扩散区35形成于内侧而P型扩散区34形成于外侧。
连接极板1设置在电绝缘体层47中。连接极板1包括第一电极极板30、第二电极极板44和第三电极极板46。这些电极极板30、44和46和多晶硅栅2被布置为彼此平行相对。这些电极极板30、44和46被布置为沿层47的厚度方向相对。第一电极极板30被布置得最靠近多晶硅栅2。第三电极极板46被布置得最远离多晶硅栅2。第二电极极板44布置在第一电极极板30和第三电极极板46之间。构成电绝缘体层47的电绝缘体介于第一电极极板30和多晶硅栅2之间，并且两者都被电绝缘体电绝缘。构成电绝缘体层47的电绝缘体介于第一电极极板30和第二电极极板44之间，并且两者都被电绝缘体电绝缘。尽管电绝缘体层47介于第二电极极板44和第三电极极板46之间以电绝缘这两者，然而第二电极极板44和第三电极极板46通过设置在电绝缘体层47中的电接触柱组45而电气连接。根据该实施例，第二电极极板44和第三电极极板46构成一对电极极板，而第一电极极板30构成另一电极极板。
第一配线5和第二配线13设置在电绝缘体层47中。第一配线5和第二配线13与第一电极极板30设置在同一平面上。第一配线5和第二配线13与第一电极极板30设置在同一平面上。第一配线5具有环形构形并且设置在所述平面上第一电极极板30的外侧。第一配线5与扩散区3具有相同的平面构形。第一配线5布置为沿层47的厚度方向与扩散区3相对。然而，第一配线5的与多晶硅栅2的部分2a相对的一部分开有切口。第一配线层5具有从环形第一配线5的主体经过衬底朝向外侧延伸的部分5a。该部分5a具有沿着与部分2a相同的方向线性延伸的构形。
第二配线13设置在第一配线5被切口的区域。第二配线13具有沿着与多晶硅栅2的部分2a相同的方向线性延伸的构形。第二配线13的一端被布置为与部分2a相对。第二配线13被布置为与部分5a平行。
用于VDD电源的配线15和用于VSS电源的配线17设置在电绝缘体层47中。用于VDD电源的配线15和用于VSS电源的配线17设置在与第二极板布线层44相同的平面上。配线15和17被设置为沿着层47的厚度方向分别与第二配线13的端部和部分5a相对。配线15和17互相平行地布置。配线15和17布置在垂直于第二配线13和部分5a的方向上。
用于中间层连接的电接触柱6，7，12，14，16和20设置在电绝缘体层47中。第一配线5通过电接触柱6电连接到P型扩散区34。第一配线5通过电接触柱7电连接到N型扩散区35。第一配线5通过电接触柱16电连接到VSS电源配线17。第二配线13通过电接触柱12电连接到多晶硅栅2。第二配线13通过电接触柱14电连接到VDD电源配线15。
参照图1和图2，标号21指示设置在电绝缘体层47表面上的一个开口。第三电极极板46通过开口21暴露到电绝缘体层47的外侧。对由开口21暴露到外侧的第三电极极板46实施引线结合连接。标号4指示P型扩散区34和N型扩散区35之间的边界线。标号18指示I/O电路在P型半导体衬底33上形成的区域。标号99指示设置在用于I/O电路的区域18中的第三配线。第三配线99与第一电极极板30和第一配线5布置在相同的平面上。第三配线99通过电接触柱20电连接到第二电极极板44和第三电极极板46上。第二电极极板44和第三电极极板46具有以下构形以便电连接到第三配线99。即，第二电极极板44和第三电极极板46具有分别朝向第三配线99延伸的部分44a和46a。第三配线99通过电接触柱20电连接到部分44a和46a上。
根据该实施例，如图2所示，N型晶体管结构形成为扩散区3(每个扩散区3包括P型扩散区34和N型扩散区35)布置在多晶硅栅2和栅氧化层薄膜32的两侧以便将它们沿图1的截面方向a-a′夹入。类似地，如图5所示，N型晶体管结构形成为扩散区3(每个扩散区3包括P型扩散区34和N型扩散区35)布置在多晶硅栅2和栅氧化层薄膜32的两侧以便将它们沿图1的截面方向d-d′夹入。这些N型晶体管结构被布置在连接极板1下面。
根据该实施例，由于扩散区3被设置为围绕多晶硅栅2，N型晶体管结构被分别沿着多个方向布置(图1中的a-a′方向和d-d′方向)。这些N型晶体管结构用作电容。
这些N型晶体管结构具有几乎与连接极板1相同的布局结构。因此，根据该实施例，多个晶体管结构共存于一个布局区中而彼此之间不会有不利的影响。因此，在该实施例中，可形成大面积电容而不增加形成该电容所需要的布局尺寸。
根据该实施例，如图4所示，图4为沿图1的c-c′线的剖面图，多晶硅栅2具有从连接极板1沿平面方向看朝向外侧延伸的部分2a，该部分2a通过电接触柱12电连接到另一配线上(第二配线13)。因此，随着电接触柱的形成而产生的物理变形很难影响到连接极板1。因此，可保证连接极板1的物理平面度和结构均匀性。
在制造过程中晶体管可能被损坏，这取决于连接极板1的平面度和结构均匀性。理由如下：在通过开口21对连接极板1进行LSI探测试验时，在连接极板1中产生探测应力。另外，在LSI制造时在连接极板1中产生引线结合应力。当这些应力不均匀地施加于栅氧化层薄膜32上时，会破坏栅氧化层薄膜32。同时，根据该实施例，由于保证了连接极板1的物理平面度和结构均匀性，应力被均匀地施加于栅氧化层薄膜32上，防止了栅氧化层薄膜被破坏。因此，根据该实施例，防止了由于在制造过程中产生的应力而引起的栅氧化层薄膜32的损坏，并提高了晶体管的可靠性。
而且，由于第二配线13设置在第二配线13和连接极板1的平面上连接极板1的外侧处，即使在制造过程中上述应力施加到连接极板1上时，也不破坏第二配线13和电接触柱12。
另外，第二配线13和连接极板1布置在电绝缘体层47中，并且在该平面中互相不交叠。因此，连接极板1和第二配线13可以被形成图案为共存于同一布线设计上。因此，可以设计和制造该实施例的半导体布局设计而不增加半导体加工工艺的数量。
根据该实施例，扩散区3布置在连接极板1的外侧以便在形成连接极板1的平面上围绕连接极板1。扩散区3的P型扩散区34和N型扩散区35通过电接触柱6和7电连接到第一配线5。因此，根据该实施例，扩散区3和第一配线5的连接部分设置在连接极板1的外侧。因此，上述连接部分不易对连接极板1产生物理影响。因此，进一步提高了连接极板1的物理平面度和结构均匀性，并且进一步防止了在制造过程中由于施加在连接极板1上的应力而引起的栅氧化层薄膜32的损坏。
更进一步，由于第一配线5布置在形成第一配线5和连接极板1的平面上连接极板1的外侧处，即使在制造过程中产生的应力施加到连接极板1上时，也不损坏第一配线5和导电柱6和7。
此外，第一配线5和连接极板1在所述平面上互相不交叠，并且两者都设置在电绝缘体层47中。因此，连接极板1和第一配线5可被形成图案为共存于同一布线设计中。因此，可以设计和制造该实施例的半导体布局设计而不增加半导体加工工艺的数量。
而且，在图1所示的半导体布局中在a-a′截面(参照图2，X方向截面)中形成的晶体管结构中，具有与多晶硅栅2几乎相同的尺寸的第一电极极板30设置在连接极板1和多晶硅栅2之间。类似地，在图1所示的半导体布局中在d-d′截面(参照图4，Y方向截面)中形成的晶体管结构中，具有与多晶硅栅2几乎相同的尺寸的第一电极极板30设置在连接极板1和多晶硅栅2之间。因此，该实施例提供了以下结构上的优点。
由于第一电极极板30布置在第二电极极板44和多晶硅栅2之间，介于第二电极极板44和多晶硅栅2之间的电绝缘体层47被第一电极极板30分开。因此，即使在制造过程中由于施加于连接极板1上的应力而在介于第二电极极板44和第一电极极板30之间的电绝缘体(更具体而言，电绝缘体层47)中产生裂纹时，由裂纹产生的物理冲击被第一电极极板30所吸收。因此，由裂纹产生的物理冲击并不施加在位于多晶硅栅2和第一电极极板30之间的电绝缘体上。从而，在多晶硅栅2和第一电极极板30之间的电绝缘体中不产生裂纹。当裂纹在介于多晶硅栅2和第一电极极板30之间的电绝缘体中产生时，会破坏栅氧化层薄膜32。根据该实施例，由于可防止电绝缘体的裂纹，从而可提高晶体管结构的可靠性。
沿各个方向设置的多个晶体管结构中的每一个包括第二电极极板44和第三电极极板46。这些极板44和46通过布置在极板44和极板46之间恒定间隙处的电接触柱组45而电连接。
从而，每个晶体管结构具有这样的连接结构，其中极板通过均匀分布的电接触柱组45电连接。因此，第二电极极板44和第三电极极板46之间的膜厚可以较大。因此，在制造过程中施加到连接极板1上的应力在到达栅氧化层薄膜32之前可以被充分地减小。结果，涉及栅氧化层薄膜32的损坏的可靠性进一步提高了。
根据该实施例，连接到N型晶体管的多晶硅栅2的第二配线13被连接到用于VDD电源的配线15。用于向N型晶体管的扩散区3供应电势的第一配线5被连接到用于VSS电源的配线17。从而，在电源之间形成电容器，并且能够可靠地保持LSI上的电源。更具体而言，根据该实施例，如图4所示，第二配线13通过电接触柱14经过最短的距离电连接到用于VDD电源的配线15。而且，如图3所示，第一配线5通过电接触柱16经过最短的距离电连接到用于VSS电源的配线17。下面将参考图6描述在实施最短连接结构时产生的效果。
如图6中所示的I/O电路204是在图1中的区域18中形成的电路，I/O电路形成于该区域。I/O电路204包括P型输出缓冲器202和N型输出缓冲器203。P型输出缓冲器202的源极连接到I/O电路204的VDD电源上，而其栅极连接到信号线S2，其漏极通过信号线S1连接到连接极板1上。N型输出缓冲器203的源极连接到I/O电路204的VSS电源上，而其栅极连接到栅极信号线S3上，其漏极通过信号线S1连接到极板1上。
参照图6，N型晶体管201构成设置在图1至图5中的连接极板下方的N型晶体管。以这种结构，假设N型晶体管201的栅极经过最短的距离直接连接到I/O电路204的VDD电源上。此外，假设N型晶体管201的漏极和源极经过最短的距离直接连接到I/O电路204的VSS电源上。然后，可以预期在VDD电源和VSS电源之间提供最佳的旁路电容器201。
包括上述构造的I/O电路204的操作在下文中描述。当P型输出缓冲器202和N型输出缓冲器203通过接收来自栅极信号线S2和S3上的栅极输入信号而重复地开和关时，在每次重复操作中，在输出缓冲器之间产生直通电流。该直通电流作为噪声添加到I/O电源之间并作为EMI辐射到LSI的外部。另外，由于一通电流(one-through current)作为开关噪声添加到I/O之间的电源上，因此易于产生LSI故障和损害EMS耐受电压。
同时，在I/O电路204中，通过最短连接距离与低阻抗连接的N型晶体管201电连接到I/O电源上。从而，N型晶体管201作为旁路晶体管操作并有效地吸收I/O电源之间的噪声。因此，包括本发明的构造的I/O电路204提供了极佳的效果，特别是对于EMI和EMS。
图7至图11示出了根据本发明第二优选实施例的半导体装置的I/O电路的构造。该实施例的半导体电路基本上与第一最佳实施例的半导体电路具有相同的构造。因此，在图7至图11中，对于与图1至图5中的部件相同或类似的部件被给予相同的标号，并且省略对它们的描述。
根据第一优选实施例，N型晶体管结构在P型半导体衬底33上形成。同时，根据本优选实施例，P型晶体管结构在P型半导体衬底33上形成。关于这一点，第二优选实施例不同于第一优选实施例。
根据本实施例，在P型半导体衬底33中形成n-阱区349。n-阱区349位于多晶硅栅2和栅氧化层薄膜32下面。沿着多晶硅栅2和栅氧化层薄膜32外周在其外侧环形布置的扩散区3按如下构成。即，扩散区3包括布置在环形构形内侧的P型扩散区334和布置在其外侧的N型扩散区335。根据该实施例，N型扩散区335和P型扩散区334的位置与第一实施例的位置相反。多晶硅栅2通过第二配线13和电接触柱12、14电连接到用于VSS电源的配线315。扩散区3通过第一配线5和电接触柱6、7和16电连接到用于VDD电源的配线317。此外，VDD电源配线317和VSS电源配线315的位置与第一实施例的位置相反。
扩散区3的这种构造上的变化通过制造P型晶体管结构来实现。
根据该实施例，如图8所示，P型晶体管结构形成为扩散区3(每个扩散区3包括P型扩散区334和N型扩散区335)布置在多晶硅栅2和栅氧化层薄膜32的两侧以便将它们沿图7的截面方向a-a′夹入。类似地，如图11所示，P型晶体管结构形成为扩散区3(每个扩散区3包括P型扩散区334和N型扩散区335)布置在多晶硅栅2和栅氧化层薄膜32的两侧以便将它们沿图7的截面方向d-d′夹入。这些P型晶体管结构被布置在连接极板1下面。
根据该实施例，P型晶体管结构沿着多个方向布置(a-a′方向和d-d′方向)。这些P型晶体管结构具有几乎与连接极板1相同的布局结构。因此，根据该实施例，多个晶体管结构共存于一个布局区中而彼此之间不会有不利的影响。因此，在该实施例中，可形成大面积电容而不会增加形成该电容所需要的布局尺寸。由于该实施例提供的其它效果与第一实施例的相同，在此省略对其描述。
从而，从上述两个实施例中，很清楚，根据本发明的半导体装置具有用作电源之间的旁路电容器的构造。因此，它吸收了I/O之间的电源噪声，并且特别是对于EMI和EMS提供了极佳的效果。此外，由于作为本发明中的旁路电容器操作的结构是晶体管结构，根据半导体布局中I/O电源之间的VDD线和VSS线的布置很容易布置该晶体管结构，因此，根据本发明可以有选择地构造旁路电容器。
而且，根据本发明，在电源之间的旁路电容器可以在I/O电源之间形成而不改变布局面积。另外，根据本发明，可以实现低阻抗连接结构，它电连接在电源配线距离最小化的结构中。因此，本发明提供了一种特别是对于降低EMI和加强EMS的效果。此外，在单片LSI的所有终端中可以包括有I/O电路，从而有助于极大地提高LSI的质量。
尽管在此详细描述了本发明最优选的实施例，但是，在要求保护的本发明的实质和范围内，可以对这些优选实施例中的部件的组合和布置进行各种变化。

Claims (11)

1.一种半导体装置，包括：
半导体衬底；
设置在半导体衬底上的电绝缘体层；
设置在所述层中并具有暴露到层表面的一部分的连接极板；和
晶体管结构，所述晶体管结构设置在半导体衬底上并且形成跨过电绝缘体与连接极板相对的电容。
2.根据权利要求1所述的半导体装置，其特征在于，所述晶体管结构包括：
多晶硅栅，所述多晶硅栅沿着所述层的厚度方向跨过绝缘体与连接极板相对；和
扩散区，所述扩散区设置在形成多晶硅栅的平面上多晶硅栅的各个相对侧边的外侧处。
3.根据权利要求2所述的半导体装置，其特征在于，多晶硅栅的平面构形与连接极板的平面构形相同。
4.根据权利要求2所述的半导体装置，其特征在于，扩散区被布置在多晶硅栅的外侧以便在形成多晶硅栅的平面上围绕多晶硅栅的侧边。
5.根据权利要求2所述的半导体装置，其特征在于，包括设置在所述层中并连接到扩散区的配线，其中扩散区在其平面上具有位于与连接极板相对的一部分的外侧处的部分，并且在该部分处电连接到所述配线。
6.根据权利要求3所述的半导体装置，其特征在于，包括设置在所述层中并连接到多晶硅栅的配线，其中所述多晶硅栅在其平面上具有位于与连接极板相对的一部分的外侧处的部分，并且在该部分处电连接到所述配线。
7.根据权利要求1所述的半导体装置，其特征在于，所述连接极板包括沿着所述层的厚度方向跨过电绝缘体相对的一对电极极板；和
设置在电极极板之间的电接触柱组，用于电连接两个电极极板。
8.根据权利要求7所述的半导体装置，其特征在于，另一电极极板设置在所述一对电极极板和多晶硅栅之间，该另一电极极板跨过电绝缘体分别与所述一对电极极板和多晶硅栅相对。
9.根据权利要求2所述的半导体装置，其特征在于，所述晶体管结构是N型晶体管结构，
所述电绝缘体层包括用于VDD电源的配线和用于VSS电源的配线；和
所述多晶硅栅电连接到用于VDD电源的配线上，所述扩散区电连接到用于VSS电源的配线上。
10.根据权利要求9所述的半导体装置，其特征在于，所述多晶硅栅经过最短距离电连接到用于VDD电源的配线上，所述扩散区经过最短距离电连接到用于VSS电源的配线上。
11.根据权利要求2所述的半导体装置，其特征在于，所述晶体管结构是P型晶体管结构，
所述电绝缘体层包括用于VDD电源的配线和用于VSS电源的配线；和
所述多晶硅栅电连接到用于VSS电源的配线上，所述扩散区电连接到用于VDD电源的配线上。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629689B2 (en) * 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
CN100589244C (zh) * 2004-03-16 2010-02-10 松下电器产业株式会社 半导体器件
DE102004025658A1 (de) * 2004-05-26 2005-12-29 Infineon Technologies Ag Verfahren zur Herstellung einer Halbleiterschaltung und entsprechende Halbleiterschaltung
JP2008226998A (ja) * 2007-03-09 2008-09-25 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2010109172A (ja) * 2008-10-30 2010-05-13 Elpida Memory Inc 半導体装置
JP5896682B2 (ja) 2011-10-18 2016-03-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US20130154099A1 (en) * 2011-12-16 2013-06-20 Semiconductor Components Industries, Llc Pad over interconnect pad structure design

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0297053A (ja) * 1988-10-03 1990-04-09 Mitsubishi Electric Corp 半導体回路
US5202751A (en) * 1984-03-30 1993-04-13 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
CN1173740A (zh) * 1996-06-26 1998-02-18 冲电气工业株式会社 半导体集成电路器件
JP2001284537A (ja) * 2000-04-03 2001-10-12 Nec Corp 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0637840A1 (en) * 1993-08-05 1995-02-08 AT&T Corp. Integrated circuit with active devices under bond pads
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
TW445616B (en) * 1998-12-04 2001-07-11 Koninkl Philips Electronics Nv An integrated circuit device
SE516338C2 (sv) * 1999-05-31 2001-12-17 Ericsson Telefon Ab L M RF-effekttransistor med kollektor upp
US6133054A (en) * 1999-08-02 2000-10-17 Motorola, Inc. Method and apparatus for testing an integrated circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5202751A (en) * 1984-03-30 1993-04-13 Kabushiki Kaisha Toshiba Semiconductor integrated circuit
JPH0297053A (ja) * 1988-10-03 1990-04-09 Mitsubishi Electric Corp 半導体回路
CN1173740A (zh) * 1996-06-26 1998-02-18 冲电气工业株式会社 半导体集成电路器件
JP2001284537A (ja) * 2000-04-03 2001-10-12 Nec Corp 半導体装置およびその製造方法

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Publication number Publication date
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