JPH0297053A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0297053A JPH0297053A JP63249357A JP24935788A JPH0297053A JP H0297053 A JPH0297053 A JP H0297053A JP 63249357 A JP63249357 A JP 63249357A JP 24935788 A JP24935788 A JP 24935788A JP H0297053 A JPH0297053 A JP H0297053A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
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- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は入力端子に印加されたサージを吸収すること
を目的とした半導体回路である。
を目的とした半導体回路である。
第６図は従来のパッド周辺の構造を示す平面図、第７図
は通常の入力保護回路構成を示した入力保護回路図であ
る。図において、（１）はパッド、（２）はパッドと入
力保護回路を接続したアルミ配線、Ｃ３）はパッドの下
に形成したポリシリコン、（４）はｌリシリコン配線で
形成した入力保護抵抗、（５）（６）はポリシリコンと
アルミを接続スるコンタクトホールである。（７）は内
部回路につながる配線である。
は通常の入力保護回路構成を示した入力保護回路図であ
る。図において、（１）はパッド、（２）はパッドと入
力保護回路を接続したアルミ配線、Ｃ３）はパッドの下
に形成したポリシリコン、（４）はｌリシリコン配線で
形成した入力保護抵抗、（５）（６）はポリシリコンと
アルミを接続スるコンタクトホールである。（７）は内
部回路につながる配線である。
次に動作について説明する。従来の入力保護回路では、
パッドから入力ポリシリコン抵抗、入力保護ダイオード
を通して内部回路につながっているため外部からのサー
ジは、ポリシリコン抵抗でサージの電流制限をし、入力
保護ダイオードを通して基板へ逃がしているが、さらに
サージの電圧が上がって３００ｖ以上になると、入力保
護ダイオードを通して基板慢けるよシも先に、電荷の集
中する入力ポリシリコン部の一番弱いところ（第６図に
おいてポリシリコン抵抗の最初のコーナー部分の点等）
が溶断してしまう。この結果サージの加わった端子ある
いはその近傍において断線あるいはショートにより不具
合を発生する。
パッドから入力ポリシリコン抵抗、入力保護ダイオード
を通して内部回路につながっているため外部からのサー
ジは、ポリシリコン抵抗でサージの電流制限をし、入力
保護ダイオードを通して基板へ逃がしているが、さらに
サージの電圧が上がって３００ｖ以上になると、入力保
護ダイオードを通して基板慢けるよシも先に、電荷の集
中する入力ポリシリコン部の一番弱いところ（第６図に
おいてポリシリコン抵抗の最初のコーナー部分の点等）
が溶断してしまう。この結果サージの加わった端子ある
いはその近傍において断線あるいはショートにより不具
合を発生する。
従来の入力保護回路では、サージの電圧がある一定のレ
ベル以上になると保護回路だけでは吸収できなくなシ破
壊を発生してしまうと言う問題点がある。
ベル以上になると保護回路だけでは吸収できなくなシ破
壊を発生してしまうと言う問題点がある。
この発明は、上記のような問題点を解消するためｋなさ
れたもので、従来に比べて保護回路の追加によるチップ
面積の増加をせずにサージ耐量を上げた半導体回路を得
ることを目的とする。
れたもので、従来に比べて保護回路の追加によるチップ
面積の増加をせずにサージ耐量を上げた半導体回路を得
ることを目的とする。
この発明は、パッドの下に形成されたポリシリコンを電
源供給用のアルミ配線に接続することでパッド（アルミ
）と電源間にコンデンサを形成したものである。
源供給用のアルミ配線に接続することでパッド（アルミ
）と電源間にコンデンサを形成したものである。
この発明により形成されたコンデンサにより、外部よシ
印加されたサージのピーク電圧値が抑えられサージ耐量
を上げることができる。さらに、サージ耐量を上げるた
めに入力保護回路のロジック追加及びレイアウトの変更
等は行わないためチップ面積は増加しないで済も。
印加されたサージのピーク電圧値が抑えられサージ耐量
を上げることができる。さらに、サージ耐量を上げるた
めに入力保護回路のロジック追加及びレイアウトの変更
等は行わないためチップ面積は増加しないで済も。
以下、この発明の一実施例を図について説明する。第１
図において、（１）〜（７）は第６図の従来例で説明し
たので省略する。（８）は電源用アルミ配線、（９）は
ポリシリコン（１）と電源用アルミ配線（８）を接続す
るコンタクトホールである０第２図は第１図の要部断面
図である。
図において、（１）〜（７）は第６図の従来例で説明し
たので省略する。（８）は電源用アルミ配線、（９）は
ポリシリコン（１）と電源用アルミ配線（８）を接続す
るコンタクトホールである０第２図は第１図の要部断面
図である。
次に動作について説明する。第３図のよう々波形の高電
圧のサージが何等かの原因で、外部から突発的に半導体
回路に印加された場合、この発明によるパッド（１）と
ポリシリコン（３）との間の容量成分と抵抗成分による
時定数によって積分され、サージ波形は第４図のように
波形がなまると同時にサージ波形のピーク値も小さくな
る。よって、入力保護抵抗に加わるサージのエネルギは
従来に比べて小さくなり、ポリシリコンが溶断するのを
抑える効果が得られる。
圧のサージが何等かの原因で、外部から突発的に半導体
回路に印加された場合、この発明によるパッド（１）と
ポリシリコン（３）との間の容量成分と抵抗成分による
時定数によって積分され、サージ波形は第４図のように
波形がなまると同時にサージ波形のピーク値も小さくな
る。よって、入力保護抵抗に加わるサージのエネルギは
従来に比べて小さくなり、ポリシリコンが溶断するのを
抑える効果が得られる。
また従来は、サージ耐量を少しでも向上させるためにサ
ージによる電荷の集中を防ぐためにパッドのコーナをカ
ットしたシ、保護抵抗のポリシリコンの形状を第５図の
ように工夫していたが、ポリシリコンの形状を変えると
集積度が低下する傾向にある。本発明では回路の変更を
しないで済むのでチップ面積を増やさない効果も得られ
る。
ージによる電荷の集中を防ぐためにパッドのコーナをカ
ットしたシ、保護抵抗のポリシリコンの形状を第５図の
ように工夫していたが、ポリシリコンの形状を変えると
集積度が低下する傾向にある。本発明では回路の変更を
しないで済むのでチップ面積を増やさない効果も得られ
る。
々お上記実施例では、パッド下のｆｆ ｌｊシリコンを
電源供給用のアルミ配線に接続したが、グランド用のア
ルミ配線に接続しても同じ効果が得られるＯ 〔発明の効果〕 以上のようにこの発明によれば、パッド下のポリシリコ
ンを電源あるいはグランド配線に接続したこトチパッド
との間にコンデンサができ外部からのサージを吸収する
効果が得られる０
電源供給用のアルミ配線に接続したが、グランド用のア
ルミ配線に接続しても同じ効果が得られるＯ 〔発明の効果〕 以上のようにこの発明によれば、パッド下のポリシリコ
ンを電源あるいはグランド配線に接続したこトチパッド
との間にコンデンサができ外部からのサージを吸収する
効果が得られる０
第１図はこの発明の１実施例による半導体回路を示す説
明図、第２図は第１図の要部断面図、第３図は外部から
印加されたサージ波形を示す出力図、第４図は入力保護
回路に達したときのサージ波形を示す出力図、第５図は
従来サージ耐量を向上させるために試みた入力保護抵抗
の形状、第６図は従来のパッド周辺の構造を示す平面図
、第１図は入力保護回路図である。 図中（１）はパッド、（２）はパッドと入力保護回路を
接続したアルミ配線、Ｃ３）はパッドの下に形成した入
力保護抵抗、（５） 、 （６）はポリシリコンとアル
ミを接続するコンタクトホール、（７）は内部回路につ
ながる配線、（８）は電源用アルミ配線、（９）はポリ
シリコン（３）と電源用アルミ配線（８）を接続するコ
ンタクトホールである。 なお、図中、同一符号は同−又は相当部分を示す０
明図、第２図は第１図の要部断面図、第３図は外部から
印加されたサージ波形を示す出力図、第４図は入力保護
回路に達したときのサージ波形を示す出力図、第５図は
従来サージ耐量を向上させるために試みた入力保護抵抗
の形状、第６図は従来のパッド周辺の構造を示す平面図
、第１図は入力保護回路図である。 図中（１）はパッド、（２）はパッドと入力保護回路を
接続したアルミ配線、Ｃ３）はパッドの下に形成した入
力保護抵抗、（５） 、 （６）はポリシリコンとアル
ミを接続するコンタクトホール、（７）は内部回路につ
ながる配線、（８）は電源用アルミ配線、（９）はポリ
シリコン（３）と電源用アルミ配線（８）を接続するコ
ンタクトホールである。 なお、図中、同一符号は同−又は相当部分を示す０
Claims (1)
- チップ上に配置した外部接続用パッドの下に形成され
たポリシリコンが、上記パッド近傍に配置された電源供
給用のアルミ配線に接続されたことを特徴とする半導体
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249357A JPH0297053A (ja) | 1988-10-03 | 1988-10-03 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249357A JPH0297053A (ja) | 1988-10-03 | 1988-10-03 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0297053A true JPH0297053A (ja) | 1990-04-09 |
Family
ID=17191824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249357A Pending JPH0297053A (ja) | 1988-10-03 | 1988-10-03 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0297053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7015588B2 (en) | 2002-11-11 | 2006-03-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1988
- 1988-10-03 JP JP63249357A patent/JPH0297053A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7015588B2 (en) | 2002-11-11 | 2006-03-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| CN1319166C (zh) * | 2002-11-11 | 2007-05-30 | 松下电器产业株式会社 | 半导体装置 |
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