CN113078142B - 半导体结构和静电防护的测试方法 - Google Patents

半导体结构和静电防护的测试方法 Download PDF

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Abstract

本发明实施例提供一种半导体结构和一种静电防护的测试方法，半导体结构包括：介质层，介质层具有正对的第一面和第二面；伪电连接层，伪电连接层位于第一面上；位于第一面上的电连接层，且电连接层与伪电连接层之间具有间隔；第一导电层，第一导电层位于第二面上，第一导电层与伪电连接层具有第一正对区域，且第一导电层、介质层与伪电连接层构成第一电容；第二导电层，第二导电层位于第二面上，第二导电层与电连接层具有第二正对区域，且第二导电层、介质层与伪电连接层构成第二电容，第二电容的电容量小于第一电容的电容量。本发明实施例有利于降低静电释放对电连接层的危害，以提高半导体结构的电学性能。

Description

半导体结构和静电防护的测试方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构和静电防护的测试方法。
背景技术
随着集成电路工艺制造水平越来越高，为实现更大的封装密度，电路中各结构的特征尺寸越来越小，各结构对静电释放(ESD，ElectroStatic discharge)的干扰更加敏感。实际应用环境中，集成电路的封装结构中的引脚都会受到ESD干扰。特别是球栅阵列封装(BGA，Ball Grid Array)，这种封装形式体积小，单位面积内可放置的引脚数量多，且引脚之间的距离更小，更易产生ESD干扰。
因此，如何降低封装结构中的引脚受到的ESD干扰成为急需解决的问题。
发明内容
本发明实施例解决的技术问题为提供一种半导体结构和一种静电防护的测试方法，有利于降低静电释放对电连接层的危害，以提高半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：介质层，所述介质层具有正对的第一面和第二面；伪电连接层，所述伪电连接层位于所述第一面上；位于所述第一面上的电连接层，且所述电连接层与所述伪电连接层之间具有间隔；第一导电层，所述第一导电层位于所述第二面上，所述第一导电层与所述伪电连接层具有第一正对区域，且所述第一导电层、所述介质层与所述伪电连接层构成第一电容；第二导电层，所述第二导电层位于所述第二面上，所述第二导电层与所述电连接层具有第二正对区域，且所述第二导电层、所述介质层与所述电连接层构成第二电容，所述第二电容的电容量小于所述第一电容的电容量。
另外，所述第一电容的电容量与所述第二电容的电容量的比值为2～9。
另外，所述第一正对区域在所述介质层上的正投影面积为第一面积，所述第二正对区域在所述介质层上的正投影面积为第二面积，且所述第一面积等于所述第二面积。
另外，在所述伪电连接层指向所述第一导电层的方向上，与所述第一正对区域正对的所述介质层的最小厚度为第一厚度，与所述第二正对区域正对的所述介质层的厚度为第二厚度，且所述第一厚度小于所述第二厚度。
另外，所述介质层为单层结构；所述介质层靠近所述第一导电层和/或所述伪电连接层的一侧具有凹槽，所述凹槽在所述第一导电层表面上的正投影为第一投影，所述第二正对区域在所述第一导电层表面所处的平面上的正投影为第二投影，且所述第二投影与所述第一投影不重叠。
另外，所述第一导电层和/或所述伪电连接层填充满所述凹槽。
另外，在所述伪电连接层指向所述第一导电层的方向上，所述介质层为包括至少两层基础介质层的叠层结构，且相邻层的所述基础介质层的材料不同；靠近所述第一导电层和/或所述第一伪电连接层的所述基础介质层具有开口，所述开口在所述第一导电层表面上的正投影为第三投影，所述第二正对区域在所述第一导电层表面所处的平面上的正投影为第二投影，且所述第二投影与所述第三投影不重叠。
另外，所述第一导电层和/或所述伪电连接层填充满所述开口。
另外，所述介质层包括：第一介质层，所述第一介质层至少与所述第二正对区域的位置相对应，所述第一介质层具有通孔，所述通孔在所述第一导电层表面上的正投影为第四投影，所述第二正对区域在所述第一导电层表面所处的平面上的正投影为第二投影，且所述第二投影与所述第四投影不重叠；第二介质层，所述第二介质层填充满所述通孔，且所述第二介质层的材料的相对介电常数大于所述第一介质层的材料的相对介电常数。
另外，所述第二介电层的相对介电常数与所述第一介电层的相对介电常数的比值为2～7。
另外，所述通孔为盲孔。
另外，所述通孔为贯穿孔，且在所述伪电连接层指向所述第一导电层的方向上，所述第二介质层的厚度等于所述第一介质层的厚度。
另外，同一所述第二介电层在所述第一导电层上的正投影为第五投影，相邻的至少两个所述伪电连接层在所述第一导电层上的正投影的组合投影为第六投影，所述第六投影位于所述第五投影内。
另外，所述第一导电层与所述第二导电层为同一膜层结构。
相应地，本发明实施例还提供一种静电防护的测试方法，包括：提供上述的半导体结构；提供测试电源，用于提供测试电压，且所述测试电源的一端连接伪电连接层，所述测试电源的另一端连接接地端；第一导电层和第二导电层连接接地端。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，第一导电层、介质层与伪电连接层构成第一电容，第二导电层、介质层与电连接层构成第二电容，当伪电连接层周围存在静电释放现象或者将伪电连接层的一端连接测试电源时，由于第二电容的电容量小于第一电容的电容量，有利于使得大部分电荷积累在与第一正对区域正对的介质层中，即第一电容存储了大量的电荷，降低第二电容中的电荷存储量，以避免在电连接层上产生较大的电压，从而有利于降低静电释放现象对电连接层的干扰，以提高半导体结构的电学性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1至图6为本发明一实施例提供的半导体结构的六种局部剖面结构示意图；
图7至图9为本发明又一实施例提供的半导体结构的三种局部剖面结构示意图；
图10至图14为本发明另一实施例提供的半导体结构的五种局部剖面结构示意图；
图15为本发明再一实施例提供的静电防护测试的测试电路图。
具体实施方式
由背景技术可知，现有技术中静电释放现象对封装结构中引脚会产生很大的干扰，甚至损坏引脚。
经分析发现，随着集成电路的集成度越来越高，集成电路中各结构的特征尺寸越来越小，各结构对静电释放(ESD，Electro Static discharge)的干扰更加敏感。特别是在BGA封装中，封装结构的体积小，且在该封装结构的某一表面上会以格状排列的方式覆满(或部分覆满)引脚，因而单位面积内可放置的引脚数量多，且引脚之间的距离更小，使得引脚更易受到ESD干扰。通常情况下，封装结构中还包括一个或多个伪电连接层和电连接层，其中，伪电连接层与封装结构内部的器件之间没有电连接，电连接层用于实现封装结构内部的器件与外部结构之间的电连接。由于伪电连接层上没有设置ESD防护结构，不具有静电泄放通道，当伪电连接层周围发生静电释放现象时，会对与它相邻的电连接层造成损伤。
为解决上述问题，本发明实施提供一种半导体结构和一种静电防护的测试方法，半导体结构中，第二电容的电容量小于第一电容的电容量，当伪电连接层周围存在静电释放现象或者将伪电连接层的一端连接测试电源时，有利于使得大部分电荷积累在与第一正对区域正对的介质层中，即第一电容存储了大量的电荷，降低第二电容中的电荷存储量，即不会在电连接层中产生较大的干扰电流，以避免在电连接层上产生较大的电压，从而有利于降低静电释放现象对电连接层的干扰，以提高半导体结构的电学性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本发明而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本发明所要求保护的技术方案。
图1至图6为本发明一实施例提供的半导体结构的六种局部剖面结构示意图。其中，图2为图1中导电层的局部剖面结构示意图。
参考图1，半导体结构包括：介质层100，介质层100具有正对的第一面和第二面；伪电连接层101，伪电连接层101位于第一面上；位于第一面上的电连接层102，且电连接层102与伪电连接层101之间具有间隔。
半导体结构可以为封装结构，例如为球栅阵列封装结构、栅格阵列封装结构或者引脚网格阵列封装结构。半导体结构也可以为单颗晶圆(wafer)或者单颗芯片(die)。
本实施例中，伪电连接层101没有与半导体结构内部的其他器件(图中未示出)之间电连接；电连接层102与半导体结构内部的其他器件之间电连接。其中，伪电连接层101和电连接层102的材料可以相同，均为铜、银、钨等导电材料中的至少一种。在其他实施例中，伪电连接层和电连接层也可以为不同的导电材料。
结合参考图1和图2，半导体结构还包括：第一导电层113，第一导电层113位于第二面上，第一导电层113与伪电连接层101具有第一正对区域I，且第一导电层113、介质层100与伪电连接层101构成第一电容；第二导电层123，第二导电层123位于第二面上，第二导电层123与电连接层102具有第二正对区域II，且第二导电层123、介质层100与伪电连接层101构成第二电容，第二电容的电容量小于第一电容的电容量。
本实施例中，第一导电层113与第二导电层123为同一膜层结构。参考图2，同一导电层103中的局部第一导电层103作为第一导电层113，局部第一导电层103作为第二导电层123，有利于简化制备第一导电层113和第二导电层123的工艺步骤和降低第一导电层113和第二导电层123的制备成本，且在半导体结构工作时，有利于使得第一导电层113和第二导电层123接收同一电信号。其中，导电层103的材料包括铜、银、钨等导电材料中的至少一种。在其他实施例中，第一导电层与第二导电层之间也可以相互分立，则在半导体结构工作时，第一导电层和第二导电层可分别独立接收不同的电信号，且第一导电层和第二导电层也可以为不同种类的导电材料。
进一步地，半导体结构还包括：与每一伪电连接层101远离介质层100的一侧相贴合的焊球104，和与每一电连接层102远离介质层100的一侧相贴合的焊球104。其中，与电连接层102对应的焊球104用于实现半导体结构与其他外部结构之间的电连接，与伪电连接层101对应的焊球104有利于半导体结构与其他外部结构之间的定位。本实施例中，焊球104的材料为锡金属。
本实施例中，由于第二电容的电容量小于第一电容的电容量，当静电释放现象出现在伪电连接层101上或者将伪电连接层101的一端连接测试电源时，大量的电荷会被第一电容所存储，即大量电荷会集中存储在与第一正对区域I(参考图1)正对的介质层100中，从而降低与第二正对区域II(参考图1)正对的介质层100中电荷的存储量，避免在电连接层102中产生较大的干扰电流，以避免在电连接层102上产生较大的电压，对电连接层102造成损伤，从而有利于降低静电释放现象对电连接层102的干扰，以提高半导体结构的电学性能。
具体地，第一电容的电容量与第二电容的电容量的比值为2～9，当静电释放现象出现在伪电连接层101上时，该比值范围有利于使得较大的电流流入第一电容所在的电路中，流入第二电容所在的电路中的电流十分小，以避免在电连接层102中产生较大的干扰电流。在一个例子中，第一电容的电容量与第二电容的电容量的比值为6，则第一电容的电容量与第二电容的电容量之间的差异较大，当静电释放现象出现在伪电连接层101上时，有利于保证大量的电荷被第一电容所存储，使得流向第二电容的电流十分小，进一步地保证电连接层102上不会产生较大的电压，从而有利于进一步地降低静电对电连接层102的干扰，譬如，在电连接层102将电子讯号从封装结构传导至与其电连接的外部结构的过程中，有利于保证电子讯号较高的准确性。
具体地，第一电容和第二电容均作为平板电容。
本实施例中，C1为第一电容的电容量，C2为第二电容的电容量；ε1为与第一正对区域I正对的介质层100的相对介电常数，ε2为与第二正对区域II正对的介质层100的相对介电常数；S1为伪电连接层101与第一导电层113之间的正对面积，即第一正对区域I在介质层100上的正投影面积，S2为电连接层102与第二导电层123之间的正对面积，即第二正对区域II在介质层100上的正投影面积；d1为伪电连接层101与第一导电层113之间的距离，d2为电连接层102与第二导电层123之间的距离。
继续参考图1，在伪电连接层101指向第一导电层113的方向上，与第一正对区域正对的介质层100的最小厚度为第一厚度，与第二正对区域正对的介质层100的厚度为第二厚度，且第一厚度小于第二厚度，即d1小于d2。
第一正对区域I在介质层100上的正投影面积为第一面积，第二正对区域II在介质层100上的正投影面积为第二面积，且第一面积等于第二面积，即S1等于S2。
本实施例中，与第一正对区域I正对的介质层100和与第二正对区域II正对的介质层100为同一膜层结构，则ε1等于ε2。由电容量的计算公式C＝εS/d可知，由于S1等于S2以及ε1等于ε2，当d1小于d2时，C1大于C2，即第一电容的电容量大于第二电容的电容量，当伪电连接层101周围存在静电释放现象时，有利于避免在电连接层102上产生较大的干扰电流，从而有利于降低静电释放现象对电连接层102的干扰，以提高半导体结构的电学性能。
本实施例中，介质层100的材料包括氧化硅、氮化硅、氮氧化硅或者碳氮氧化硅等绝缘材料中的至少一种。
本实施例中，介质层100为单层结构。以下将结合图1以及图3至图6对介质层100进行说明。
在一些例子中，继续参考图1，介质层100靠近第一导电层113的一侧具有凹槽10，且第一导电层113填充满凹槽10。
进一步地，凹槽10在第一导电层113表面上的正投影为第一投影，第二正对区域II在第一导电层113表面所处的平面上的正投影为第二投影，且第二投影与第一投影不重叠，则与第二正对区域II正对的介质层100不会具有凹槽10，有利于保证与第二正对区域II正对的介质层100的厚度比第一正对区域I正对的介质层100的最小厚度大。
具体地，伪电连接层101在第一导电层113表面上的正投影为第七投影，第七投影的面积等于第一投影的面积。可以理解的是，参考图3，第七投影的面积可以小于第一投影的面积；或者参考图4，第七投影的面积也可以大于第一投影的面积，只要保证第一电容与第二电容之间的电容量的大小关系符合需求即可。
在另一些例子中，参考图5，介质层100靠近伪电连接层101的一侧具有凹槽10，且伪电连接层101填充满凹槽10。其中，凹槽10在第一导电层113表面上的正投影为第一投影，第二正对区域II(参考图1)在第一导电层113表面所处的平面上的正投影为第二投影，且第二投影与第一投影不重叠。
在又一些例子中，参考图6，介质层100靠近第一导电层113和伪电连接层101的一侧均具有凹槽10，且第一导电层113和伪电连接层101填充满凹槽10。其中，凹槽10在第一导电层113表面上的正投影为第一投影，第二正对区域II(参考图1)在第一导电层113表面所处的平面上的正投影为第二投影，且第二投影与第一投影不重叠。
具体地，伪电连接层101在第一导电层113表面上的正投影为第七投影，第七投影的面积等于第一投影的面积。可以理解的是，在其他例子中，第七投影的面积可以小于或者大于第一投影的面积。
综上所述，凹槽10至少位于与第一正对区域I正对的介质层100中，且与第二正对区域II正对的介质层100不会具有凹槽10，使得与第二正对区域II正对的介质层100的厚度比第一正对区域I正对的介质层100的最小厚度大，使得第一电容的电容量大于第二电容的电容量，则第二电容中的电荷积累量较小，当伪电连接层101周围存在静电释放现象，有利于避免在电连接层102上产生较大的干扰电流，从而有利于降低静电释放现象对电连接层102的干扰，以提高半导体结构的电学性能。
本发明又一实施例还提供一种半导体结构，该半导体结构与前一实施例大致相同，主要区别包括介质层的结构不同。以下将结合附图对本发明又一实施例提供的半导体结构的制作方法进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细描述，在此不再赘述。
图7至图9为本发明又一实施例提供的半导体结构的三种局部剖面结构示意图。
参考图7，半导体结构包括：介质层200，介质层200具有正对的第一面和第二面；伪电连接层201，伪电连接层201位于第一面上；位于第一面上的电连接层202，且电连接层202与伪电连接层201之间具有间隔；第一导电层213，第一导电层213位于第二面上，第一导电层213与伪电连接层201具有第一正对区域I，且第一导电层213、介质层200与伪电连接层201构成第一电容；第二导电层223，第二导电层223位于第二面上，第二导电层223与电连接层201具有第二正对区域II。其中，第一正对区域I在介质层200上的正投影面积为第一面积，第二正对区域II在介质层200上的正投影面积为第二面积，且第一面积等于第二面积。
此外，半导体结构还包括：与每一伪电连接层201远离介质层200的一侧相贴合的焊球204，和与每一电连接层202远离介质层200的一侧相贴合的焊球204。
进一步地，在伪电连接层201指向第一导电层213的方向上，介质层200为包括至少两层基础介质层的叠层结构，且相邻层的基础介质层的材料不同。
以下将结合图7至图9对介质层200进行说明。
在一些例子中，继续参考图7，在垂直于导电层203表面的方向上，介质层200包括依次堆叠设置的第一基础介质层210和第二基础介质层220。需要说明的是，在其他例子中，对介质层200中包含的基础介质层的层数不做限制。
具体地，靠近第一导电层213的第二基础介质层220具有开口20，从在第二基础介质层220上制备开口20的方面而言，第一基础介质层210和第二基础介质层220的材料不同，有利于控制开口20的深度。此外，第一导电层213填充满开口20。
在又一些例子中，参考图8，在垂直于导电层203表面的方向上，介质层200包括依次堆叠设置的第一基础介质层210和第二基础介质层220。
具体地，靠近伪电连接层201的第一基础介质层210具有开口20，从在第一基础介质层210上制备开口20的方面而言，第一基础介质层210和第二基础介质层220的材料不同，有利于控制开口20的深度。此外，伪电连接层201填充满开口20。
在另一些例子中，参考图9，在垂直于导电层203表面的方向上，介质层200包括依次堆叠设置的第一基础介质层210、中间基础介质层230和第二基础介质层220。
具体地，靠近第一导电层213的第二基础介质层220具有开口20(图中未标示)，靠近伪电连接层201的第一基础介质层210也具有开口20，从在第一基础介质层210和第二基础介质层220上制备开口20的方面而言，第一基础介质层210、中间基础介质层230和第二基础介质层220的材料不同，有利于控制开口20的深度。此外，第一导电层213和伪电连接层201填充满开口20。
上述例子中，开口20在第一导电层213表面上的正投影为第三投影，第二正对区域II(参考图7)在第一导电层213表面所处的平面上的正投影为第二投影，且第二投影与第三投影不重叠，则与第二正对区域II正对的介质层200不会具有开口20，有利于保证与第二正对区域II正对的介质层200的厚度比与第一正对区域I正对的介质层200的最小厚度大。
上述例子中，伪电连接层201在第一导电层213表面上的正投影为第七投影，第七投影的面积等于第三投影的面积。可以理解的是，在其他例子中，第七投影的面积可以小于或者大于第三投影的面积。
本实施例中，介质层200为包括至少两层基础介质层的叠层结构，且相邻层的基础介质层的材料不同，则后续在介质层200中形成开口20时，有利于控制开口20的深度。此外，开口20至少位于与第一正对区域I正对的介质层200中，且与第二正对区域II正对的介质层200不会具有开口20，使得与第二正对区域II正对的介质层200的厚度比第一正对区域I正对的介质层200的最小厚度大，使得第一电容的电容量大于第二电容的电容量，则第二电容中的电荷存储量较小，当伪电连接层201周围存在静电释放现象，有利于避免在电连接层202上产生较大的干扰电流，从而有利于降低静电释放现象对电连接层202的干扰，以提高半导体结构的电学性能。
本发明另一实施例还提供一种半导体结构，该半导体结构与前一实施例大致相同，主要区别包括介质层的结构不同。以下将结合附图对本发明另一实施例提供的半导体结构的制作方法进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细描述，在此不再赘述。
图10至图14为本发明另一实施例提供的半导体结构的五种局部剖面结构示意图。
参考图10，半导体结构包括：介质层300，介质层300具有正对的第一面和第二面；伪电连接层301，伪电连接层301位于第一面上；位于第一面上的电连接层302，且电连接层302与伪电连接层301之间具有间隔；第一导电层313，第一导电层313位于第二面上，第一导电层313与伪电连接层301具有第一正对区域I，且第一导电层313、介质层300与伪电连接层301构成第一电容；第二导电层323，第二导电层323位于第二面上，第二导电层323与电连接层301具有第二正对区域II。其中，第一正对区域I在介质层300上的正投影面积为第一面积，第二正对区域II在介质层300上的正投影面积为第二面积，且第一面积等于第二面积，即S1等于S2。
此外，半导体结构还包括：与每一伪电连接层301远离介质层300的一侧相贴合的焊球304，和与每一电连接层302远离介质层300的一侧相贴合的焊球304。
进一步地，继续参考图10，介质层300包括：第一介质层310，第一介质层310至少与第二正对区域II的位置相对应，第一介质层310具有通孔，通孔在第一导电层313表面上的正投影为第四投影，第二正对区域II在第一导电层313表面所处的平面上的正投影为第二投影，且第二投影与第四投影不重叠；第二介质层320，第二介质层320填充满通孔，且第二介质层320的材料的相对介电常数大于第一介质层310的材料的相对介电常数。
本实施例中，由于第二投影与第四投影不重叠，则与第二正对区域II正对的介质层300中不会具有通孔，即第二介质层320不会与第二正对区域II正对，位于第二正对区域II的介质层300仅由第一介质层310构成。进一步地，由于第二介质层320的材料的相对介电常数小于第一介质层310的材料的相对介电常数，则与第一正对区域I正对的介质层300的相对介电常数ε1大于与第二正对区域II正对的介质层300的相对介电常数ε2。
参考图10，与第一正对区域I正对的介质层300的厚度等于与第二正对区域II正对的介质层300的厚度，即d1等于d2。由电容量的计算公式C＝εS/d可知，由于S1等于S2以及d1等于d2，当ε1大于ε2时，C1大于C2，即第一电容的电容量大于第二电容的电容量，当伪电连接层301周围存在静电释放现象，有利于避免在电连接层302上产生较大的干扰电流，从而有利于降低静电释放现象对电连接层302的干扰，以提高半导体结构的电学性能。
进一步地，第二介电层320的相对介电常数与第一介电层310的相对介电常数的比值为2～7，有利于使得第一电容的电容量与第二电容的电容量的比值较大。在一个例子中，第二介电层320的相对介电常数与第一介电层310的相对介电常数的比值为5，可以使得第一电容的电容量与第二电容的电容量之间的差异较大，当静电释放现象出现在伪电连接层301上时，有利于保证大量的电荷被第一电容所存储，则存储在第二电容中的电荷量较小，进一步地保证电连接层302上不会产生较大的干扰电流，从而有利于进一步地降低静电对电连接层302的干扰，在电连接层302将电子讯号从半导体结构传导至与其电连接的外部结构上的过程中，保证电子讯号具有较高的准确性。
以下将结合图10至图14介质层300进行说明。
在一些例子中，通孔为盲孔，且与第一正对区域I正对的介质层300包括第一介质层310和第二介质层320。继续参考图10，通孔位于介质层300靠近第一导电层313的一侧；参考图11，通孔位于介质层300靠近伪电连接层301的一侧；参考图12，介质层300靠近第一导电层313的一侧和介质层300靠近伪电连接层301的一侧均具有通孔。
在又一些例子中，参考图13，通孔为贯穿孔，且在伪电连接层301指向第一导电层313的方向上，第二介质层320的厚度等于第一介质层310的厚度。
具体地，与第一正对区域I(参考图10)正对的介质层300由第二介质层320构成，且第二介质层320的材料的相对介电常数大于第一介质层310的材料的相对介电常数，则有利于进一步地增大ε1与ε2之间的比值，从而增大第一电容的电容量与第二电容的电容量的比值，当伪电连接层301周围存在静电释放现象，使得更大的电流流入第一电容中，则流入第二电容中的电流更小，进一步避免电连接层302上产生较大的干扰电流。
在另一些例子中，参考图14，通孔为贯穿孔，且相邻的两个伪电连接层301均与同一第二介质层320相接触，相邻的两个伪电连接层301与同一第一导电层313正对。其中，同一第二介电层320在第一导电层313上的正投影为第五投影，相邻的两个伪电连接层301在第一导电层313上的正投影的组合投影为第六投影，第六投影位于第五投影内，有利于保证位于相邻两个伪电连接层301与第一导电层313的正对区域中的介质层300均为第二介质层320，第二介质层320的材料的相对介电常数大于第一介质层310的材料的相对介电常数，从而有利于保证流入第一电容中的电流远大于流入第二电容中的电流，以避免电连接层302上产生较大的干扰电流。
上述例子中，伪电连接层301在第一导电层313表面上的正投影为第七投影，第七投影的面积等于第四投影的面积。可以理解的是，在其他例子中，第七投影的面积可以小于或者大于第四投影的面积。
本实施例中，由于第二介质层320的材料的相对介电常数小于第一介质层310的材料的相对介电常数，且与第一正对区域I正对的介质层300中至少具有第二介质层320，与第二正对区域II正对的介质层300中仅具有第一介质层310，则与第一正对区域I正对的介质层300的相对介电常数ε1大于与第二正对区域II正对的介质层300的相对介电常数ε2，使得第一电容的电容量大于第二电容的电容量，则第二电容中的电荷积累量较小，当伪电连接层301周围存在静电释放现象，有利于避免在电连接层302上产生较大的干扰电流，从而有利于降低静电释放现象对电连接层302的干扰，以提高半导体结构的电学性能。
相应地，本发明再一实施例还提供一种静电防护的测试方法，该测试方法用于测试上述任一实施例提供的半导体结构的静电防护效果。
参考图15，静电防护的测试方法包括：提供上述实施例任一所述的半导体结构；提供测试电源，用于提供测试电压。其中，测试电源由测试机11提供，当测试半导体结构的静电防护性能时，需要将半导体结构放在测试机11上进行测试。测试机11提供的测试电压主要由测试机11中的高压脉冲发生器、测试电容Cesd和测试电阻Resd共同作用产生。
进一步地，测试电源的一端连接伪电连接层301(参考图14)，测试电源的另一端连接接地端GND；第一导电层313(参考图14)和第二导电层312(参考图14)连接接地端。其中，第一导电层313、介质层300(参考图14)与伪电连接层301构成第一电容C1，第二导电层323、介质层300与电连接层302构成第二电容C2，伪电连接层301和与其相邻的电连接层302之间具有第三电容C3，R为电连接层302与半导体结构内的其他器件之间电连接时产生的等效电阻。
当测试机开始工作时，由于第一电容C1的电容量大于第二电容C2的电容量，则大部分电流会流向具有第一电容C1的电路中，较小的电流流向具有第二电容C2的电路中。由于第二电容C2由第二导电层323、介质层300与电连接层302构成，较小的电流流向具有第二电容C2的电路中时，有利于避免在电连接层302上产生较大的干扰电流，从而有利于提高半导体结构的静电防护性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (12)

1.一种半导体结构，其特征在于，包括：
介质层，所述介质层具有正对的第一面和第二面；
伪电连接层，所述伪电连接层位于所述第一面上；
位于所述第一面上的电连接层，且所述电连接层与所述伪电连接层之间具有间隔；
第一导电层，所述第一导电层位于所述第二面上，所述第一导电层与所述伪电连接层具有第一正对区域，且所述第一导电层、所述介质层与所述伪电连接层构成第一电容；
第二导电层，所述第二导电层位于所述第二面上，所述第二导电层与所述电连接层具有第二正对区域，且所述第二导电层、所述介质层与所述电连接层构成第二电容，所述第二电容的电容量小于所述第一电容的电容量，且所述第一电容的电容量与所述第二电容的电容量的比值为2~9；
其中，在所述伪电连接层指向所述第一导电层的方向上，与所述第一正对区域正对的所述介质层的最小厚度为第一厚度，与所述第二正对区域正对的所述介质层的厚度为第二厚度，且所述第一厚度小于所述第二厚度；
其中，在所述伪电连接层指向所述第一导电层的方向上，所述介质层为包括至少两层基础介质层的叠层结构，且相邻层的所述基础介质层的材料不同；靠近所述第一导电层和/或所述伪电连接层的所述基础介质层具有开口，所述开口在所述第一导电层表面上的正投影为第三投影，所述第二正对区域在所述第一导电层表面所处的平面上的正投影为第二投影，且所述第二投影与所述第三投影不重叠。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一正对区域在所述介质层上的正投影面积为第一面积，所述第二正对区域在所述介质层上的正投影面积为第二面积，且所述第一面积等于所述第二面积。
3.根据权利要求1所述的半导体结构，其特征在于，所述介质层为单层结构；所述介质层靠近所述第一导电层和/或所述伪电连接层的一侧具有凹槽，所述凹槽在所述第一导电层表面上的正投影为第一投影，所述第二正对区域在所述第一导电层表面所处的平面上的正投影为第二投影，且所述第二投影与所述第一投影不重叠。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一导电层和/或所述伪电连接层填充满所述凹槽。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一导电层和/或所述伪电连接层填充满所述开口。
6.根据权利要求1所述的半导体结构，其特征在于，所述介质层包括：
第一介质层，所述第一介质层至少与所述第二正对区域的位置相对应，所述第一介质层具有通孔，所述通孔在所述第一导电层表面上的正投影为第四投影，所述第二正对区域在所述第一导电层表面所处的平面上的正投影为第二投影，且所述第二投影与所述第四投影不重叠；
第二介质层，所述第二介质层填充满所述通孔，且所述第二介质层的材料的相对介电常数大于所述第一介质层的材料的相对介电常数。
7.根据权利要求6所述的半导体结构，其特征在于，所述第二介质层的相对介电常数与所述第一介质层的相对介电常数的比值为2~7。
8.根据权利要求6或7所述的半导体结构，其特征在于，所述通孔为盲孔。
9.根据权利要求6或7所述的半导体结构，其特征在于，所述通孔为贯穿孔，且在所述伪电连接层指向所述第一导电层的方向上，所述第二介质层的厚度等于所述第一介质层的厚度。
10.根据权利要求6所述的半导体结构，其特征在于，同一所述第二介质层在所述第一导电层上的正投影为第五投影，相邻的至少两个所述伪电连接层在所述第一导电层上的正投影的组合投影为第六投影，所述第六投影位于所述第五投影内。
11.根据权利要求1所述的半导体结构，其特征在于，所述第一导电层与所述第二导电层为同一膜层结构。
12.一种静电防护的测试方法，其特征在于，包括：
提供如权利要求1至11任一所述的半导体结构；
提供测试电源，用于提供测试电压，且所述测试电源的一端连接伪电连接层，所述测试电源的另一端连接接地端；
第一导电层和第二导电层连接接地端。
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