JPS63196059A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/528—Geometry or layout of the interconnection structure
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
本発明は半導体集積回路装置に係わシ、スタンメートセ
ル方式のCMOSセミカスタムLSIの配線レイアウト
に関するもので、特にう、チア、f現象防止化を図った
ものである。
ル方式のCMOSセミカスタムLSIの配線レイアウト
に関するもので、特にう、チア、f現象防止化を図った
ものである。
(従来の技術)
従来のCAD (Computer Aid@d De
sign )のLSIレイアウトに関するスタンダード
セル方式のCMOSセミカスタムLSI (半時別注文
LSI )においては、第3図、第4図に示すようにチ
ップ領域1の内部素子領域2と外部入出カバ、ファ領域
30間の配線領域4には、自動もしくはマニュアルによ
り、第4図で点線で示される基本メツシュ5に従って、
横方向はM1層目アルミニウム配置1A6、縦方向は第
2層目アルミニウム配線7及びこれらの配線コンタク)
IOを用い、外部入出力バッファ領域3と内部素子領域
2を接続している。
sign )のLSIレイアウトに関するスタンダード
セル方式のCMOSセミカスタムLSI (半時別注文
LSI )においては、第3図、第4図に示すようにチ
ップ領域1の内部素子領域2と外部入出カバ、ファ領域
30間の配線領域4には、自動もしくはマニュアルによ
り、第4図で点線で示される基本メツシュ5に従って、
横方向はM1層目アルミニウム配置1A6、縦方向は第
2層目アルミニウム配線7及びこれらの配線コンタク)
IOを用い、外部入出力バッファ領域3と内部素子領域
2を接続している。
またラッチアップ現象防止対箪として、第4図のように
信号H<6と7)を配線した後で、信号線の間を縫9て
電源線8を通し、これとう、チアツブ防止用不純物拡散
領域9とコンタクト接続してカットウェル構造を構成し
ている。ζこで電源線8の構成は、上記第1層目及び第
2層目アルミニウム配線を太くしたもので、これらが選
択的に用いられている。
信号H<6と7)を配線した後で、信号線の間を縫9て
電源線8を通し、これとう、チアツブ防止用不純物拡散
領域9とコンタクト接続してカットウェル構造を構成し
ている。ζこで電源線8の構成は、上記第1層目及び第
2層目アルミニウム配線を太くしたもので、これらが選
択的に用いられている。
(発明が解決しようとする問題点)
従来技術では、第4図のように信号I!(6と7)をま
ず配線して、次にう、チア、f対策用としての電源線8
を、配線領域4の未配線領域を利用して並列的に配線す
る九め、マニュアルで配線すると非常に人手がかかる。
ず配線して、次にう、チア、f対策用としての電源線8
を、配線領域4の未配線領域を利用して並列的に配線す
る九め、マニュアルで配線すると非常に人手がかかる。
tたラッチアップ対策用の不純物拡散領域9に信号配線
が密集すると、その部分には電源線8が配線できなくな
夛、コンタクトとの接続が或る特定の部分(不純物拡散
領域9に第1層アルミニウム信号配!I6がない部分)
となシ、う、チアラグ対策としての効果が半減するもの
である。
が密集すると、その部分には電源線8が配線できなくな
夛、コンタクトとの接続が或る特定の部分(不純物拡散
領域9に第1層アルミニウム信号配!I6がない部分)
となシ、う、チアラグ対策としての効果が半減するもの
である。
本発明は上記実情に鑑みてなされたもので、配線領域を
利用して、配線が密集して不純物拡散領域と電源線とが
コンタクト接続できなくなることKよりてう、チア、プ
に弱くなるLSIを強化し、また配線を自動化する場合
、容易に行なえる半導体集積回路装置を提供しようとす
るものである。
利用して、配線が密集して不純物拡散領域と電源線とが
コンタクト接続できなくなることKよりてう、チア、プ
に弱くなるLSIを強化し、また配線を自動化する場合
、容易に行なえる半導体集積回路装置を提供しようとす
るものである。
[発明の構成]
(問題点を解決するための手段と作用)本発明は、スタ
ンダードセル方式のセミカスタムLSIを構成する半導
体集積回路装置において、内部素子領域と外部入出力バ
ッファ領域との間に縦方向、横方向とも或る一定の間隔
で複数本配線される配線領域がアシ、前記横方向の配線
領域で前記内部素子領域の上辺と下辺に沿いかつこれに
最も近い1本tたはそれ以上の配線を予め電源線とした
ことを特徴とする。即ち本発明の特徴は、内部素子領域
と外部入出力バッファ領域の間の配線領域において、セ
ル列と平行な配線チャネルに予め配線チャネルの1本ま
たはそれ以上を電源線の配線領域として確保しておき、
その後信号線の配線を行なう。そしてラッチアップ対策
として確保しておいた電源線と、不純物拡散領域の全域
を付加的にコンタクト接続することによって、チ。
ンダードセル方式のセミカスタムLSIを構成する半導
体集積回路装置において、内部素子領域と外部入出力バ
ッファ領域との間に縦方向、横方向とも或る一定の間隔
で複数本配線される配線領域がアシ、前記横方向の配線
領域で前記内部素子領域の上辺と下辺に沿いかつこれに
最も近い1本tたはそれ以上の配線を予め電源線とした
ことを特徴とする。即ち本発明の特徴は、内部素子領域
と外部入出力バッファ領域の間の配線領域において、セ
ル列と平行な配線チャネルに予め配線チャネルの1本ま
たはそれ以上を電源線の配線領域として確保しておき、
その後信号線の配線を行なう。そしてラッチアップ対策
として確保しておいた電源線と、不純物拡散領域の全域
を付加的にコンタクト接続することによって、チ。
デの上辺と下辺の内部素子領域と、外部入出カッ々、7
ア領域を分離することによってラッチアップ防止の強化
ができる。また決められた配線チャネルの1本またはそ
れ以上を電源線とすることで、CADによる自動化がし
やすくなるものである。
ア領域を分離することによってラッチアップ防止の強化
ができる。また決められた配線チャネルの1本またはそ
れ以上を電源線とすることで、CADによる自動化がし
やすくなるものである。
(実施例)
以下図面を参照して本発明の一実施例を説明する。第1
図は同実施例の概略的平面図、第2図はその一部詳細図
であるが、これは第3図、第4図と対応させた場合の例
であるから同一個所には同一符号を付して説明を省略し
、特徴とする点を説明する。即ち本実施例では、第1図
のように配線領域4において、セル列11に平行な配線
チャネルの、セル列11に最も近い1本もしくはそれ以
上のチャネル(横方向メツシー)をあらかじめ。
図は同実施例の概略的平面図、第2図はその一部詳細図
であるが、これは第3図、第4図と対応させた場合の例
であるから同一個所には同一符号を付して説明を省略し
、特徴とする点を説明する。即ち本実施例では、第1図
のように配線領域4において、セル列11に平行な配線
チャネルの、セル列11に最も近い1本もしくはそれ以
上のチャネル(横方向メツシー)をあらかじめ。
ラッチアップ対量用の電源線を通すチャネルとして確保
し、そこに第1層目アルミニウムの電源線12を通す、
他の信号線の第1層アルミニウムはその部分を通さな゛
いようにして、各セル列には第2層目アルミニウム(ま
たはポリシリコン)配線で接続するようにして、人出力
バッファ領域3と内部素子領域2とを配線していく。
し、そこに第1層目アルミニウムの電源線12を通す、
他の信号線の第1層アルミニウムはその部分を通さな゛
いようにして、各セル列には第2層目アルミニウム(ま
たはポリシリコン)配線で接続するようにして、人出力
バッファ領域3と内部素子領域2とを配線していく。
次に第2図に示すように、最上セル列と最下セル列の配
線領域411にのびている不純物拡散領域9(これは戸
拡散又Fi?拡散層であシ、これはセル列の外側のトラ
ンジスタをつくるときに同時につくれる)と、前記配線
領域4に一直線に通した電源−12をコンタクト接続す
ることによって、内部素子領域2と外部入出カバ、ファ
領域3とを力、トウエル構造で分離し、電源線12と接
続することによって、基板に流れる電流をおさえること
ができ、う、チア、デ現象が起とCK< くなる。
線領域411にのびている不純物拡散領域9(これは戸
拡散又Fi?拡散層であシ、これはセル列の外側のトラ
ンジスタをつくるときに同時につくれる)と、前記配線
領域4に一直線に通した電源−12をコンタクト接続す
ることによって、内部素子領域2と外部入出カバ、ファ
領域3とを力、トウエル構造で分離し、電源線12と接
続することによって、基板に流れる電流をおさえること
ができ、う、チア、デ現象が起とCK< くなる。
また本構造は、不純物拡散領域9の上に沿って電源線1
2が通る構造なので、これら両者間のコンタクト13は
どこででもとれ、ラッチアップ防止効果が向上するもの
である。
2が通る構造なので、これら両者間のコンタクト13は
どこででもとれ、ラッチアップ防止効果が向上するもの
である。
[発明の効果コ
以上説明した如く本発明によれば、配線領域を有効に活
用して、内部素子領域と外部入出力バッファ領域間で起
こるラフチアラグ現象をおさえることかできる。また電
源線の配置位置も決まっているので、電源配線も自動化
しゃすくなシ、投設効率が上がる。また不純物拡散領域
上に沿って電源線が通るので、これら両者間のコンタク
トがどこででもとれ、ラッチアップ防止効果が向上する
ものである。
用して、内部素子領域と外部入出力バッファ領域間で起
こるラフチアラグ現象をおさえることかできる。また電
源線の配置位置も決まっているので、電源配線も自動化
しゃすくなシ、投設効率が上がる。また不純物拡散領域
上に沿って電源線が通るので、これら両者間のコンタク
トがどこででもとれ、ラッチアップ防止効果が向上する
ものである。
第1図は本発明の一実施例の概略的平面図、第2図はそ
の一部詳細図、第3図は従来装置の概略的平面図、第4
図はその一部詳細図である。 1・・・チップ領域、2・・・内部素子領域、3・・・
外部入出力バッファ領域、4・・・配線領域、5・・・
基本メ、シュ、6・・・第1層目アルミニウム配線、2
・・・第2層目アルミニウム配線、9・・・不純物拡散
領域(2,チアラグ防止用カットウェル)、10・・・
コンタクト、11・・・セル列、12・・・電源線、1
3・・・コンタクト。 出願人代理人 弁理士 鈴 江 武 音電1 図 第2図
の一部詳細図、第3図は従来装置の概略的平面図、第4
図はその一部詳細図である。 1・・・チップ領域、2・・・内部素子領域、3・・・
外部入出力バッファ領域、4・・・配線領域、5・・・
基本メ、シュ、6・・・第1層目アルミニウム配線、2
・・・第2層目アルミニウム配線、9・・・不純物拡散
領域(2,チアラグ防止用カットウェル)、10・・・
コンタクト、11・・・セル列、12・・・電源線、1
3・・・コンタクト。 出願人代理人 弁理士 鈴 江 武 音電1 図 第2図
Claims (2)
- (1)スタンダードセル方式のセミカスタムLSIを構
成する半導体集積回路装置において、内部素子領域と外
部入出力バッファ領域との間に縦方向(セル列と直角な
方向)、横方向(セル列と平行な方向)とも或る一定の
間隔で複数本配線される配線領域があり、前記横方向の
配線領域で前記内部素子領域の上辺と下辺に沿いかつこ
れに最も近い1本もしくはそれ以上の配線を予め電源線
としたことを特徴とする半導体集積回路装置。 - (2)前記内部素子領域の最上部と最下部のセル列から
それぞれ配線領域方向へのばしたラッチアップ現象防止
用不純物拡散領域と前記電源線とをコンタクト接続した
ことを特徴とする特許請求の範囲第1項に記載の半導体
集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62027253A JPH079977B2 (ja) | 1987-02-10 | 1987-02-10 | 半導体集積回路装置 |
EP87116426A EP0278065A3 (en) | 1987-02-10 | 1987-11-06 | Semiconductor integrated circuit latch-up preventing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62027253A JPH079977B2 (ja) | 1987-02-10 | 1987-02-10 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63196059A true JPS63196059A (ja) | 1988-08-15 |
JPH079977B2 JPH079977B2 (ja) | 1995-02-01 |
Family
ID=12215915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62027253A Expired - Fee Related JPH079977B2 (ja) | 1987-02-10 | 1987-02-10 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0278065A3 (ja) |
JP (1) | JPH079977B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69311596T2 (de) * | 1992-02-27 | 1998-01-02 | Philips Electronics Nv | Integrierte CMOS-Schaltung |
US6657241B1 (en) | 1998-04-10 | 2003-12-02 | Cypress Semiconductor Corp. | ESD structure having an improved noise immunity in CMOS and BICMOS semiconductor devices |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59135747A (ja) * | 1983-01-24 | 1984-08-04 | Mitsubishi Electric Corp | 大規模集積回路装置 |
JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
JPS60152039A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | GaAsゲ−トアレイ集積回路 |
JPS6231152A (ja) * | 1985-08-02 | 1987-02-10 | Nec Corp | Cmos集積回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4568961A (en) * | 1983-03-11 | 1986-02-04 | Rca Corporation | Variable geometry automated universal array |
WO1985002062A1 (en) * | 1983-10-31 | 1985-05-09 | Storage Technology Partners | Cmos integrated circuit configuration for eliminating latchup |
JPS6136946A (ja) * | 1984-07-30 | 1986-02-21 | Nec Corp | 半導体装置 |
-
1987
- 1987-02-10 JP JP62027253A patent/JPH079977B2/ja not_active Expired - Fee Related
- 1987-11-06 EP EP87116426A patent/EP0278065A3/en not_active Withdrawn
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59135747A (ja) * | 1983-01-24 | 1984-08-04 | Mitsubishi Electric Corp | 大規模集積回路装置 |
JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
JPS60152039A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | GaAsゲ−トアレイ集積回路 |
JPS6231152A (ja) * | 1985-08-02 | 1987-02-10 | Nec Corp | Cmos集積回路 |
Also Published As
Publication number | Publication date |
---|---|
EP0278065A2 (en) | 1988-08-17 |
EP0278065A3 (en) | 1990-05-09 |
JPH079977B2 (ja) | 1995-02-01 |
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JPS6028241A (ja) | 半導体集積回路装置 |
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