JPS6388840A - マスタスライス集積回路 - Google Patents
マスタスライス集積回路Info
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- JPS6388840A JPS6388840A JP61235041A JP23504186A JPS6388840A JP S6388840 A JPS6388840 A JP S6388840A JP 61235041 A JP61235041 A JP 61235041A JP 23504186 A JP23504186 A JP 23504186A JP S6388840 A JPS6388840 A JP S6388840A
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- Japan
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- transistors
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- transistor
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- 230000001681 protective effect Effects 0.000 abstract description 6
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、相補型MO3(以下CMO3と略す)によ
るマスタスライス集積回路に関し、特にその電源保護回
路に関するものである。
るマスタスライス集積回路に関し、特にその電源保護回
路に関するものである。
第3図(1m)は、敷き詰め型のCMOSゲートアレイ
の従来のチップ構成を示し、図において、10はチップ
のダイシングライン、11はチップ内部に設けられたI
10バッファ領域、12はPおよびN型トランジスタを
鎖状にそれぞれ並べたBC(ベーシックセル)列、13
はI10バッファ領域11とBC列12に電源VDDお
よびGNDを供給するための電源配線領域である。
の従来のチップ構成を示し、図において、10はチップ
のダイシングライン、11はチップ内部に設けられたI
10バッファ領域、12はPおよびN型トランジスタを
鎖状にそれぞれ並べたBC(ベーシックセル)列、13
はI10バッファ領域11とBC列12に電源VDDお
よびGNDを供給するための電源配線領域である。
また第3図(b)は上記BC列12の構成を示し、図に
おいて、4はN型トランジスタのソースまたはドレイン
を形成するためのN+拡散領域、5はP型トランジスタ
のソースまたはトレインを形成するためのP′″拡散領
域、7はPおよびN型トランジスタのゲート、4aはP
型トランジスタの基板電極取出し用のN+拡散領域、5
aはN型トランジスタの基板電極取出し用のP゛拡、散
領域である。
おいて、4はN型トランジスタのソースまたはドレイン
を形成するためのN+拡散領域、5はP型トランジスタ
のソースまたはトレインを形成するためのP′″拡散領
域、7はPおよびN型トランジスタのゲート、4aはP
型トランジスタの基板電極取出し用のN+拡散領域、5
aはN型トランジスタの基板電極取出し用のP゛拡、散
領域である。
また敷き詰め型ゲートアレイでは、理論回路を構成する
場合に必要に応じて80列12を、論理ゲート、または
論理ゲート間を結線するための配線領域として使い分け
ることができ、80列12を論理ゲートとして用いる場
合は、第3図(b)に示した拡散領域4,5.4a、5
aおよびゲート電極7をBC列12内で結線して所望の
論理ゲートを構成すればよく、また配線として用いる場
合は、BC列12上に第1層および第2層配線を施して
構成すればよく、この場合80列12のトランジスタは
使用しない。
場合に必要に応じて80列12を、論理ゲート、または
論理ゲート間を結線するための配線領域として使い分け
ることができ、80列12を論理ゲートとして用いる場
合は、第3図(b)に示した拡散領域4,5.4a、5
aおよびゲート電極7をBC列12内で結線して所望の
論理ゲートを構成すればよく、また配線として用いる場
合は、BC列12上に第1層および第2層配線を施して
構成すればよく、この場合80列12のトランジスタは
使用しない。
このような構成を取る敷き詰め型ゲートアレイでは、配
線の少ない論理回路はど配線に使用する80列12が少
ないために多くの論理回路が構成できるという利点があ
る反面、80列12を論理ゲートとして構成した場合、
第4図に示す如くCMO3回路特有の寄生サイリスタに
よるラッチアップが問題となる。
線の少ない論理回路はど配線に使用する80列12が少
ないために多くの論理回路が構成できるという利点があ
る反面、80列12を論理ゲートとして構成した場合、
第4図に示す如くCMO3回路特有の寄生サイリスタに
よるラッチアップが問題となる。
第4図は第3図(blのIV−IV線断面構造を簡略化
して示し、図において、第3図(b)と同じ記号は相当
部分を示し、1はP型基板、2はP型ウェル拡散領域、
3はN型ウェル拡散領域、6はゲート酸化膜、8はトラ
ンジスタ分離用のフィールド酸化膜である。端子■はイ
ンバータを形成した場合の入力端子、端子Qは出力端子
、端子VDDは正電源端子、端子GNDは接地端子を示
している。第4図のようにインバータを構成した場合、
トランジスタQ、、Q2と抵抗R2〜R3で形成される
ような寄生サイリスクができ、電源端子vDtlまたは
接地端子GNDに外部より電源電圧以上のサージパルス
が加わると、トランジスタQ1及びQ2がオンし、電源
端子間に過大電流が流れる。
して示し、図において、第3図(b)と同じ記号は相当
部分を示し、1はP型基板、2はP型ウェル拡散領域、
3はN型ウェル拡散領域、6はゲート酸化膜、8はトラ
ンジスタ分離用のフィールド酸化膜である。端子■はイ
ンバータを形成した場合の入力端子、端子Qは出力端子
、端子VDDは正電源端子、端子GNDは接地端子を示
している。第4図のようにインバータを構成した場合、
トランジスタQ、、Q2と抵抗R2〜R3で形成される
ような寄生サイリスクができ、電源端子vDtlまたは
接地端子GNDに外部より電源電圧以上のサージパルス
が加わると、トランジスタQ1及びQ2がオンし、電源
端子間に過大電流が流れる。
このようなラッチアップ現象を抑えるために従来のゲー
トアレイでは、第3図(a)の電源配線領域13に第2
図(a)に示すようなサージパルスのバイパス用トラン
ジスタ(電源保護回路)Q2゜、Q、。
トアレイでは、第3図(a)の電源配線領域13に第2
図(a)に示すようなサージパルスのバイパス用トラン
ジスタ(電源保護回路)Q2゜、Q、。
を電源端子間に設けていた。第2図(a)において、第
3図(alと同じ記号は相当部分を示し、20は1層目
の電源配置31と2層目の電源配線32を接続するため
のスルーホール、21は1層目の電源値回路を示してい
る。
3図(alと同じ記号は相当部分を示し、20は1層目
の電源配置31と2層目の電源配線32を接続するため
のスルーホール、21は1層目の電源値回路を示してい
る。
次に第2図Ta)および(b)に示した電源保護回路の
動作について説明する。通常、電源端子v0には正の電
源として例えば5■が印加され、GND端子にはOvが
印加されている。ここで例えば正のサージパルスとして
+100vが■、端子に印加された場合を考える。電源
保護回路を構成する保護トランジスタQ2゜およびQ2
、は、それぞれそのゲートをオフするようにバイアスさ
れているので、定常的な動作状態、すなわち、van端
子に5■前後の電圧が印加されている時は、Vfltl
−GND間に定常的に流れる電流はないが、サージパル
スによって電源電圧がトランジスタQ2゜およびQ2I
のソース・ドレイン降伏電圧BVps以上になると、急
速に電流が流れサージパルスによる電流をトランジスタ
Q2゜およびQ21が引き抜き、これにより80列12
のトランジスタへ注入される電流をバイパスしラッチア
ップを防止する。
動作について説明する。通常、電源端子v0には正の電
源として例えば5■が印加され、GND端子にはOvが
印加されている。ここで例えば正のサージパルスとして
+100vが■、端子に印加された場合を考える。電源
保護回路を構成する保護トランジスタQ2゜およびQ2
、は、それぞれそのゲートをオフするようにバイアスさ
れているので、定常的な動作状態、すなわち、van端
子に5■前後の電圧が印加されている時は、Vfltl
−GND間に定常的に流れる電流はないが、サージパル
スによって電源電圧がトランジスタQ2゜およびQ2I
のソース・ドレイン降伏電圧BVps以上になると、急
速に電流が流れサージパルスによる電流をトランジスタ
Q2゜およびQ21が引き抜き、これにより80列12
のトランジスタへ注入される電流をバイパスしラッチア
ップを防止する。
この保護トランジスタは、敷き詰め型ゲートアレイにお
いて論理ゲートの構成に使用される80列12の両端に
設けられた電源配線領域13の下にのみ形成されている
。
いて論理ゲートの構成に使用される80列12の両端に
設けられた電源配線領域13の下にのみ形成されている
。
しかしながら、このようなオフトランジスタ(保護トラ
ンジスタ)によってサージ電流をバイパスするためには
、大きなサイズのトランジスタが必要であり、敷き詰め
型ゲートアレイのように論理ゲートに使用するBC列の
数が変動するような構成では、保護トランジスタの大き
さもこの使用するBC列の数に依存するため、均一なラ
ッチアップの保護特性が得られないという問題点があっ
た。
ンジスタ)によってサージ電流をバイパスするためには
、大きなサイズのトランジスタが必要であり、敷き詰め
型ゲートアレイのように論理ゲートに使用するBC列の
数が変動するような構成では、保護トランジスタの大き
さもこの使用するBC列の数に依存するため、均一なラ
ッチアップの保護特性が得られないという問題点があっ
た。
本発明は、上記問題点を解消するためになされたもので
、論理ゲートに使用するBC列が多い場合であっても良
好なラフチアツブの保護特性を得られるマスタスライス
集積回路を得ることを目的とする。
、論理ゲートに使用するBC列が多い場合であっても良
好なラフチアツブの保護特性を得られるマスタスライス
集積回路を得ることを目的とする。
本発明にかかるマスタスライス集積回路は電源保護回路
を、論理ゲートを構成するBC列のトランジスタにより
構成したものである。
を、論理ゲートを構成するBC列のトランジスタにより
構成したものである。
本発明においては、電源保護回路をBC列のトランジス
タにより構成したから、敷き詰め型ゲートアレイにおい
て、論理ゲートに使用するBC列数が変動しても均一な
電流駆動能力を持った電源保護回路を構成することがで
きる。
タにより構成したから、敷き詰め型ゲートアレイにおい
て、論理ゲートに使用するBC列数が変動しても均一な
電流駆動能力を持った電源保護回路を構成することがで
きる。
ス集積回路の電源保護回路のパターンを示し、図におい
て、第2図(a)と同じ記号は相当部分を示し、また第
1図(b)に上記電源保護回路の等価回路を示す。
て、第2図(a)と同じ記号は相当部分を示し、また第
1図(b)に上記電源保護回路の等価回路を示す。
本実施例では、電源配線領域13にまで80列12のト
ランジスタを延長して形成し、上記BC列12のPおよ
びN型トランジスタを複数並列接続することによって従
来と同じ駆動能力を持つ保護用オフ・トランジスタQl
l”Q10を形成している。ここで該保護用オフ・トラ
ンジスタQ1.〜Q目からなる電源保護回路の動作は第
2図に示した電源保護回路と同一でありここでは省略す
る。
ランジスタを延長して形成し、上記BC列12のPおよ
びN型トランジスタを複数並列接続することによって従
来と同じ駆動能力を持つ保護用オフ・トランジスタQl
l”Q10を形成している。ここで該保護用オフ・トラ
ンジスタQ1.〜Q目からなる電源保護回路の動作は第
2図に示した電源保護回路と同一でありここでは省略す
る。
このように本実施例では保護用オフ・トランジスタとし
て80列12のトランジスタを用いるようにしたので、
使用する80列12の数が多い場合には、電源配線領域
13の80列12のトランジスタだけでなく、論理ゲー
トを形成する80列12の中にも電源保護トランジスタ
を形成することにより、所望の電流駆動能力をもつ保護
用オフ・トランジスタつまり電源保護回路が得られる。
て80列12のトランジスタを用いるようにしたので、
使用する80列12の数が多い場合には、電源配線領域
13の80列12のトランジスタだけでなく、論理ゲー
トを形成する80列12の中にも電源保護トランジスタ
を形成することにより、所望の電流駆動能力をもつ保護
用オフ・トランジスタつまり電源保護回路が得られる。
なお、本発明は電源保護回路を80列12のトランジス
タを用いて構成するため、単に敷き詰め型ゲートアレイ
だけでなく、通常のゲートアレイにも適用できこの場合
も簡単に電源保護回路を構成できる。
タを用いて構成するため、単に敷き詰め型ゲートアレイ
だけでなく、通常のゲートアレイにも適用できこの場合
も簡単に電源保護回路を構成できる。
以上のように、本発明にかかるマスタスライス集積回路
によれば、電源保護回路をBC列のトランジスタを用い
て構成したので、論理ゲートに使用するBC列数が変動
しても均一な電流駆動能力を待った電源保護回路を構成
することができる。
によれば、電源保護回路をBC列のトランジスタを用い
て構成したので、論理ゲートに使用するBC列数が変動
しても均一な電流駆動能力を待った電源保護回路を構成
することができる。
第1図(a)は本発明の一実施例によるマスタスライス
集積回路の電源保護回路のパターン図、第1図(b)は
第1図(alに示す電源保護回路の等価回路図、第2図
(alは従来の電源保護回路のパターン図、第2図(b
)は第2図(alに示す電源保護回路の等価回路図、第
3図(alは敷き詰め型CMOSゲートアレイのパター
ン例を示す図、第3図(b)は第3図(a)のBC列の
構成を示す図、第4図は第3図(b)のIV−IV線断
面図である。 4.4a・・・N“拡散領域、5,5a・・・P“拡散
領域、7・・・ゲート、20・・・スルーホール、21
・・・コンタクトホール、31.32・・・第1.第2
層目の電源配線、41.42・・・第1.第2層目のG
ND配線、Q、、”’Q、、・・・保護用オフ・トラン
ジスタ。
集積回路の電源保護回路のパターン図、第1図(b)は
第1図(alに示す電源保護回路の等価回路図、第2図
(alは従来の電源保護回路のパターン図、第2図(b
)は第2図(alに示す電源保護回路の等価回路図、第
3図(alは敷き詰め型CMOSゲートアレイのパター
ン例を示す図、第3図(b)は第3図(a)のBC列の
構成を示す図、第4図は第3図(b)のIV−IV線断
面図である。 4.4a・・・N“拡散領域、5,5a・・・P“拡散
領域、7・・・ゲート、20・・・スルーホール、21
・・・コンタクトホール、31.32・・・第1.第2
層目の電源配線、41.42・・・第1.第2層目のG
ND配線、Q、、”’Q、、・・・保護用オフ・トラン
ジスタ。
Claims (2)
- (1)第1および第2の電源端子と、出力用のバッファ
領域と、該バッファ領域の内側にP型およびN型MOS
トランジスタをアレイ状に配置して形成したトランジス
タ領域とを有するマスタスライス集積回路において、 上記P型トランジスタのソースおよびゲートならびに上
記N型トランジスタのドレインを各々第1の電源に接続
し、 上記P型トランジスタのドレインならびに上記N型トラ
ンジスタのゲートおよびソースを第2の電源に各々接続
して複数のオフ・トランジスタを構成したことを特徴と
するマスタスライス集積回路。 - (2)上記第1および第2の電源に接続されたオフ・ト
ランジスタは、P型もしくはN型のどちらか一方の導電
型トランジスタのみで構成したことを特徴とする特許請
求の範囲第1項記載のマスタスライス集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61235041A JPS6388840A (ja) | 1986-10-01 | 1986-10-01 | マスタスライス集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61235041A JPS6388840A (ja) | 1986-10-01 | 1986-10-01 | マスタスライス集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6388840A true JPS6388840A (ja) | 1988-04-19 |
Family
ID=16980205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61235041A Pending JPS6388840A (ja) | 1986-10-01 | 1986-10-01 | マスタスライス集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6388840A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0653419A (ja) * | 1992-07-31 | 1994-02-25 | Kawasaki Steel Corp | 半導体装置の電源保護回路 |
JP2008041986A (ja) * | 2006-08-08 | 2008-02-21 | Nec Electronics Corp | 半導体集積回路装置 |
-
1986
- 1986-10-01 JP JP61235041A patent/JPS6388840A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0653419A (ja) * | 1992-07-31 | 1994-02-25 | Kawasaki Steel Corp | 半導体装置の電源保護回路 |
JP2008041986A (ja) * | 2006-08-08 | 2008-02-21 | Nec Electronics Corp | 半導体集積回路装置 |
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